JPH0766794A - 固定無線ユニットと移動無線ユニットとの間のディジタル無線リンク形成ユニット向け装置 - Google Patents

Abstract

(57)【要約】 【目的】 公知のキャンセレーション装置よりも優れた
特性を持ち、そして複雑さを減少させたコンプレヘンシ
ブレークキャンセレーション装置を提供する。 【構成】 本装置はコンプレヘンシブレークキャンセラ
を含み、ここにおいて複素ベースバンド入力信号は、複
素レークフィルタに加えるための出力信号および測定さ
れたパイロットエネルギーを表現する信号を発生するた
めに配置されているパイロットを基にしたエスティメー
タによって受け取られる。複素レークフィルタは、デラ
ンダマイズされた、そして、測定されたパイロットエネ
ルギー信号のスケールされたバージョンによって制御さ
れる少なくとも２つの干渉復調器および再変調器に供給
される、その出力を有している。干渉復調器および再変
調器からの出力信号は位相ランダム化されており、そし
てチャンネルモデル回路によって処理を受ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定無線ユニットと移
動無線ユニットとの間のディジタル無線リンク形成ユニ
ット向け装置に関する。

【０００２】

【従来の技術】英国特許出願第９３１３０７８．９号は
ソフトハンドオフ（すなわち、２つまたはそれ以上の基
地局から１つの移動局への同時送信）に関する必要を回
避するためにＣＤＭＡセルラー移動無線装置のダウンリ
ンク上に干渉キャンセレーションを用いた発明を説明し
ている。英国特許出願第９３１１３７３．６号は、理想
的には意味のあるマルチパスコンポーネントすべてを組
み合わせる、拡散スペクトルが処理される、コンプレヘ
ンシブレーク受信機を説明している。英国特許出願第９
３１１３７３．６号で説明されているアーキテクチュア
によれば、１チップ間隔でディジタル相関器が信号の分
散されるマルチパス遅延上に設けられ、そしてそれらの
出力は最大比結合されている。直交する送信および受信
フィルターを閉じると、特定のマルチパスコンポーネン
ト上のどの相関器をも正確には整列させることを意図し
ていなかったとしても、ほとんど完全な信号エネルギー
がコンバイナーの出力に回復される。

【０００３】本発明はこれら２つの以前の発明の長所を
結合して実行における利益に、および複雑さの減少に導
くものである。特に、コンプレヘンシブレーク受信機は
それ自体、プレコンバイニングレークアーキテクチュア
になりやすく、これは適度の複雑さをもって多重信号の
効率的な受信（そしてそのためキャンセレーション）を
許容する。さらに、レークプロセッサにおけるタップウ
エイトは自動的に送信及び受信フィルターの効果を配慮
するので、再構築回路内には組み合わせフィルターを組
み込む必要がない。また、キャンセレーションのための
付加的な回路はほとんど受信のための回路に等しいの
で、反復だけが必要とされるだけである。

【０００４】

【発明の目的】本発明の１つの目的は公知のキャンセレ
ーション装置よりも優れた特性を持ち、そして複雑さを
減少させたコンプレヘンシブレークキャンセレーション
装置を提供することである。

【０００５】

【発明の構成】本発明によれば、固定ユニットと移動無
線ユニットとの間で、ダイレクトシーケンス拡散スペク
トルを用いる、そしてパイロット信号基準を含む、ディ
ジタル無線リンク形成ユニット向け装置を提供でき、前
記装置は、受信されるべき信号の最大遅延拡散と同じ順
序のスプレッディングコードフェーズの連続するスパン
をカバーする、そして各々がパイロット信号基準の振幅
を測定するための手段および測定されたパイロット振幅
によって振幅を重み付けするための装置を含む複数のレ
ークフィンガーを含む、レーク受信機と、各レークフィ
ンガーの出力に接続されており、そして組み合わせられ
た出力信号を発生させるように配置された第１アダー手
段と、前記組み合わせられた出力信号を受けるように接
続され、そして受信されるべき再構築信号に前記信号を
復調するように配置された相関手段と、全パイロット信
号エネルギーに固有な信号を発生する第２アダー手段
と、前記全パイロットエネルギー信号をスケーリングす
るスケーリング手段と、そして前記第１アダー装置から
の、および前記スケーリング装置からの出力信号を受け
取るように配置されている、公知のスプレッディングコ
ードの少なくとも１つの干渉源からの干渉をキャンセル
するための手段と、を含んでいる。

【０００６】

【実施例】本発明の種々の実施例が添付図面を参照しな
がら説明される。

【０００７】引き続く説明においては、仮定される変調
は２進位相シフトキーイング（ＢＰＳＫ）であり、直交
位相シフトキーイング（ＱＰＳＫ）ランダマイズを持つ
ものである。後者は、他の信号の受信機への一定の干渉
を、パスを通る位相シフトに無関係に確実にするために
使用される。共通ランダマイズＱＰＳＫ変調シーケンス
が、どのような特定の基地局からでも送信された、総て
の信号に適用されるということを前提としている。当業
技術に長じている人にとっては、ＱＰＳＫランダマイズ
の除去は本発明の内容を変更することにはならないこと
が、そして実際のところ、より単純なアーキテクチュア
をもたらすことが明らかである。

【０００８】例えば、ＱＰＳＫランダマイズが使用され
ていなければ、複素フィルターは半複素フィルターとな
る。

【０００９】関連して参照されるべき総てのブロック図
において、ブロック間の実の（単線）接続は、

【００１０】

【数１】

【００１１】としてラベル付けされる。ブロック間の複
素（重線）接続は、

【００１２】

【数２】

【００１３】としてラベル付けされる。１２０，１４
８，１６６，１９２，２５０で示されるブロックは、そ
の入力において、実際には２本の線であるところの、複
素としてラベル付けされた１つの線からの、その出力に
おいて２つの分離された線（実および虚）へと変わる、
複素信号の表現への変化を表している。１０４，１４
６，１５０，２２４，２６４で示されるブロックは、そ
のそれぞれの入力における２つの分離された線（実およ
び虚）から、その出力において、実際には２つの線を表
す、複素数としてラベル付けされた単独の線として表さ
れる１つの信号へと変わる、１つの複素信号の表現の変
化を示している。

【００１４】コンプレヘンシブレークアーキテクチュア
を基にしたキャンセラーのフルアーキテクチュアを考慮
する前に、英国特許出願第９３１１３７３．６号、この
内容は参照として本明細に組み込まれている、に開示さ
れているオリジナルのコンプレヘンシブレーク受信機を
解説するのは助けになるであろう。この平行するアーキ
テクチュアは、図１を参照しながら以下に簡単に説明さ
れる。

【００１５】図１を参照すると、直交位相シフトキーイ
ングランダマイズを用いる２進位相シフトキーイングに
使用されるパラレルコンプレヘンシブレーク受信機が示
されている。この受信機は、それぞれがパイロット信号
を扱うための複素ディジタル相関器１２およびデータ信
号を扱うための複素ディジタル相関器１４とを含んでい
る、幾つかのレークフィンガー２−１０を含んでいる。
この複素ディジタル相関器１２は、それぞれウィンナ型
フィルタ１６，１８の入力に加えられる、２つの出力信
号を発生する。複素ディジタル相関器１４は、それぞれ
遅延装置２０，２２の入力に接続された、２つの出力線
を有している。遅延回路２０，２２からの出力線はそれ
ぞれリニア乗算回路２４，２６の入力に接続されてい
る。各乗算回路は、それぞれウィンナ型フィルタ１６，
１８の出力に接続されている、別の入力も有している。
ウィンナ型フィルタからの出力はまた、それぞれがウィ
ンナ型フィルタの１つの出力に接続されている２つの入
力を持つ、２つの別のリニア乗算回路２８，３０の入力
にも接続されている。乗算回路２４，２６の各々からの
出力は、その出力がスイッチング装置３４の第１入力に
接続されている加算回路３２に接続されている。乗算回
路２８，３０からの出力は別の加算回路３６の入力に接
続され、その出力はアルファトラッカ回路３８の入力に
接続されている。アルファトラッカ回路３８からの出力
はスレッショールド装置４０に加えられ、その出力はス
イッチ３４の動作を制御するために使用され、スイッチ
３４の出力は別の加算回路４２の入力に接続され、これ
はまた他のレークフィンガー４−１０からのそれぞれの
出力を受ける。加算回路４２から発生された出力は受け
取られたデータ信号を表している。

【００１６】複素シフトレジスタ４３はレ−ク受信機へ
の入力信号を受け取り、そしてシフトレジスタの連続す
る各ビットはレ−クフィンガ−の１つに接続されて、複
素ディジタルコレレ−タ１２及び１４の入力となる。

【００１７】図１に示されたこの回路の動作が説明され
る。

【００１８】各レ−クフィンガ２−１０は、その信号が
複素シフトレジスタ４３を通過するに従い、入力信号の
遅延されたバ−ジョンである連続する１つのチップに配
属されている。複素ディジタルコレレ−タ１２及び１４
は、相応した時間に到達する信号の部分のインフェ−ズ
Ｉおよび直交位相Ｑコンポ−ネントを復拡散するために
用いられる。どの場合においても、Ｉコンポ−ネントは
コレレ−タ１２からウィンナ型フィルタ１６を、そして
コレレ−タ１４から遅延回路２０を通過する。同様に、
Ｑコンポ−ネントはコレレ−タ１２からウィンナ型フィ
ルタ１８を、そしてコレレ−タ１４から遅延回路２２を
通過する。ウィンナ型フィルタは、入力よりも１ビット
前の時間の受け取られた信号素子に相当するＩおよびＱ
値の良好な評価を提供する。乗算回路２４、２６はリニ
ア乗算器であり、そして各々はそれぞれのウィンナ型フ
ィルタの出力をそれぞれの遅延装置の出力と乗算し、そ
して各乗算装置からの積は加算回路３２によって加算さ
れる。リニア乗算器２８、３０はそれぞれのウィンナフ
イルタ１６、１８からの出力を二乗し、そして各乗算装
置からの積は加算機３６によって加えられ、そしてアル
ファトラッカ回路３８の入力に達する。アルファトラッ
カ回路３８はＲＣロ−パスフィルタのディジタル等価で
ある。アルファトラッカ回路３８からの出力はスレッシ
ョ−ルド装置４０によってスレッショ−ルドと比較さ
れ、信号コンポーネントがオーバオールコンバイナ内に
いつ含まれるかを決め、そしてスイッチ３４は加算回路
３２からの出力を加算回路４２に通過させるために動作
し、これは別のレ−クフィンガ−からのそれぞれの出力
を結合させるために用いられる。

【００１９】図１に示される構成においては、スイッチ
３４が開かれているときにはいつでも、複素ディジタル
相関器１２、遅延回路２０、２２、乗算器２４，２６お
よび加算回路３２は無効とされることができる。このこ
とは、いかなる時においてでも総てのスイッチのうちの
単に約三分の一だけが閉じられているために、総てのレ
ークフィンガーにわたって分配されるべき回路素子のよ
り小さな数が可能となる。

【００２０】干渉信号を乗算することを回避するため
に、プレコンバイニングレ−クアーキテクチュアがより
適切である。コンプレヘンシブレークアーキテクチュア
はこの形態に容易に変更できる。プレコンバイニングレ
ーク受信機はＱＰＳＫランダマイズコードが除去される
場所に依存して、二つの形態のうちの１つを取ることが
できる。図２に示されるブロック図は、ＱＰＳＫランダ
マイズコードがマルチパスコンポーネントにわたるコン
バイニングの前に除去される場合を考慮している。

【００２１】図２に示されるブロック図は、図１に示さ
れたそれと大部分は同等である。このため、同様な素子
には同じ記号が与えられている。図１および図２の間の
差異は、図１に示されている複素ディジタル相関器１４
が位相ランダマイズコードを利用する複素変調器４４に
よって置換されていることである。Ａ，ＢおよびＣで表
される３つの受信されたデータ信号を発生するために、
加算回路４２からの出力はそれぞれ４６，４８および５
０で表される３つの実信号相関器Ａ，ＢおよびＣに加え
られる。

【００２２】この回路の動作は以下の通りである。複素
形式の、そしてチップごとに１つのサンプルであるよう
にサンプルされた、信号が複素シフトレジスタ４３に入
力される。シフトレジスタに沿った各ポイントはレーク
フィンガ２−１０に供給される。一般的な陳述は除い
て、レークフィンガの動作のみが説明される。

【００２３】この信号は２つの路に分けられ、１つは相
関器１２を経てパイロットエネルギーイクストラクショ
ンとなり、また他は変調器４４を経て信号重み付けに用
いられる。複素信号サンプルは、相関器１２内のパイロ
ットコードに相当する複素スプレッディングシーケンス
に対して相関される。相関器１２はそのとき、組み合わ
せられたチャンネルプラス送信及び受信フィルターのレ
スポンスの評価の実および虚（ＩおよびＱ）コンポーネ
ントを発生する。評価の品質は、共に係属中の英国特許
出願第９３０４９０１．３号において説明されていると
おり、対称型の、そしてそのために遅延（Ｄ１）を導入
した、ウインナフィルタ１６、１８によって改善され
る。

【００２４】信号路においては、位相ランダマイズ信号
は複素変調器４４の手段によって除去される。この回路
が相関器ではないこと、つまりここには何の積分または
平均化機能が存在しないことに注目すべきである。位相
ランダマイズを除去した後に、遅延回路２０，２２によ
って、ウィンナ型フィルタにおける遅延の補正のために
遅延が挿入される。ウィンナ型フィルタの出力は、デカ
ルト形式においてチャンネル位相及び振幅の評価を提供
する。これは、この特定のレークフィンガーのための信
号の位相及び振幅の重み付けを補償するために用いられ
る。位相ランダマイズは除去されているので、チャンネ
ル位相が補償された信号の実コンポーネントだけが関係
している。信号の相応する実および虚のコンポーネント
は、リニア増幅器２４，２６によってそれぞれ、チャン
ネ評価の実および虚コンポーネントに対して乗算され、
そこからの出力は加算回路３２によって加算される。こ
れはチップレートにおいて出力を発生させる。この回路
は図１のそれと基本的に異なっており、後者において
は、出力はビットレートにおいて発生される。

【００２５】和内に信号コンポーネントを加えるかどう
かの判断は、このサンプルタイミングに関するパイロッ
ト内のオーバーオールエネルギーを基にして決められ
る。パイロットの二乗のモジュールは２つの二乗回路、
リニア乗算器２８，３０の出力を互いに加えることによ
って形成される。この加算は加算回路３６によって実行
される。次に信号エネルギーはアルファトラッカ回路３
８を用いて平均化され、そしてスレッショールド装置４
０によってスレッショールドに対して比較される。信号
がスレッショールドを越えているときには、スイッチ３
４が閉じられ、そして信号はオーバーオール加算回路４
２に向かう。オーバーオール加算回路４２は、共通伝送
源からのいかなる必要とされる信号をも復拡散（および
そのために復調）するための単純な実相関のみを必要と
する出力をチップレートにおいて発生する。いかなる信
号の数も復調できるのではあるが、図２の例においては
３つの必要な信号Ａ，ＢおよびＣが復調されている。こ
れらの３つの信号は実信号相関器Ａ、４６，実信号相関
器Ｂ、４８及び実信号相関器Ｃ、５０回路において復拡
散されている。

【００２６】プレ−デランダマイズコンプレヘンシブレ
ーク受信機を基にしたキャンセラーは、図３を参照しな
がら説明される。この図面の上方部分は、スイッチ５４
を通して加算回路にスイッチされるパイロットエネルギ
ー二乗のための加算回路５２を追加していることを除け
ば、図２と同等である。これは英国特許出願第９３１３
０７８．９号において説明されているように、測定され
た干渉信号エネルギーレベルをスケールするために必要
である。図２と全く同様に、プレコンバインドレーク加
算回路４２の出力は必要な信号の復調のために実信号相
関器に供給され、そのために図３においては、レークコ
ンバイナ出力は、相応する干渉復調器及び再変調器５
６，５８に接続される。一般的には多数のそれら相関器
が存在するが、しかしここでは２つ（ＡおよびＢ）が描
かれている。

【００２７】各復調器および再変調器５６，５８は図４
に示されている回路を含んでいるが、これは以下に説明
される。実干渉相関器復調器８０はレーク受信機からの
出力を受け取るように接続されている。相関器復調器８
０からの出力は半リニア乗算回路８２の入力に、そして
ハードリミティング装置８４の入力に接続されている。
ハードリミティング装置８４からの出力は半リニア乗算
回路８２の別の入力に、そして遅延回路８６の入力に接
続されている。半リニア乗算回路８２からの出力はリニ
ア乗算回路８８の入力に接続されている。乗算回路８８
の第２入力はレシプロカルパイロットエネルギー信号を
受け取るように接続されている。乗算回路８８からの出
力は、平均保持回路９０の入力に接続され、そしてその
出力は、別のリニア乗算回路９４の入力に接続されてい
る。遅延回路８６からの出力は実干渉Ａスプレッダー９
２の入力に接続され、その出力は乗算回路９４のさらに
別の入力に接続され、乗算回路９４の出力は、図３の加
算回路６２の入力に接続される実信号を発生させる。

【００２８】図４の動作は以下の通りである。実干渉相
関器復調器８０は関連する干渉信号を復調する。その出
力は次に、ハードリミティング装置８４によって検出さ
れ、そして遅延回路８６を経て、信号を再変調する同じ
スプレッティングコードのために干渉Ａスプレッダー９
２に供給される。相関器復調器８０からの出力はまた、
受信されたサンプルのモジュールを得るために半リニア
乗算回路８６の入力にも供給される。それらのサンプル
は次に、半リニア乗算回路８８によって測定された総パ
イロットエネルギーのレシプロカルによってスケールさ
れ、そして回路９０によって平均化周期Ｄ２をもって平
均化される。平均化の後に、測定されたレべルは、乗算
回路９４によって再変調された信号をスケールするため
に用いられる。測定された総パイロットエネルギーをレ
シプロカルするのに用いられる算法は英国特許出願第９
３１３６０９．１号に詳細に説明されている。レシプロ
カルパイロットエネルギー信号は図３の加算回路５２か
ら発生され、そして図３のスケーリング回路６０によっ
てスケールされる。

【００２９】この段階においては、ＱＰＳＫ位相ランダ
マイズは適用されていない。このことは共通基地局から
の総ての送信に共通するものであるため、種々の再変調
された信号が互いに加えられた後に適用することが可能
である。こうして実加算が図３の加算回路６２によって
再変調された干渉信号の２つ（または多数）にわたって
実行される。このことの後、ランダマイズコードが位相
ランダマイザ６４によって加えられ、そしてそれは図５
に示されている。

【００３０】図５を参照すると、位相ランダマイザは一
対の半リニア乗算回路９６，９８を含んでおり、その各
々は図３の加算回路６２から発生された実信号を受け取
る。乗算回路９６はＩコード発生器１００からのＩコー
ドを受け取り、そして乗算回路９８はＱコード発生器１
０２からのＱコードを受け取る。各乗算回路９６，９８
はブロック１０４に接続されている出力信号を発生し、
ブロック１０４は図３の干渉プロセッサ７０に渡される
複素出力信号を提供する。

【００３１】コード位相は示されていないが、しかし適
切に再変調コードと共に整列させることが可能である。

【００３２】幾つかの干渉の和の再変調された複素ベー
スバンドを得た後に、これは以下の段階、即ち送信フィ
ルタ、無線チャンネル、受信フィルタおよびレークプロ
セッサ、を通過する等価信号を得るために処理される。
この処理は図３の干渉プロセッサ７０において実行され
る。この処理は幾つかの形態を取ることが可能である。
この最初のものが図６に示されている。

【００３３】図６を参照すると、干渉プロセッサは２つ
のカスケード接続された複素有限インパルスレスポンス
フィルタを含んでいる。第１のフィルタは、フィルタ１
２２，１２４，１２６および１２８，リバースオーダ回
路１１６，１１８，ブロック１２０，減算器１３０およ
び加算器１３２を含んでいる。第２の複素有限インパル
スフィルタは、フィルタ１３４，１３６，１３８および
１４０，加算器１４２，減算器１４４およびブロック１
４６を含んでいる。

【００３４】ブロック１２０は、図３の位相ランダマイ
ザ６４の出力に接続された入力を有している。ブロック
１２０は２つの出力線を有し、その最初のものは実信号
を取り扱うものであり、そしてこれはフィルタ１２２，
１２４の入力に接続されている。第２の出力は直交位相
信号を取り扱うものであり、そしてフィルタ１２６及び
１２８の入力に接続されている。フィルタ１２２の出力
及びフィルタ１２８の出力は減算器１３０の入力に接続
されており、そしてフィルタ１２４およびフィルタ１２
６の出力は加算器１３２の出力に接続されている。減算
器１３０の出力はフィルタ１３４及びフィルタ１３６の
入力に接続されており、そして加算器１３２の出力はフ
ィルタ１３８及びフィルタ１４０の入力に接続されてい
る。フィルタ１３４及びフィルタ１４０の出力は加算器
１４２の入力に接続されており、そしてフィルタ１３６
及びフィルタ１３８の出力は、減算器１４４の入力に接
続されている。加算器１４２および減算器１４４の出力
はそれぞれブロック１４６の入力に接続されており、そ
の出力は図３に示されるデランダマイザ７２の入力に接
続されている。

【００３５】干渉プロセッサはまた、図３における回路
の種々の部分から受け取られた種々のコンポーネントを
分離する回路１０６を含んでおり、この回路については
後に説明される。Ｉタップは、スレッショールド回路１
０８およびゲート回路１１２に接続されている。測定さ
れたエネルギーは、スレッショールド回路１０８及びス
レッショールド回路１１０に接続されている。Ｑタップ
はスレッショールド回路１１０およびゲート回路１１４
に接続されており、そしてゲート信号はゲート回路１１
２およびゲート回路１１４に接続されている。

【００３６】スレッショールド回路１０８、１１０から
の出力はそれぞれインバータ１１６，１１８に接続され
ており、それらは出力を反転させる。インバータ１１６
からの出力は、フィルタ１２２及び１２６の別の入力に
接続される。インバータ１１８の出力はフィルタ１２４
の別の入力に、及びフィルタ１２８の別の入力に接続さ
れる。ゲート回路１１２からの出力はフィルタ１３４の
別の入力に、そしてフィルタ１３８の別の入力に接続さ
れる。ゲート回路１１４からの出力はフィルタ１３６の
別の入力に、そしてフィルタ１４０の別の入力に接続さ
れる。

【００３７】図６を参照すると、ブロック１０６は単
に、レークフィンガからのバスの種々の素子を、分離さ
れたカテゴリにルート分けしている。Ｉタップは図３内
のウィンナ型フィルタ１６からきており、そしてＱタッ
プは図３内のウィンナ型フィルタ１８からきている。測
定されたエネルギーは図３内のアルファトラッカ回路３
８の出力である。ゲート信号は図３内の個々のレークフ
ィンガからのスレッショールド回路４０の出力である。

【００３８】この処理装置は前にも説明されている通
り、２つのカスケード接続された複素有限インパルスレ
スポンスフィルタからなっている。最初のフィルタは受
信及び送信フィルタレスポンスを伴ったチャンネルに相
当しており、一方第２はレークプロセッサに相当してい
る。この処理は、ウィンナフィルタが送信及び受信フィ
ルタを伴うチャンネルのサンプルされたインパルスレス
ポンスの評価を与えるという事実に基づいている。しか
しながら、サンプルは反転順序であるために、それらの
順序は、順序を反転させる１１６，１１８のインバータ
によって用いられる前に反転される。第２の複素フィル
タの出力における加算及び減算は、レークプロセッサが
送信及び受信フィルタを伴うチャンネルの（時間反転さ
れた）複素共役で適用されるという事実を反映するよう
反転され、加算器１４２および減算器１４４によって実
行される。

【００３９】ウィンナフィルタの幾つかは、極めて僅か
な信号コンポーネントを含むため、組み合わせられた出
力におけるそれらの内容は、信号よりもより多くの雑音
をもたらすものであるかもしれない。このことはキャン
セルプロセスにも適用される。こうして、信号が、評価
されたチャンネルモデルを通過するときには、実際の信
号からの平均二乗エラーが可能な限り小さくされるよう
な、総合的な受信された信号を発生させることが目的で
ある。この規準のための適切なスレッショールドは、レ
ーク組合せのための規準からは異なっている。このた
め、２つの異なるスレッショールド／ゲート回路１０
８，１１０が含まれている。第１スレッショールドのた
めに有用な値は、その入力において何の相関された信号
コンポーネントもないときのレークフィンガの出力にお
ける雑音エネルギーの２倍に等しい。こうしてスレッシ
ョールド回路に適用されるのは、個々の測定されたエネ
ルギーをスレッショールドと比較し、そしてスレッショ
ールドが越えられているかどうかに依存して、相応する
ＩおよびＱタップを出力し、またはそれら両方をゼロに
セットすることである。

【００４０】（第２複素フィルタはレークプロセッサを
評価することを意図しているので）第２スレッショール
ドに関する適切な値は、レークフィンガーにおいて用い
られるそれと同等である。その結果、相応するレークフ
ィンガからのゲート信号はこの目的のために用いること
ができ、そしてゲート回路１１２，１１４によって適用
される。

【００４１】別の干渉プロセッサが図７に示されてい
る。

【００４２】図７を参照すると、この別の干渉プロセッ
サはブロック１４８を有しており、それは図３における
位相ランダマイザ６４の出力を受けるように接続されて
おり、そして２つの出力線を有しており、その１つは実
信号を取り扱うためにフィルタ１５６及びフィルタ１５
７の入力に接続され、そして第２出力は直交位相信号を
取り扱うためにフィルタ１５８及び１６０の入力に接続
されている。フィルタ１５６，１６０からの出力はそれ
ぞれ減算器１６２の入力に接続され、そしてフィルタ１
５７及び１５８からの出力はそれぞれ加算器１６４の入
力に接続され、減算器１６２及び加算器１６４の出力は
それぞれブロック１５０の入力に接続されている。ブロ
ック１５０の出力は図３における位相デランダマイザ７
２に接続されている。プロセッサ１５２はフィルタ１５
６及び１５８の別の入力に接続され、そしてプロセッサ
１５４はフィルタ１５７及び１６０の別の入力に接続さ
れている。それらプロセッサの両方は、以下に説明され
るように図３における種々の点からの入力信号を受け取
る。

【００４３】図７の干渉プロセッサは、基本的にはシン
グル、ダブル長、複素フィルタのタップを発生するため
に、第１及び第２フィルタの係数に渡って複素回旋が実
行されることを除いては、図６に示されたそれと同様の
機能を実行する。これはプロセッサ１５２，１５４によ
って実行される。共通フィルタの係数を規則正しく更新
する必要があるために、ほとんどの状況の下では、この
組み合わせられた手法は分離された手法よりもさらに複
雑である。しかし、これは算法上の必要とされる精密さ
の点からは好都合であり、または有限インパルスレスポ
ンスフィルタリングのための特定の処理回路の点で利用
できる技術によりよい整合を与えることができる。

【００４４】干渉処理に引き続いて、理想的には、プレ
コンバイニングレーク回路の出力においてキャンセレー
ションが必要である。しかし、プレコンバイニングレー
ク回路はすでにＱＰＳＫランダマイズコードを除去して
いるので、ここでは総合的な干渉信号が、今でもこれを
運んでいる。こうしてこれは最初に除去されねばならな
い。総合的な干渉信号は、普通、干渉プロセッサのレー
クコンポーネントによって共通位相となっているので、
単に１つの半複素デランダマイズ処理が必要とされる。
図３の位相デランダマイザ７２のブロック図が図８に示
されている。

【００４５】位相デランダマイザが、図３の干渉プロセ
ッサ７０からの出力をその入力で受け取るブロック１６
６を含んでいる。ブロック１６６は２つの出力線を有し
ており、その最初のものは半リニア乗算回路１７２の第
１入力に接続されており、回路１７２はＩコード発生器
１６８からの出力を受け取る第２入力を有している。ブ
ロック１６６の第２出力線は、半リニア乗算回路１７４
の第１入力に接続されており、回路１７４はＱコード発
生器１７０からの出力を受け取る第２入力を有してい
る。乗算回路１７２及び１７４の出力線は図３の減算器
７４の入力に接続される。第２動作キャンセルが最初で
あるために、この段階においては、干渉路における位相
ランダマイズの付加及び除去は無駄であると思われるか
もしれない。マルチパスのないところではこのことは真
実であるがしかし、他では発生することのない位相ラン
ダマイズの付加及び除去を通して発生するクロスマルチ
パス及びクロス位相コンポーネントが存在する。それら
のコンポーネントはまた主信号路においても発生される
ので、それらは効果的なキャンセレーションのために十
分に発生されなければならない。

【００４６】適切に処理された干渉信号を発生させるた
めに、図３における減算器７４によって効果的にキャン
セルするため適切な遅延の後にレークコンバイナーから
それらは差し引かれることが可能である。キャンセル動
作の後に、図３においては２つが示されているが、求め
られる信号のどのような数でも図３における簡単な実相
関器７６，７８を用いて復調される。

【００４７】ポストデランダマイズに使用されるプレコ
ンバイニングコンプレヘンシブレーク受信機は図９を参
照しながら説明される。この形式のレーク受信機におい
ては、ＱＰＳＫ位相ランダマイズは、種々のマルチパス
コンポーネントの組合せの後に除去される。

【００４８】図９を参照すると、かなりの数のレークフ
ィンガ１８０ー１８６が示されており、そして回路はレ
ークフィンガ１８０を参照しながら説明されるがしか
し、当業技術者にとってはこの回路が総てのレークフィ
ンガにおいて同等であると言うことは明らかであろう。

【００４９】各レークフィンガはパイロット信号を取り
扱うための複素ディジタル相関器１９０，およびレーク
フィンガの外側にある複素シフトレジスタ１８８からの
複素信号を受け取るためのブロック１９２を含んでい
る。各レークフィンガが複素シフトレジスタ１８８から
の連続的なチップを受け取ることは明らかであろう。

【００５０】複素ディジタル相関器１９０は２つの出力
線を有しており、その各々はそれぞれウィンナ型フィル
タ１９４，１９６の入力に接続されている。ウィンナ型
フィルタ１９４からの出力線は、乗算回路２０２の第１
入力に、乗算回路２１４の第１及び第２入力に、および
乗算回路２０８の入力にも接続されている。ウィンナ型
フィルタ１９６からの出力は、乗算回路２０４の入力
に、別の乗算回路２１６の２つの入力に、及び乗算回路
２０６の入力に接続されている。ブロック１９２は２つ
の出力線を有しており、そのそれぞれは遅延装置１９
８、２００に接続されている。遅延回路１９８からの出
力は乗算回路２０２の別の入力に、そして乗算回路２０
６の別の入力に接続されている。遅延回路２００からの
出力は乗算回路２０４の別の入力に、および乗算回路２
０８の別の入力に接続されている。乗算回路２０２及び
２０４からの出力は加算器２１０に接続されており、そ
の出力はスイッチ２２６に接続されている。乗算回路２
０６，２０８の出力は減算器２１２に接続されており、
その出力はスイッチ２２８に接続されている。乗算回路
２１４及び２１６からの出力は、加算器２１８に接続さ
れており、その出力はアルファトラッカ２２０に接続さ
れている。アルファトラッカ回路２２０の出力はスレッ
ショールド装置２２２に接続されており、その出力はス
イッチ２２６及び２２８の動作を制御するために用いら
れる。ブロック２２４は２つの入力線を有しており、そ
の各々はそれぞれのスイッチ２２６，２２８に接続され
ている。他のレークフィンガにおける同じブロックの出
力と共に、ブロック２２４の出力は加算回路２３０の入
力に接続される。加算回路２３０の出力は、位相デラン
ダマイズ回路２３２の入力に接続され、その出力は複数
の実信号相関器２３４、２３６，２３８に接続されてお
り、その出力はそれぞれ受け取られたデータ信号Ａ、Ｂ
およびＣを発生する。

【００５１】この受信機の動作は図２のそれと極めて類
似である。実際これは同等な動作を提供するものであ
る。しかし、この手法においては、位相デランダマイズ
は１つの場所、即ちレークコンバイナ加算回路２３０の
出力、において実行される。位相デランダマイズブロッ
クは図８に示されたそれと同様である。他の差異は、オ
ーバーオールレークコンバイナが複素でなければならな
いことである。これは、インフェーズおよび直交コンポ
ーネントの両方における１つの信号（または複数の信
号）に関係する情報が存在するからである。さらに、こ
のことは各レークフィンガにおけるパイロット測定から
加えられる位相補償が充分に複素でなければならず、２
つの乗算ではなく４つの乗算を必要とする。こうして、
単に１ポート毎にリニアな４つの半乗算器プラス半複素
乗算器を必要とする各レークフィンガにおける複素位相
デランダマイザは、１つの完全な複素乗算器をもって置
換される。最初の観点からすれば、このことは利点を与
えるものではない。しかし、概念上、複素シフトレジス
タが共通単独入力を持つ３つの並列複素シフトレジスタ
に分割されるならば、付加的な複素シフトレジスタは、
一対の半複素有限インパルスレスポンスフィルタの一部
としてみることが可能である。この手法は次に図１０に
示され、ここでは図９に示されたと同様の参照番号が同
じコンポーネントに与えられている。

【００５２】図１０を参照すると、各レークフィンガが
図９に示されるそれよりも極めて複雑でないと言うこと
が分かるであろう。しかし、各レークフィンガにおける
複雑さの減少は、入力信号を遅延させるためのさらに別
の遅延回路２４０の必要性を生じさせる。

【００５３】新しい手法においては、図１０におけるレ
ーフィンガの４つの乗算器のそれぞれは、４つの実有限
インパルスレスポンスフィルタの組を形成するために、
他のレークフィンガからの、それらに相応する乗算器と
共にグループ化される。複素レークフィルタ２４２は図
１１に示されるように構成される。

【００５４】図１１を参照すると、この回路は図６の右
側部分に極めて類似していることが明らかであり、そし
て機能も同様である。素子２４４ー２６８は図６の素子
１０６，１１２，１１４，１２０，１３４ー１４６と同
等の方法で動作し、そしてこのためこれ以上の説明は不
要である。明白な差異は、ブロック２５０が、フィルタ
２５２，２５４の入力に接続されたその出力と、フィル
タ２５６，２５８の入力に接続されたその第２出力とを
有していることである。

【００５５】限界的に、他の手法よりもさらに複雑であ
るとはいえ、この形態はかなりの利点を有している。大
きな利点は、最も重い処理負担が４つの実有限インパル
スレスポンスフィルタにかかっているという事実にあ
り、このために理想化された高性能集積回路が利用でき
る。

【００５６】ポストデランダマイズコンプレヘンシブ受
信機を基にしたキャンセラは図１２を参照しながら説明
される。

【００５７】ポストデランダマイズを含むプレコンバイ
ニングコンプレヘンシブレークを基にしたキャンセラ
は、複素ベースバンド入力信号を受けるパイロットを基
にしたエスティメータ２６６を含んでいる。この信号は
また遅延装置２６８に加えられ、その出力は複素レーク
フィルタ２７０の入力に接続され、パイロットを基にし
たエスティメータ２６６からの種々の複素レークフィル
タ２７０の入力に、及びさらに別の遅延装置２７２に接
続される。パイロットを基にしたエスティメータ２６６
はまた、スケーリング２７４に接続されている実信号出
力を発生する。複素レークフィルタ２７０からの出力
は、遅延装置２７６の入力に、及び位相デランダマイザ
２７８の入力に接続される。位相デランダマイザ２７８
は、干渉復調器および再変調器２８０の入力に、及び干
渉復調器及および再変調器２８２の入力に、接続されて
いる実出力信号を発生する。復調器および再変調器２８
０，２８２はまた、スケーリング装置２７４からの出力
信号を受け取る。復調器および再変調器２８０，２８２
はそれぞれ、加算装置２８４の入力に加えられる出力信
号を発生し、その出力は位相ランダマイザ２８６に接続
されている。位相ランダマイザ２８６からの出力は干渉
プロセッサ２８８の入力に接続され、これはまた遅延装
置２７２からの種々の出力を受け取り、そして、遅延装
置２７６からの出力信号をも受け取る減算器回路２９０
に加えられる複素出力信号を発生する。減算器装置２９
０からの出力は別の位相デランダマイザ２９２の入力に
接続され、その出力は実信号相関器２９４，２９６の入
力に接続され、ここから出力信号が発生される。

【００５８】図１２においては、パイロットを基にした
エスティメータは基本的に図１０の上半部分と同様であ
る。単なる差異は、オーバーオールパイロットエネルギ
ーが備えられており、そしてバスもまた個々のレークフ
ィンガコンポーネント上の測定されたエネルギーを含ん
でいるという事実である。このパイロットを基にしたエ
スティメータの実際の詳細は図１３に示されている。

【００５９】パイロットを基にしたエスティメータは図
１３を参照しながら説明される。これは複数のレークフ
ィンガ３００ー３１０を含んでおり、そして各レークフ
ィンガはレークフィンガ３００を参照すると、これより
後に説明されるべき回路と同等の回路を含んでいるとい
うことは明らかである。

【００６０】各レークフィンガはパイロット信号のため
の複素ディジタル相関器３１２を含んでおり、これはレ
ークフィンガの外部の複素シフトレジスタ３１４の第１
ビットからの入力信号を受け取る。各レークフィンガ内
の各複素ディジタル相関器は、その入力として、入力信
号の遅延されたバージョンを受け取るということは明ら
かであり、これは複素シフトレジスタ３１４内のそれぞ
れのビットに接続されている。複素ディジタル相関器３
１２は、２つの出力信号、実信号および直交位相信号、
を発生し、それぞれはそれぞれのウィンナ型フィルタ３
１６，３１８に加えられる。ウィンナ型フィルタ３１６
からの出力は、リニア乗算回路３２０の２つの入力に加
えられ、そしてウィンナ型フィルタ３１８からの出力は
リニア乗算回路３２２の両方の入力に加えられる。ウィ
ンナ型フィルタからの出力はまた、図１２における複素
レークフィルタ２７０および遅延装置２７２に接続する
ためにバス３２４に加えられる。リニア乗算装置３２
０、３２２からの出力は、加算回路３２６に加えられ、
その出力はアルファトラッカ回路３２８の入力に、およ
びスイッチ装置３３２に加えられる。加算回路３２６か
らの出力はまた、バス３２４に加えられる。アルファト
ラッカ回路３２８からの出力はスレッショールド回路３
３１の入力に加えられ、その出力はスイッチ３３０を制
御するために用いられ、そしてまたバス３２４にも接続
される。スイッチ３３０の別の側はレークフィンガの外
側の加算回路３３２の入力に接続される。加算回路３３
２がそれぞれ他のレークフィンガ回路からの入力を受け
取るということは明らかである。加算回路３３２の出力
は図１２におけるスケーリング回路２７４に加えられる
実信号を発生する。

【００６１】キャンセラの動作は以下の通りである。パ
イロットを基にしたエスティメータは、複素レークフィ
ルタのためのレークフィンガタップ重み付けを受けと
る。このフィルタの出力はマルチパスのために適切に処
理されるが、しかし今だ位相ランダマイズコンポーネン
トを含んでいる。これは、２つの、例えば干渉Ａおよび
Ｂの復調を行うために位相デランダマイザ２７８によっ
て除去される。干渉復調器および再変調器２８０，２８
２は図４に示されているとおりである。位相ランダマイ
ザ２８６および干渉プロセッサ２８８は、キャンセルの
ために適切な位相ランダマイズされた干渉信号を発生す
るために前に説明されたように動作する。複素レークフ
ィルタの出力はデランダマイズされていないので、適切
な遅延を経た後のキャンセルはこの段階において適用す
ることが可能である。位相デランダマイズが今や適用さ
れ、そして信号は望まれるように復調することができ
る。

【００６２】図１１に戻って参照すると、図１１に示さ
れた複素レークフィルタが、図６に示される第１干渉プ
ロセスの後半に等しいと言うことに注目することができ
る。図６の後半の目的はレークフィルタの動作を繰り返
すことであるため、このことは予期されることである。
この事実は、キャンセレーションが第２レーク処理動作
の前に実行される別の手法を指し示すものである。これ
は図１４に示されている。

【００６３】図１４を参照すると、この回路が図１２に
極めて類似であり、そして同様なコンポーネントには同
じ記号が与えられているということが明らかである。こ
の２つの回路の間の差異は、遅延装置２７６が、複素レ
ークフィルタ２７０の代わりに、遅延装置２６８出力に
接続されたその入力を有していることである。チャンネ
ルモデル回路３３４は、干渉プロセッサ２８８の代わり
に用いられ、そして第２複素レークフィルタ３３６が、
減算回路２９０の出力と位相デランダマイザ２９２の入
力との間に接続されている。複素レークフィルタ３３６
は、遅延装置２７２からの出力を受けとる。チャンネル
モデル回路３３４はまた、遅延装置２７２の出力に接続
されており、そしてこれは図６に描かれているような干
渉プロセッサの前半に同等なものであり、そして明確化
のために図１５に示されている。同様な参照番号が図１
５においても用いられており、そしてこの回路は図６を
参照しながら説明されたのと全く同様な方法で機能する
と言うことは明らかである。減算器１３０および加算器
１３２からの出力線はブロック１４６の入力に接続され
ている。

【００６４】このキャンセラの動作は基本的に図１２の
それと同様である。単なる差異は、キャンセレーション
が適用される点である。これら２つの動作および複雑さ
は実際基本的に同等である。この段階にこの手法を導入
するための動機付けは、これが別の基地局からの信号の
キャンセルのために適切な手法に導くという点である。

【００６５】別の基地局キャンセラのための手法は図１
６に示されている。ポスト再ランダマイズのためのプレ
コンバイニングコンプレヘンシブレーク受信機またはプ
レキャンセリングを基にした基地局キャンセラが図１６
に示されている。複素ベースバンド入力信号は、基地局
１のためのパイロットを基にしたエスティメータ３３８
の入力に、および基地局２のためのパイロットを基にし
たエスティメータ３４０の入力に、加えられる。この信
号はまた遅延装置３４２にも加えられる。遅延装置３４
２からの出力は基地局１からの複素レークフィルタ３３
４の入力に加えられ、これはまたパイロットを基にした
エスティメータ３３８からの出力信号をも受け取る。複
素レークフィルタ３４４からの出力は、位相デランダマ
イザ３４６の入力に接続され、その出力は干渉復調器お
よび再変調器３４８に、および干渉復調器および再変調
器３５０の入力に接続される。復調器および再変調器３
４８，３５０はまた、スケーリング装置３５２からの出
力信号をも受け取り、スケーリング装置３５２はその入
力においてパイロットを基にしたエスティメータ３３８
からのパイロットエネルギー信号を受け取る。復調器お
よび再変調器３４８，３５０からの出力は、加算回路３
５４の入力に加えられ、その出力は位相ランダマイザ３
５６の入力に接続されている。位相ランダマイザ３５６
からの出力は基地局１からのチャンネルモデル回路３５
８に接続されている。チャンネルモデル回路３５８はま
た、遅延装置３６０を介して基地局１のためのパイロッ
トを基にしたエスティメータ３３８からの信号を受け取
る。チャンネルモデル回路３５８からの出力は、減算器
装置３６２の入力に接続される。複素ベースバンド入力
信号はまた遅延装置３６４の入力にも接続され、その出
力は減算器回路３６２の第２入力に接続されている。減
算器回路３６２からの出力は、基地局２からの複素レー
クフィルタ３６６の入力に接続され、これはまた遅延装
置３６８を介して基地局２のためのパイロットを基にし
たエスティメータ３４０からの出力信号を受け取る。複
素レークフィルタ３６６からの出力は、別の位相デラン
ダマイザ３６８の入力に接続されており、その出力は実
信号相関器３７０および実信号相関器３７２のに入力に
接続され、そこからの出力は出力信号を発生する。

【００６６】図１６においては、２つの基地局１および
２が存在すると仮定されている。干渉Ａ．１およびＢ．
２は基地局１からくる。望まれる信号Ｒｘ１およびＲｘ
２の両方は基地局２からくる。図１６においては、２つ
の干渉信号はデランダマイズされ、回路３４８，３５０
によって再変調され、そして複素ベースバンドにおいて
信号の遅延されたバージョンを得るためにチャンネルモ
デル回路３５８によって処理される。図１６の下半分
は、干渉信号のための減算器３６２を含む、望まれる信
号のための基本的な受信機を示している。付加的な遅延
装置３６８は、干渉信号を再創造するために必要な処理
時間を可能にするように含まれる。

【００６７】図１６を調べることによって、可能な改善
を見ることができる。望まれる基地局に関するパイロッ
トを基にしたエスティメータよりも前にキャンセルが適
用されるならば、パイロットの信号対雑音比は拡大す
る。

【００６８】このことは図１７に描かれており、これは
プレコンバイニングコンプレヘンシブレーク受信機を基
にした別の基地局キャンセラを示している。この手法
は、付加的な遅延装置３７４を用いることによって、そ
の特性における最新の改善を提供する。図１７において
は、同様な回路素子には同じ参照番号が付されている。
しかし、両方とも同じ、および１つは別の基地局から
の、信号に関するキャンセラを考慮するときに、この利
点は、減少された柔軟性を支払うことによって得られる
と言うことが分かるであろう。

【００６９】パイロットを基にしたエスティメータ３４
４は複素ベースバンド入力信号を直接には受けないと言
うことが観察されるが、しかしこれは、この信号を遅延
装置３６４および減算器３６２を介して受け取ってい
る。エスティメータ３４０の出力は直接的に複素レーク
フィルタ３６６に達し、これはまた遅延装置３７４を介
してエスティメータ３４０への入力信号の遅延されたバ
ージョンをも受けている。図１７の動作は図１６を参照
しながら説明されたそれと類似である。

【００７０】ここで図１８を参照すれば、ポストデラン
ダマイズおよびプレキャンセリングを用いる、プレコン
バイニングコンプレヘンシブレークを基にして両方の基
地局からのキャンセルを提供するキャンセラが示されて
いる。この図は基本的に図１４および図１６の両方を組
み合わせたものであることが明らかであり、そしてその
ために同様な回路コンポーネントには同じ記号が与えら
れてる。図１８に示されたブロック図は、２つのチャン
ネルモデル回路３５８および３３４からの出力信号を組
み合わせる、１つのさらに別の加算回路３７６を必要と
する。

【００７１】図１８を参照すると２つの基地局１および
２が存在していると仮定されている。干渉Ａ．１および
Ａ．２は基地局１からくる。干渉Ａ．２およびＢ．２は
基地局２からくる。望まれる信号Ｒｘ１およびＲｘ２は
両方とも基地局２からくる。図８の更なる説明は、図１
４および図１６に関連した以前の説明によって不必要で
ある。ブロック図の上半分は、基地局１からの干渉を再
創造する。中央部分は、基地局２からの干渉を再創造す
る。下方の部分においては、再創造された干渉源が、遅
延された受け取られた信号からの減算および最終的な復
調に先だって加えられる。

【００７２】パイロットの単に１つがキャンセルされ、
そして幾つかの補償用遅延が必要であるために、図１７
の手法がこの方法に合致しないことは明らかである。

【００７３】図１８の手法への僅かな拡張は、両方の基
地局からキャンセルと同様に同時の受信を可能とするこ
ともまた明らかである。特に、別の複素レークフィルタ
の付加は、減算器の出力上の基地局１から、適切な位相
デランダマイザによって引き継がれ、次に基地局２と同
様基地局１からの信号の受信を可能とする種々の実信号
相関器によって引き継がれる。複素レークフィルタは基
地局１から得られ、基地局１のパイロットを基にしたエ
スティメータからの遅延されたバスから供給される。

【００７４】何のＱＰＳＫ位相ランダマイズも適用され
ていなければ、Ｑコード発生器出力をゼロにセッティン
グすることは、この種の変調に関するキャンセレーショ
ンおよび受信のために適切な半複素実行の結果であり、
そして、その結果余分な回路が除去されると言う結果に
なることは、当業技術者にとっては明らかなことであ
る。

【００７５】反対に、Ｑコード発生器は、半複素実行を
発生するためにＩコード発生器と同様な、または反対の
出力にセットされることも可能である。

【００７６】要するに本装置はコンプレヘンシブレーク
キャンセラを含み、ここにおいて複素ベースバンド入力
信号は、複素レークフィルタに加えるための出力信号お
よび測定されたパイロットエネルギーを表現する信号を
発生するために配置されているパイロットを基にしたエ
スティメータによって受け取られる。複素レークフィル
タは、デランダマイズされた、そして、測定されたパイ
ロットエネルギー信号のスケールされたバージョンによ
って制御される少なくとも２つの干渉復調器および再変
調器に供給される、その出力を有している。干渉復調器
および再変調器からの出力信号は位相ランダム化されて
おり、そしてチャンネルモデル回路によって処理を受け
る。チャンネルモデル回路の出力はベースバンド入力信
号から減算され、そしてその出力が、さらにデランダマ
イズされるさらに別の複素レークフィルタに加えられ
る。再構成された受信されたデータ信号は、実信号相関
器によって位相デランダマイズの出力から発生される。
コンプレヘンシブレーク受信機はそれ自身プレコンバイ
ニングレーク手法に導くものであり、これは効率的な受
信を可能とし、そしてそのために最近の複雑さを持つ多
重信号をキャンセルすることを可能とする。さらに、レ
ークプロセッサにおけるタップ重み付けは自動的に送信
／受信フィルタの作用を配慮しているので、それらの再
構成回路においては組み合わせられたフィルタを取り入
れる必要はない。

【００７７】

【発明の効果】公知のキャンセレーション装置よりも優
れた特性を持ち、そして複雑さを減少させたコンプレヘ
ンシブレークキャンセレーション装置を提供できる。

【図面の簡単な説明】

【図１】直角位相シフトキーイングランダマイズを持つ
２進フェーズシフトキーイングを用いるパラレルコンプ
レヘンシブレーク受信機のブロック図。

【図２】プレコンバイニングコンプレヘンシブレーク受
信機のブロック図。

【図３】プレランダマイズ復調コンプレヘンシブレーク
受信機を基にした、本発明による干渉キャンセラーのブ
ロック図。

【図４】図３に示された干渉復調器および再変調器のブ
ロック図。

【図５】図３に示された位相ランダマイザのプロセッサ
のブロック図。

【図６】図３に示された干渉プロセッサのブロック図。

【図７】図３に示された別の干渉プロセッサのブロック
図。

【図８】図３に示された位相デランダマイザのブロック
図。

【図９】ポストデランダマイザズを使用するプレコンバ
イニングコンプレヘンシブレーク受信機のブロック図。

【図１０】ポストデランダマイズを用いる、そして有限
インパルス応答フィルターを持つ、プレコンバイニング
コンプレヘンシブレーク受信機のブロック図。

【図１１】図１０に示された複合レークフィルターのブ
ロック図。

【図１２】ポストデランダマイズを用いるプレコンバイ
ニングレーク受信機を基にした干渉キャンセラーのブロ
ック図。

【図１３】図１２に示された、パイロットを基にしたエ
スティメータのブロック図。

【図１４】ポストデランダマイズおよびプレキャンセリ
ングを使用するプレコンバイニングコンプレヘンシブレ
ーク受信機を基にした干渉キャンセラーのブロック図。

【図１５】図１４に示されたチャンネルモデル回路のブ
ロック図。

【図１６】干渉が他の基地局から発生されている場合に
使用される干渉キャンセラーのブロック図。

【図１７】図１６に示されるものとは別のキャンセラー
のブロック図。

【図１８】干渉が２つの基地局から発生されている場合
のキャンセラーのブロック図。

【符号の説明】

２−１０ レークフィンガ １２，１４ 複素ディジタル相関器 １６，１８ ウィンナ型フィルタ ２０，２２ 遅延装置 ２４−３０ リニア乗算回路 ３２ 加算回路 ３４ スイッチング装置 ３６ 加算回路 ３８ アルファトラッカ回路 ４０ スレッショールド回路 ４２ 加算回路 ４３ 複素シフトレジスタ ４４ 複素変調器 ５２ 加算回路 ５４ スイッチ ５６，５８ 干渉復調器および再変調器 ６０ スケーリング装置 ６２ 加算回路 ６４ 位相ランダマイザ ６６，６８ 遅延装置 ７０ 干渉プロセッサ ７２ デランダマイザ ７４ 減算器 ７６，７８ 実信号相関器 ８０ 相関復調器 ８２ 半リニア乗算回路 ８４ ハードリミティング装置 ８６ 遅延回路 ８８ 乗算回路 ９０ 平均保持回路 ９２ スプレッダー ９４ リニア乗算回路 ９６，９８ 乗算回路 １００ Ｉコード発生器 １０２ Ｑコード発生器 １０８，１１０ スレッショールド回路 １１２，１１４ ゲート回路 １１６，１１８ リバースオーダー回路 １２２−１２８ フィルタ １３０ 減算器 １３２ 加算器 １４２ 加算器 １４４ 減算器 １５２，１５４ プロセッサ １５６−１６０ フィルタ １６８ Ｉコード発生器 １７０ Ｑコード発生器 １７２，１７４ 半リニア乗算回路 １８０−１８６ レークフィンガ １８８ シフトレジスタ １９０ ディジタル相関器 １９４，１９６ ウィンナ型フィルタ １９８，２００ 遅延回路 ２０２−２０８ 乗算回路 ２１０ 加算器 ２１４，２１６ 乗算回路 ２１８ 加算器 ２２０ アルファトラッカ回路 ２２２ スレッショールド回路 ２２６，２２８ スイッチ ２３０ 加算回路 ２３２ 位相デランダマイズ回路 ２３４−２３８ 実信号相関器 ２４０ 遅延回路 ２４２ レークフィルタ ２４６，２４８ ゲート回路 ２５２−２５８ フィルタ ２６６ エスティメータ ２６８ 遅延装置 ２７０ 複素レークフィルタ ２７２ 遅延装置 ２７４ スケーリング装置 ２７６ 遅延装置 ２７８ 位相デランダマイザ ２８０，２８２ 干渉復調器および再変調器 ２８４ 加算装置 ２８６ 位相ランダマイザ ２８８ 干渉プロセッサ ２９０ 減算器回路 ２９２ 位相デランダマイザ ２９４，２９６ 実信号相関器 ３００−３１０ レークフィンガ ３１２ ディジタル相関器 ３１４ シフトレジスタ ３１６，３１８ ウィンナ型フィルタ ３２０，３２２ リニア乗算器 ３２４ バス ３２６ 加算回路 ３２８ アルファトラッカ回路 ３３０ スイッチ ３３４ 複素レークフィルタ ３３６ レークフィルタ ３３８，３４０ エスティメータ ３４２ 遅延回路 ３４４ レークフィルタ ３４６ 位相デランダマイザ ３４８，３５０ 干渉復調器および再変調器 ３５２ スケーリング装置 ３５４ 加算回路 ３５６ 位相ランダマイザ ３５８ チャンネルモデル回路 ３６０ 遅延装置 ３６２ 減算器回路 ３６４ 遅延回路 ３６６ レークフィルタ ３６８ 位相デランダマイザ ３７０，３７２ 実信号相関器 ３７４ 遅延回路 ３７６ 加算回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9297−5Ｋ Ｈ０４Ｌ 27/22 Ｚ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 固定および移動無線ユニット間にダイレ
   クトシーケンス拡散スペクトルを用い、そしてパイロッ
   ト信号基準を含む、ディジタル無線リンクを形成ユニッ
   ト向けの装置において、 前記装置は、各々がパイロット信号基準の振幅を測定す
   るための手段（装置）と、そして受信されるべき信号の
   最大遅延拡散に等しい順序ないしオーダの拡散コード位
   相の隣接スパンをカバーする測定されたパイロット振幅
   に従って振幅を重み付けするための手段（装置）とを含
   む複数のレークフィンガーを含むレーク受信機と、 各レークフィンガーの出力に接続された、そして組み合
   わせられた出力信号を発生するように配置された、第１
   加算手段（装置）と、 前記組み合わせられた出力信号を受け取るために接続さ
   れ、そして受信されるべき信号を再構成するために前記
   信号を復調するよう配置されている相関手段（装置）
   と、総パイロット信号エネルギーに固有な信号を発生す
   るための第２加算手段（装置）と、 前記総パイロットエネルギー信号をスケーリングするた
   めのスケーリング手段（装置）と、 そして少なくとも１つの公知のスプレッディングコード
   の干渉源からの干渉をキャンセルするための手段（装
   置）と、を含み、 ここにおいて前記キャンセル手段（装置）は、前記第１
   加算手段（装置）からの、および前記スケーリング手段
   （装置）からの、出力信号を受けるように配置されてい
   る、ことを特徴とする固定無線ユニットと移動無線ユニ
   ットとの間のディジタル無線リンク形成ユニット向け装
   置。
2. 【請求項２】 前記キャンセル手段（装置）は、各予想
   される干渉に関する干渉復調器および再変調器を有し、 そして各干渉復調器および再変調器が、干渉信号を復調
   するための干渉相関器と、 受信されたサンプルの絶対値を発生するよう配置され
   た、前記干渉相関器の出力に接続にされた乗算手段（装
   置）と、 第２加算装置から得られた測定された総パイロットエネ
   ルギーのレシプロカルないし逆数によって前記サンプル
   をスケーリングするためのスケーリング手段（装置）
   と、 前記サンプルを平均化するための平均化手段（装置）
   と、 そして前記干渉相関器に加えられた信号を再変調するた
   めに配置された再変調用手段（装置）とを含むような、
   請求項１項記載の装置。
3. 【請求項３】 各干渉復調器および再変調器からの出力
   が加算手段（装置）に加られ、その出力が、インフェー
   ズコードによって前記信号を組み合わせるための第１乗
   算手段（装置）と、および直交フェーズコードを持って
   前記信号を組み合わせるための第２乗算手段（装置）と
   を含む位相ランダマイズ手段（装置）に加えられるよう
   な、請求項２項記載の装置。
4. 【請求項４】 前記キャンセル手段（装置）が、２つの
   カスケード接続された複素有限インパルスレスポンスフ
   ィルタを含む干渉プロセッサを有するような請求項２ま
   たは３記載の装置。
5. 【請求項５】 前記第１有限インパルスレスポンスフィ
   ルタが、第１、第２、第３および第４フィルタ、ここに
   おいて実信号コンポーネントは前記第１および第２フィ
   ルタの第１入力に接続され、虚コンポーネントは第３お
   よび第４フィルタに接続されるフィルタ、と、 前記第１フィルタからの出力を前記第４フィルタからの
   出力から減算するための減算器手段（装置）と、 第２フィルタからの出力を前記第３フィルタからの出力
   に組み合わせるための加算手段（装置）と、 制御信号を受け取るための第１スレッショールド手段
   （装置）と、 異なる制御信号を受け取るための、そしてそれに依存し
   て出力信号を発生するよう配置された第２スレッショー
   ルド手段（装置）と、 前記第１および第２スレッショールド手段（装置）から
   の出力信号を反転させるためのインバータ手段（装置）
   とを含み、 ここにおいて前記第１スレッショールド手段（装置）か
   らの前記出力信号が前記第１および第３フィルタの第２
   入力に加えられ、そして第２スレッショールド手段（装
   置）からの出力信号が前記第２および第４フィルタの第
   ２入力に加えられるような、請求項４記載の装置。
6. 【請求項６】 前記第２有限インパルスレスポンスフィ
   ルタが、第１、第２、第３および第４フィルタを含み、
   ここにおいて前記第１および第２フィルタはその第１入
   力において前記減算器手段（装置）からの出力信号を受
   け、前記第３および第４フィルタはその第１入力におい
   て前記加算手段（装置）からの出力信号を受け、前記第
   １および第３フィルタはその第２入力において制御信号
   を受けるように配置され、そして前記第２および第４フ
   ィルタはその第２入力において異なる制御信号を受ける
   ように配置されており、 ここにおいて前記第１および第４フィルタからの出力信
   号は、実信号コンポーネントを発生させるために別の加
   算回路に加えられ、そして第２および第３フィルタから
   の出力は虚信号コンポーネントを発生するために別の減
   算器手段（装置）に接続されているような、請求項５記
   載の装置。
7. 【請求項７】 前記干渉プロセッサが、第１，第２，第
   ３および第４フィルタ、ここにおいて前記第１および第
   ２フィルタはその第１入力において実信号コンポーネン
   トを受け取るように配置され、そして前記第３および第
   ４フィルタはその第１入力において虚信号コンポーネン
   トを受け取るように配置されるフィルタ、と、 実フィルタ係数に関して前記第１および第３フィルタの
   第２入力に制御信号を提供するための第１処理手段（装
   置）と、 虚フィルタ係数に関して前記第２および第４フィルタの
   第２入力に制御信号を提供するための第２処理手段（装
   置）と、 実信号コンポーネントを発生するために前記第１および
   第４フィルタからの出力を受けるように配置された減算
   器手段（装置）と、 そして虚信号コンポーネントを発生させるために前記第
   ２および第３フィルタからの出力信号を受け取るように
   配置された加算手段（装置）と、を含むような請求項４
   記載の装置。
8. 【請求項８】 前記位相デランダマイザが、実信号コン
   ポーネントを受け取るために、そしてそれを第１コード
   発生器から発生された第１コードと組み合わせるよう配
   置された第１乗算手段（装置）と、 虚信号コンポーネントを受け取るために、そしてそれを
   第２コード発生器によって発生された第２コードと組み
   合わせるための第２乗算手段（装置）とを含むような、
   請求項２から７までのいずれか１項記載の装置。
9. 【請求項９】 各レークフィンガが、第１および第２出
   力信号を発生するように配置されたパイロットを基にし
   たエスティメータを含み、 その第１出力は複素レークフィルタに加えられ、その第
   ２出力は測定されたパイロットエネルギーを表示し、前
   記複素レークフィルタは第１位相デランダマイズ手段
   （装置）に接続された出力を有し、その出力は第１およ
   び第２干渉復調器および再変調器に接続され、それらは
   前記測定されたパイロットエネルギー信号を受け取るス
   ケーリング手段（装置）によって発生された出力信号に
   接続され、そしてそれによって制御され、前記第１およ
   び第２干渉復調器および再変調器が、プロセッサ手段
   （装置）に適用されるための出力信号を発生する位相ラ
   ンダム化（ランダマイズ）手段（装置）に加えられる出
   力信号を発生し、前記プロセッサ手段（装置）は、前記
   複素レークフィルタからの出力信号を、そのさらに別の
   入力で受ける減算手段（装置）に加えられる出力信号を
   発生するように配置され、前記減算手段（装置）からの
   出力信号を受けるための、そして受け取られたデータ信
   号を再構築するために配置された複数の信号相関手段
   （装置）に加える出力信号を発生するための、第２位相
   デランダマイズ手段（装置）と、を含むような、請求項
   １記載の装置。
10. 【請求項１０】 前記レークフィルタが、第１、第２、
    第３および第４フィルタ、前記第１および第２フィルタ
    はその第１入力において実信号コンポーネントを受け取
    るよう配置され、そして前記第３および第４フィルタは
    その第１入力において虚信号コンポーネントを受け取る
    ように配置されているフィルタ、と、実信号コンポーネ
    ントを発生させるために前記第１フィルタからの出力と
    前記第４フィルタからの出力とを加算するよう配置され
    た加算手段（装置）と、 そして虚信号コンポーネントを発生するために前記第２
    フィルタの出力を前記第３フィルタの出力から減算する
    ために配置された減算器手段（装置）とを含み、ここに
    おいて前記第１および第３フィルタはその第２入力にお
    いて制御信号を受け取るよう配置され、そして前記第２
    および第４フィルタはその第２入力において制御信号を
    受け取るよう配置されているような、請求項９記載の装
    置。
11. 【請求項１１】 前記パイロットを基にしたエスティメ
    ータが、パイロット信号を取り扱うための、そして第１
    ウィンナフィルタに加えるための実信号コンポーネント
    および第２ウィンナフィルタに加えるための虚信号コン
    ポーネントを発生する相関手段（装置）、ここにおいて
    前記第１ウィンナおよび第２ウィンナフィルタは前記出
    力信号を二乗するためのそれぞれの乗算手段（装置）に
    加えられる出力信号を発生する、と、 前記二乗された信号を加算し、そしてトラッキング手段
    （装置）の入力に加えられるべき信号を発生するための
    加算手段（装置）とを含み、 前記トラッキング手段（装置）からの出力信号は、前記
    加算手段（装置）からの前記出力信号をさらに別の加算
    手段（装置）に接続するためにスイッチング装置を制御
    するための出力信号を提供するためにスレッショールド
    装置に加えられ、このさらに別の加算手段（装置）は、
    各レークフィンガにおける各加算手段（装置）の前記出
    力に接続された、およびレークフィンガの各々からの出
    力信号を加算するために配置され、そして前記スケーリ
    ング手段（装置）に加えるためのそれぞれ出力信号を発
    生する複数の入力を持っており、 前記ウィンナフィルタ、前記第１加算手段（装置）およ
    び前記スレッショールド手段（装置）からの前記出力信
    号が前記レークフィルタに加えるためにバス装置に接続
    されているような請求項９または１０記載の装置。
12. 【請求項１２】 各レークフィンガが、各レークフィン
    ガの外側の第１レークフィルタの入力に接続された出力
    を持っているパイロットを基にしたエスティメータ、そ
    の出力は、第１および第２干渉復調器および再変調器へ
    の入力信号を発生するための第１位相デランダマイズ手
    段（装置）に接続されており、前記パイロットを基にし
    たエスティメータはスケーリング手段（装置）に加える
    ための別の出力信号を発生し、前記スケーリング手段
    （装置）は前記干渉復調器および再変調器を制御するた
    めの出力信号を発生するエスティメータ、と、 各干渉復調器および再変調器からの出力を組み合わせる
    ための加算手段（装置）、その出力は位相確立化装置に
    加えられ、その出力は前記パイロットを基にしたエステ
    ィメータからの制御信号を受けるよう配置されたチャン
    ネルモデル手段（装置）の入力に接続されている、加算
    手段（装置）、と、 前記チャンネルモデル手段（装置）からの出力信号信号
    を前記ベースバンド入力信号に組み合わせるための、そ
    してその出力を、前記パイロットを基にしたエスティメ
    ータからの制御信号を受けるために配置された第２レー
    クフィルタの入力に加えるための減算器手段（装置）
    と、を含み前記第２レークフィルタは第２位相デランダ
    マイズ手段（装置）の入力に接続され、その出力は受け
    取られたデータ信号を再構築するために複数の信号相関
    装置に接続されているような、請求項１記載の装置。
13. 【請求項１３】 前記チャンネルモデル手段（装置）
    が、各々その第１入力において実信号コンポーネントを
    受ける第１および第２フィルタ、および各々その第１入
    力において虚信号コンポーネントを受ける第３および第
    ４フィルタとを含み、前記第１および前記第４フィルタ
    からの出力は実信号コンポーネントを発生するために減
    算手段（装置）に加えられ、前記第２および第３フィル
    タからの出力は虚信号コンポーネントを発生するために
    加算手段（装置）に加えられ、前記第１および第３フィ
    ルタはその第２入力において反転された順序で制御信号
    を受け取るように配置され、そして前記第２および第４
    フィルタはその第２入力において反転された順序で異な
    る制御信号を受け取るように配置されているような、請
    求項１２記載の装置。
14. 【請求項１４】 前記パイロットを基にしたエスティメ
    ータが第１基地局からの信号を取り扱うように配置さ
    れ、そして前記第１複素レークフィルタが前記第１基地
    局からの信号を取り扱うように配置され、 ここにおいて第２パイロットを基にしたエスティメータ
    が第２基地局からの信号を取り扱うために備えられ、前
    記第２レークフィルタが前記第２基地局からの信号を取
    り扱うように配置され、前記チャンネルモデル手段（装
    置）が前記第１基地局からの信号を取り扱うように配置
    され、前記第２レークフィルタが前記チャンネルモデル
    手段（装置）からの制御信号および前記第２パイロット
    を基にしたエスティメータからのデータ信号を受け取る
    ように配置されているような、請求項１２または１３記
    載の装置。
15. 【請求項１５】 前記第２レークフィルタが減算器手段
    （装置）からの出力信号をその入力において受け取り、
    減算器手段（装置）はその第１入力において前記ベース
    バンド入力信号を、そしてその第２入力において前記チ
    ャンネルモデル手段（装置）からの出力信号を受け取る
    ような、請求項１４記載の装置。
16. 【請求項１６】 さらに別のチャンネルモデル手段（装
    置）が備えられ、そして各チャンネルモデル手段（装
    置）からの出力信号が加算手段（装置）のそれぞれの入
    力に加えられ、その出力は減算器回路に加えられ、前記
    減算器手段（装置）がそのさらに別の入力において前記
    ベースバンド入力信号を受け取るように配置され、そし
    て前記第２基地局からの信号を取り扱うように配置され
    ている前記レーク第２フィルタを制御するための出力信
    号を提供するような、請求項１２および１４記載の装
    置。
17. 【請求項１７】 干渉が複数の基地局から発生されるよ
    うな、請求項１から１６までのいずれか１項記載の装
    置。
18. 【請求項１８】 有限インパルスレスポンスフィルタが
    半複素フィルタであるような、請求項４記載の装置。