JPH076600A - 半導体記憶装置の電気的特性検査方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 多数個同時にテスティングでき、フルタイム
のモニタリングができる。 【構成】 多数個の半導体記憶装置２に対しデーター書
き込みが、各出力端子相互の読出出力信号のそれぞれが
共通のレベルになるように実行される。その後、各半導
体記憶装置の書込データーが読み出されて各出力信号
が、ＡＮＤ回路４２とＯＲ回路４３とが互いに並列に接
続された不良情報抽出回路４０の入力端子４４にそれぞ
れ送信される。不良情報抽出回路におけるＡＮＤ回路の
出力信号レベルと、ＯＲ回路の出力信号レベルとが比較
されることにより、前記データー書込作動の不良が抽出
される。 【効果】 多数個の半導体記憶装置におけるデーター書
込作動の不良を同時に抽出できるため、テスティング時
間、コストの増大を抑制できる。全半導体記憶装置のデ
ーター書込作動の不良をフルタイムでモニタリングでき
るため、一過性の不良等を見逃すのを回避できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置（以
下、メモリーということがある。）の電気的特性検査技
術、特に、メモリーのデーター書き込み作動を確認する
データー書き込みベリファイ検査技術に関し、例えば、
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のエージ
ング技術に利用して有効なものに関する。

【０００２】

【従来の技術】一般に、ＥＥＰＲＯＭはデーターの書き
込み時間が各デバイス毎に異なっている。また、ＥＥＰ
ＲＯＭにおいては、同一アドレスのセルへの書き込みも
一回で正常に書き込むことができない場合もあるため、
数回から数十回程度の再書き込み（リトライ）処理が実
行されることがある。したがって、ＥＥＰＲＯＭのデー
ター書き込みベリファイ検査においては、各デバイス毎
にデータ書き込みベリファイ検査のリトライ処理が要求
されることになる。

【０００３】そこで、従来、ＥＥＰＲＯＭのデーター書
き込みベリファイ検査については、高価なＬＳＩメモリ
ーテスターによって多数個同時にエージング検査するこ
とが実施されている。

【０００４】ＥＥＰＲＯＭデバイス（以下、デバイスと
いう。）を多数個同時にエージング検査する手段とし
て、次のようなエージング方法が提案されている。

【０００５】（１） エージングボードの上にデーター
圧縮機能を搭載したエージング装置を用意し、そのエー
ジングボードの上に検査対象であるデバイスを多数個搭
載する方法。

【０００６】しかし、このエージング方法においては、
データー圧縮機能の他に圧縮データーの復元にコンピュ
ータ処理が必要になるため、エージング装置の構造が複
雑になり、きわめて高価な装置になってしまう。

【０００７】（２） データー圧縮機能を持たないエー
ジング装置において、エージングボードに検査対象であ
るデバイスを多数個セットし、セットしたデバイスの全
てについての出力信号をエージングボード上のカードエ
ッジ（信号本数が限られている。）を通してエージング
装置のテスティング部に送信し、比較判定回路（コンパ
レータ）にて合否判定する方法。

【０００８】しかし、このエージング方法においては、
デバイスの出力本数が８本、９本、１６本等の多数本で
ある場合には、その本数に対応する分だけ、コンパレー
タが必要になり、一度に検査することができるデバイス
の数が減少してしまう。

【０００９】また、このエージング方法においては、エ
ージングボード上の全てのデバイスの全出力を一度に判
定しようとすれば、膨大なカードエッジ本数およびコン
パレータが必要になるため、結局、エージング装置が高
価になってしまう。

【００１０】そこで、エージングボードの上にセットさ
れた多数個のデバイスを適当数のグループに分割して、
各グループ毎にテスティング作業を繰り返し実施するエ
ージング方法が提案されている。

【００１１】なお、メモリー用テスターを述べてある例
としては、株式会社工業調査会発行「電子材料１９８９
年１１月号別冊」平成元年１１月１０日発行 Ｐ１４１
〜Ｐ１４７、がある。

【００１２】

【発明が解決しようとする課題】しかし、エージングボ
ードの上にセットされた多数個のデバイスを適当数のグ
ループに分割して、各グループ毎にテスティング作業を
繰り返し実施する前記エージング方法においては、次の
ような問題点があることが、本発明者によって明らかに
された。

【００１３】（１） 全てのデバイスについてテスティ
ング作業を実施するためには、次にテスティング作業を
実行するグループを切り換え、同じテスティング作業を
グループ数回だけ繰り返す必要があるため、エージング
方法全体としての作業時間が長くなる。

【００１４】（２） 現在テスティング作業が実施され
ているグループのデバイスの出力だけがモニタリングさ
れているため、フルタイムのモニタリングではなく、一
過性の不良等は見逃す可能性があり、信頼性が低い。

【００１５】本発明の目的は、多数個同時にテスティン
グすることができるとともに、フルタイムのモニタリン
グが可能な半導体記憶装置の電気的特性検査技術を提供
することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。すなわち、半導体記憶装置に対してデーター書
き込みベリファイ検査が多数個同時に実行される半導体
記憶装置の電気的特性検査方法において、多数個の半導
体記憶装置のそれぞれに対してデーター書き込みが、個
々の半導体記憶装置の各出力端子相互における読み出し
出力信号のそれぞれが共通のレベルになるように実行さ
れ、その後、各半導体記憶装置に書き込まれたデーター
が読み出されて各出力信号のそれぞれが、ＡＮＤ回路と
ＯＲ回路とが互いに並列に接続された不良情報抽出回路
の入力端子にそれぞれ送信され、この不良情報抽出回路
におけるＡＮＤ回路の出力信号レベルと、ＯＲ回路の出
力信号レベルとが比較されることにより、前記データー
書き込み作動の不良が抽出されることを特徴とする。

【００１８】

【作用】前記した手段によれば、多数個の半導体記憶装
置におけるデーター書き込み作動の不良を同時に抽出す
ることができるため、テスティング時間およびテスティ
ング・コストの増大を抑制することができる。

【００１９】また、多数個の半導体記憶装置におけるデ
ーター書き込み作動の不良を同時に抽出することによ
り、全ての半導体記憶装置のデーター書き込み作動の不
良をフルタイムでモニタリングすることができるため、
一過性の不良等を見逃すことを回避することができ、信
頼性を高めることができる。

【００２０】

【実施例】図１は本発明の一実施例であるＥＥＰＲＯＭ
のエージング装置を示す模式図である。図２は本発明の
一実施例であるＥＥＰＲＯＭのエージング装置における
不良情報抽出回路を示す回路図である。図３はその作用
を示しており、（ａ）はハイスタック不良抽出を説明す
る回路図、（ｂ）はロースタック不良を説明する回路図
である。図５は不良情報抽出判定装置を示す回路図であ
る。

【００２１】本実施例において、本発明に係る半導体記
憶装置の電気的特性検査装置は、ＥＥＰＲＯＭのエージ
ング方法を実施するＥＥＰＲＯＭのエージング装置とし
て構成されている。

【００２２】このＥＥＰＲＯＭのエージング装置１は、
恒温槽１０とテスティング部２０とを備えている。恒温
槽１０はエージング方法の実施に必要な一定の温度環境
等を作り出して維持し得るように構成されており、エー
ジングボード１１が複数枚（図１では１枚だけが図示さ
れている。）、収容されるように構成されている。

【００２３】エージングボード１１は絶縁性および耐熱
性を有する材料が使用されて略正方形の平板形状に形成
されたベース１２を備えており、このベース１２の上に
はソケット（図示せず）が多数個、縦横に配列されて搭
載されている。また、ベース１２の一端辺には一対の雄
コネクタ１３、１４が形成されており、両雄コネクタ１
３、１４は各ソケットに電気配線（図示せず）を介して
電気的に接続されている。

【００２４】他方、恒温槽１０には一対の雌コネクタ１
５、１６が開設されており、両雌コネクタ１５、１６は
エージングボード１１の雄コネクタ１３、１４が差し込
まれて電気的に接続されるように構成されている。ま
た、雌コネクタ１５、１６は他方においてテスティング
部２０の各構成部分に電気的に接続されるようになって
いる。

【００２５】そして、エージング方法の実施に際して、
エージングボード１１には被エージング物としてのＥＥ
ＰＲＯＭデバイス（以下、デバイスということがあ
る。）２が多数個、各ソケットを介して着脱自在に装着
される。デバイス２群が装着されたエージングボード１
１は雄コネクタ１３、１４が雌コネクタ１５、１６に電
気的に接続される。この接続により、各ＥＥＰＲＯＭデ
バイス２はテスティング部２０に互いに並列に電気的に
接続されることになる。

【００２６】本実施例においては、エージングボード１
１上におけるソケット群は適当数毎に複数のグループに
それぞれ分割されている。図１においては、２グループ
に分割されているものとする。しかし、後述する不良情
報抽出判定工程が実施されるに際しては、両グループの
全てのソケット群が後記する不良情報抽出回路に接続さ
れるように構成されている。図１においては、不良情報
抽出回路群およびソケット群の数は、２０組用意されて
いるものとする。

【００２７】そして、各ソケットの端子群は後記する不
良情報抽出回路における入力端子に電気配線を介して適
宜電気的に接続されるようになっている。また、各グル
ープのソケット群に対する不良情報抽出回路における入
力端子の接続と、テスティング部２０の他の端子との接
続は、切換スイッチ（図示せず）によって適宜切り換え
られるようになっている。

【００２８】そして、雄コネクタ１３、１４の端子群は
１グループのソケット群に対応する本数が少なくとも用
意されており、その端子群のうち所定の本数の各端子が
後記する各不良情報抽出回路の出力端子のそれぞれに適
宜、電気配線（図示せず）を介して電気的に接続される
ようになっている。本実施例においては、１個の不良情
報抽出回路の出力端子は２本に設定されており、合計２
０×２本の出力端子が雄コネクタ１３、１４を介してテ
スティング部２０に適宜接続されるようになっているも
のとする。

【００２９】本実施例において、エージングボ−ド１１
上には不良情報抽出判定装置４０の主要部が配設されて
おり、この不良情報抽出判定装置４０の主要部には図２
に示されている不良情報抽出回路４１がエージングボー
ド１１のソケットと同数組（本実施例においては、２０
組とする。）、電気的に構築されている。そして、不良
情報抽出判定装置４０の主要部はエージングボード１１
のベース１２上における雄コネクタ１３、１４側に配設
されており、前述したように、各不良情報抽出回路４１
の入出力端子が各ソケットおよび雄コネクタ１３、１４
の各端子にそれぞれ電気的に接続されるようになってい
る。

【００３０】本実施例において、恒温槽１０の内部には
隔壁１７が配設されており、この隔壁１７によって恒温
槽１０の内部はホットゾーン１８とコールドゾーン１９
とに仕切られるようになっている。そして、恒温槽１０
の内部に設置された状態において、エージングボード１
１はそのソケット群にセットされたデバイス２群がホッ
トゾーン１８側に、不良情報抽出判定装置４０がコール
ドゾーン１９側にそれぞれ位置する状態になる。

【００３１】本実施例において、不良情報抽出判定装置
４０に２０組が構築されている各不良情報抽出回路４１
のそれぞれは、ＡＮＤ回路４２およびＯＲ回路４３を備
えている。そして、本実施例において、不良情報抽出回
路４１は４本の入力端子４４を備えており、この４本の
入力端子４４は保護抵抗４５を介してＡＮＤ回路４２お
よびＯＲ回路４３に並列にそれぞれ接続されている。

【００３２】また、不良情報抽出回路４１はデーターパ
ターン入力端子４６を備えており、このデーターパター
ン入力端子４６はドライバー回路４７および保護抵抗４
５を介してＡＮＤ回路４２およびＯＲ回路４３の各入力
端子に並列それぞれ接続されている。他方において、ド
ライバー回路４７におけるデーターパターン入力端子４
６および他の入力端子はエージングボード１１の雄コネ
クタ１３、１４および恒温槽１０の雌コネクタ１５、１
６を介してテスティング部２０に電気的に接続されるよ
うになっている。

【００３３】ＡＮＤ回路４２の出力端子４８およびＯＲ
回路４４の出力端子４９は、エージングボード１１の雄
コネクタ１３、１４および恒温槽１０の雌コネクタ１
５、１６における端子群のうち、所定本数の端子群を介
してテスティング部２０に配設された後記する不良判定
回路に電気的に接続されるようになっている。

【００３４】そして、ＡＮＤ回路４２の出力端子４８に
おける出力信号と、ＯＲ回路４３の出力端子４９におけ
る出力信号とは、４本の入力端子４４の全てがローレベ
ルの時、または、全てがハイレベルの時にハイレベルに
なる。しかし、４本の入力端子４４のうち１本がハイス
タックになった時には、ＯＲ回路４３の出力端子４９に
おける出力信号が常にハイレベルになり、また、４本の
入力端子４４のうち１本でもロースタックになった時に
は、ＡＮＤ回路４２の出力端子４８における出力信号が
ローレベルになる。

【００３５】したがって、ＡＮＤ回路４２の出力端子４
８と、ＯＲ回路４３の出力端子４９との出力信号には各
デバイス２における不良情報が反映されることになる。
つまり、この出力信号をモニタリングすることにより、
デバイス２群全体の出力信号をモニタリングしている状
況と等価の状況になる。

【００３６】さらに、データーパターン入力端子４６が
ハイレベルの時に、ＡＮＤ回路４２の出力端子４８をモ
ニタリングし、データーパターン入力端子４６がローレ
ベルの時に、ＯＲ回路４３の出力端子４９をモニタリン
グすることにより、モニタリングすべき出力端子を１本
に減少させることができる。つまり、モニタリングが必
要な出力信号は、同時に検査されるデバイス２群の個数
と同数まで減少させることができる。

【００３７】テスティング部２０にはテスティングボー
ド２９が着脱自在に装着されており、このテスティング
ボード２９には、被エージング物としてのＥＥＰＲＯＭ
デバイス２に電力を供給するための電源２１と、タイミ
ング信号発生器２２と、アルゴリズミック・パターン・
ジェネレータ（以下、ＡＬＰＧという。）２３と、コン
パレータ２４と、リトライ・カウンター２５と、リトラ
イ・レジスター２６と、チップ・イネーブル（以下、Ｃ
Ｅという。）制御回路２７と、不良デバイス情報ラッチ
回路２８が搭載されている。

【００３８】さらに、本実施例においては、テスティン
グボード２９の上には不良情報抽出判定装置４０の一部
を構成する不良判定回路５０が、不良情報抽出回路４１
と同数組搭載されている。この不良判定回路５０は図４
に示されているように、第１ＡＮＤ回路５１および第２
ＡＮＤ回路５２と、両ＡＮＤ回路５１、５２の出力端子
が一対の入力端子に接続されているＯＲ回路５３と、両
ＡＮＤ回路５１、５２の各一方の入力端子の間に接続さ
れているＮＯＴ回路５４とを備えている。そして、第１
ＡＮＤ回路５１のＮＯＴ回路５４が接続された入力端子
と、ＮＯＴ回路５４の入力端子とにはＡＬＰＧ２３から
期待値信号がそれぞれ入力されるようになっている。

【００３９】そして、テスティングボード２９は中央処
理ユニット（以下、ＣＰＵという。）３０に電気的に接
続されるようになっており、ＣＰＵ３０はテスティング
ボード２９上の各構成部を統括して制御し得るように構
築されている。

【００４０】電源２１およびタイミング信号発生器２２
はエージングボード１１上のＥＥＰＲＯＭデバイス２の
それぞれに、各コネクタ１３、１４、１５、１６を介し
て電気的に接続されるようになっている。

【００４１】ＡＬＰＧ２３は被エージング物であるＥＥ
ＰＲＯＭデバイス２に印加するアドレス信号や、データ
信号（期待値信号およびコマンド信号を含む。）および
ＥＥＰＲＯＭデバイス２を制御するための信号（アウト
・イネーブル信号やワード・イネーブル信号等）を発生
するように構成されている。これらの信号はＥＥＰＲＯ
Ｍデバイス２に対する電気的特性検査条件やエージング
条件に対応して予め選定されて、ＡＬＰＧ２３のメモリ
ーに記憶されている。

【００４２】そして、ＡＬＰＧ２３の一出力端はエージ
ングボード１１上のＥＥＰＲＯＭデバイス２のそれぞれ
に、テスティングボード２９やエージングボード１１、
各コネクタ１３、１４、１５、１６を介して電気的に並
列に接続されるようになっており、前記した各種信号を
ＥＥＰＲＯＭデバイス２のそれぞれに同時に送信するよ
うになっている。

【００４３】また、ＡＬＰＧ２３は他の出力端において
コンパレータ２４に電気的に接続されており、コンパレ
ータ２４に期待値信号を送信するようになっている。ち
なみに、期待値信号は予め設定された所定の作用を期待
する信号であって、データ信号と等しいと考えてよい。

【００４４】コンパレータ２４はＡＬＰＧ２３からの期
待値信号と、ＥＥＰＲＯＭデバイス２からエージングボ
ード１１を介して送られて来る検査対象である各セルの
出力信号とを比較して、良否を判定するように構成され
ている。すなわち、コンパレータ２４は各検査対象セル
からの出力信号が期待値信号と一致する場合には良と判
定し、その出力信号が期待値信号と相違する場合には不
良と判定する。

【００４５】また、コンパレータ２４にはリトライ・カ
ウンター２５が電気的接続されており、このリトライ・
カウンター２５に判定結果を送信するようになってい
る。

【００４６】リトライ・カウンター２５はコンパレータ
２４から送信されて来る判定結果に基づいて現在のリト
ライ回数を計数し、その計数値を保持するように構成さ
れている。また、リトライ・カウンター２５は現在のリ
トライ回数を計数するとともに、その計数値とレジスタ
ー２６に予め設定された設定値とを比較し、比較結果を
ＣＥ信号制御回路２７と、不良デバイス情報ラッチ回路
２８とに送信するように構成されている。

【００４７】リトライ・レジスター２６に予め設定され
る値は、ＥＥＰＲＯＭデバイス２について保証された実
用リトライ回数に基づいて設定される値であって、検査
について許される最大リトライ回数値である。

【００４８】ＣＥ制御回路２７の出力端はエージングボ
ード１１上のＥＥＰＲＯＭデバイス２のそれぞれに、テ
スティングボード２９やエージングボード１１、各コネ
クタ１３、１４、１５、１６を介して電気的に並列に接
続されるようになっている。そして、ＣＥ制御回路２７
は再書き込みに際して、既に正常に書き込みされている
ＥＥＰＲＯＭデバイス２のセルに対してＣＥ信号を送信
することにより、書き込み済みのセルについて再書き込
み禁止処理を実行するように構成されている。

【００４９】次に、前記構成に係るＥＥＰＲＯＭのエー
ジング装置１の作用を説明することにより、本発明の一
実施例であるＥＥＰＲＯＭのエージング方法のうち不良
情報抽出判定工程を図２〜図４に基づき説明する。

【００５０】ＥＥＰＲＯＭのエージング方法の実施に際
して、エージングボード１１には被エージング物として
のＥＥＰＲＯＭデバイス２が多数個、各ソケットを介し
て着脱自在に装着される。ＥＥＰＲＯＭデバイス２群が
装着されたエージングボード１１は雄コネクタ１３、１
４が雌コネクタ１５、１６に電気的に接続される。この
接続により、各ＥＥＰＲＯＭデバイス２はテスティング
部２０に互いに並列に接続されることになる。

【００５１】そして、エージングボード１１が恒温槽１
０の内部に設置された状態において、エージングボード
１１はそのソケット群にセットされたデバイス２群がホ
ットゾーン１８側に、不良情報抽出判定装置４０がコー
ルドゾーン１９側にそれぞれ位置する状態になる。した
がって、不良情報抽出判定装置４０は高熱に晒されない
ため、所期の作動が確保されることになる。

【００５２】本実施例に係るＥＥＰＲＯＭのエージング
方法においては、まず、不良情報抽出判定工程が実施さ
れる。ここでは、説明の便宜上、データー幅が４本ある
場合について説明する。ちなみに、前記構成に係る不良
情報抽出回路４１の入力端子の本数は、このデーター幅
の本数と同一に設定されている。

【００５３】この不良情報抽出判定工程が実施されるに
際して、エージングボード１１に装着されたＥＥＰＲＯ
Ｍデバイス２のそれぞれにはデーターが、不良情報抽出
回路４１の４本の入力端子における信号レベルが共通
（ハイレベルまたはローレベルの一方）になるように書
き込まれる。この際、エージングボード１１に設定され
たグループにかかわらず、エージングボード１１の上に
装着された全てのデバイス２のそれぞれにデーターが書
き込まれる。

【００５４】次に、そのデーターが正常に書き込まれた
か否かがチェックされる。このチェック作動に際して、
エージングボード１１の上に装着された全てのデバイス
２は先に書き込まれたデーターをそれぞれ出力する。各
デバイス２から出力された信号は不良情報抽出判定装置
４０における各不良情報抽出回路４１の４本の入力端子
４４にそれぞれ同時に送信される。

【００５５】読み出されたデーターが不良情報抽出回路
４１の４本の入力端子に同時に入力されると、不良情報
抽出回路４１によって不良情報抽出作動が実行される。

【００５６】ここで、ＡＮＤ回路４２の出力端子４８に
おける出力信号と、ＯＲ回路４３の出力端子４９におけ
る出力信号とは、４本の入力端子４４の全てがローレベ
ルの時、または、全てがハイレベルの時にハイレベルに
なる。したがって、ＡＮＤ回路４２の出力端子４８にお
ける出力信号と、ＯＲ回路４３の出力端子４９における
出力信号とがハイレベルになった時は、その不良情報抽
出回路４１が接続されたデバイス２についてデーターの
書き込みが正常に実行されたことになる。

【００５７】しかし、図３（ａ）に示されているよう
に、４本の入力端子４４のうち１本がハイスタックにな
った時には、ＯＲ回路４３の出力端子４９における出力
信号が常にハイレベルになり、また、図３（ｂ）に示さ
れているように、４本の入力端子４４のうち１本でもロ
ースタックになった時には、ＡＮＤ回路４３の出力端子
４８における出力信号がローレベルになる。先の書き込
み作動において、ＥＥＰＲＯＭデバイス２のそれぞれに
はデーターが不良情報抽出回路４１の４本の入力端子に
おける信号レベルが共通（ハイレベルまたはローレベル
の一方）になるように書き込まれているため、この場合
には、その不良情報抽出回路４１が接続されたデバイス
２についてデーターの書き込みが正常に実行されなかっ
たことになる。

【００５８】この際、不良情報抽出判定装置４０におい
て、データーパターン入力端子４６における期待値がハ
イレベルの時には、ＡＮＤ回路４２の出力端子４８から
の出力信号が選択され、他方、データーパターン入力端
子４６における期待値がローレベルの時には、ＯＲ回路
４３の出力端子４９からの出力信号が選択される。した
がって、不良情報抽出判定回路５０のＯＲ回路５３の出
力端子からの出力信号をモニタリングすることにより、
書き込みが正常に実行されなかったことをモニタリング
することができる。

【００５９】以上の不良情報抽出判定工程において、書
き込みが正常に実行されなかったことが判定された場合
には、必要に応じて、データー書き込みベリファイ検査
等が実行される。

【００６０】以上説明した前記実施例によれば次の効果
が得られる。 （１） 多数個のＥＥＰＲＯＭデバイスにおけるデータ
ー書き込み作動の不良を同時に抽出することができるた
め、テスティング時間およびテスティング・コストの増
大を抑制することができる。

【００６１】（２） 多数個のＥＥＰＲＯＭデバイスに
おけるデーター書き込み作動の不良を同時に抽出するこ
とにより、全てのデバイスのデーター書き込み作動の不
良をフルタイムでモニタリングすることができるため、
一過性の不良等を見逃すことを回避することができ、信
頼性を高めることができる。

【００６２】（３） 複数本の出力端子に基づいて不良
情報を抽出することにより、各デバイスの出力端子毎に
コンパレータを電気的に接続せずに、不良の有無を判定
することができるため、コンパレータの数を減少させる
ことができる。

【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６４】例えば、不良情報抽出回路はＥＥＰＲＯＭ
デバイスにおける回路の内部に予め組み込んでおいても
よい。さらに、不良判定回路をもＥＥＰＲＯＭデバイス
の内部に予め組み込んでおいてもよい。

【００６５】また、検査対象としての半導体記憶装置
は、ＥＥＰＲＯＭに限らず、ＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ。紫
外線を照射して消去可能なＲＯＭ。）やその他のＲＯ
Ｍ、さらには、ＲＡＭ等がある。

【００６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエージ
ング技術に適用した場合について説明したが、それに限
定されるものではなく、ウエハプローバーやオートハン
ドラにおける書き込みベリファイ検査等の電気的特性検
査全般に適用することができる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。

【００６８】多数個の半導体記憶装置におけるデーター
書き込み作動の不良を同時に抽出することができるた
め、テスティング時間およびテスティング・コストの増
大を抑制することができる。

【００６９】多数個の半導体記憶装置におけるデーター
書き込み作動の不良を同時に抽出することにより、全て
の半導体記憶装置のデーター書き込み作動の不良をフル
タイムでモニタリングすることができるため、一過性の
不良等を見逃すことを回避することができ、信頼性を高
めることができる。

【００７０】複数本の出力端子に基づいて不良情報を抽
出することにより、各デバイスの出力端子毎にコンパレ
ータを電気的に接続せずに、不良の有無を判定すること
ができるため、コンパレータの数を減少させることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＥＥＰＲＯＭのエージ
ング装置を示す模式図である。

【図２】本発明の一実施例であるＥＥＰＲＯＭのエージ
ング装置における不良情報抽出回路を示す回路図であ
る。

【図３】その作用を示しており、（ａ）はハイスタック
不良抽出を説明する回路図、（ｂ）はロースタック不良
を説明する回路図である。

【図４】不良情報抽出判定装置を示す回路図である。

【符号の説明】

１…ＥＥＰＲＯＭのエージング装置（半導体記憶装置の
電気的特性検査装置）、２…ＥＥＰＲＯＭデバイス（半
導体記憶装置）、１０…恒温槽、１１…エージングボー
ド、１２…ベース、１３、１４…雄コネクタ、１５、１
６…雌コネクタ、１７…隔壁、１８…ホットゾーン、１
９…コールドゾーン、２０…テスティング部、２１…電
源、２２…タイミング信号発生器、２３…アルゴリズミ
ック・パターン・ジェネレータ（ＡＬＰＧ）、２４…コ
ンパレータ、２５…リトライ・カウンター、２６…リト
ライ・レジスター、２７…チップ・イネーブル（ＣＥ）
制御回路、２８…不良デバイス情報ラッチ回路、２９…
テスティングボード、３０…中央処理ユニット（ＣＰ
Ｕ）、４０…不良情報抽出判定装置、４１…不良情報抽
出回路、４２…ＡＮＤ回路、４３…ＯＲ回路、４４…入
力端子、４５…保護抵抗、４６…データーパターン入力
端子、４７…ドライバー回路、４８…出力端子、４９…
出力端子、５０…不良判定回路、５１…第１ＡＮＤ回
路、５２…第２ＡＮＤ回路、５３…ＯＲ回路、５４…Ｎ
ＯＴ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富田 恵次 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 黛 英明 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置に対してデーター書き込
   みベリファイ検査が多数個同時に実行される半導体記憶
   装置の電気的特性検査方法において、 多数個の半導体記憶装置のそれぞれに対してデーター書
   き込みが、個々の半導体記憶装置の各出力端子相互にお
   ける読み出し出力信号のそれぞれが共通のレベルになる
   ように実行され、 その後、各半導体記憶装置に書き込まれたデーターが読
   み出されて各出力信号のそれぞれが、ＡＮＤ回路とＯＲ
   回路とが互いに並列に接続された不良情報抽出回路の入
   力端子にそれぞれ送信され、 この不良情報抽出回路におけるＡＮＤ回路の出力信号レ
   ベルと、ＯＲ回路の出力信号レベルとが比較されること
   により、前記データー書き込み作動の不良が抽出される
   ことを特徴とする半導体記憶装置の電気的特性検査方
   法。
2. 【請求項２】 前記不良情報抽出回路が半導体記憶装置
   における回路の内部に予め組み込まれていることを特徴
   とする請求項１に記載の半導体記憶装置の電気的特性検
   査方法。
3. 【請求項３】 半導体記憶装置に対してデーター書き込
   みベリファイ検査が多数個同時に実行される半導体記憶
   装置の電気的特性検査装置において、 多数個の半導体記憶装置のそれぞれに対してデーター書
   き込みを、個々の半導体記憶装置の各出力端子相互にお
   ける読み出し出力信号のそれぞれが共通のレベルになる
   ように実行する手段と、 ＡＮＤ回路とＯＲ回路とが互いに並列に接続されてお
   り、各半導体記憶装置に書き込まれたデーターが読み出
   されて成る各出力信号のそれぞれをその入力端子にて受
   信する不良情報抽出回路とを備えており、 この不良情報抽出回路はＡＮＤ回路の出力信号レベル
   と、ＯＲ回路の出力信号レベルとを比較することによっ
   て、前記データー書き込み作動の不良を抽出するように
   構成されていることを特徴とする半導体記憶装置の電気
   的特性検査装置。