JPH0764789A - 並列処理プロセッサおよびそのプロセッシングユニットならびにこの並列処理プロセッサの動作方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡単に制御可能な、汎用的並列処理プロセッ
サを提供する。 【構成】 プロセッサの複数個のプロセッシングユニッ
トの各々は、演算器３８０、３８２、３８４と、他のユ
ニットからの入力データバス２１６、２２４の上位ｎビ
ットまたは下位ｎビットをこれら演算器に与えるための
セレクタ３６０〜３７０と、演算器３８０、３８２、３
８４の出力を他のユニットへのデータバス２１０、２２
０の任意のものに出力するためのクロスバースイッチ３
９２とを含む。各セレクタの接続を予め設定することに
より様々な演算を実行できる。また他のプロセッシング
ユニットとのデータバスを介したデータ交換によりプロ
セッサ全体として多様な演算を実現できる。各プロセッ
シングユニットの構造は同一でレイアウト容易であり、
互換性のある制御命令で制御できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のプロセッシン
グユニットにより構成される並列処理プロセッサの改良
に関し、特に、幅広い演算に対応できる、制御の容易な
並列処理プロセッサと、そのためのプロセッシングユニ
ットと、並列処理プロセッサの動作方法とに関する。

【０００２】

【従来の技術】従来の並列処理プロセッサ（以下単に
「プロセッサ」と呼ぶ）の構成を図１６および図１７に
示す。このプロセッサは、「ＩＳＳＣＣダイジェスト・
オブ・テクニカル・ペーパーズ」（“ISSCC Digest of
Technical Papers”、１９９１年２月、２５２〜２５３
頁）に発表されたプロセッサのブロック構成のうち、本
願発明に関連する主要演算部分を抜粋し、簡略化して示
したものである。

【０００３】図１６を参照して、このプロセッサは、４
個のプロセッシングユニットＰＵ００〜ＰＵ１１（図１
６中では符号３０、３２、３４、３６により示される）
と、アドレス演算ユニット（ＡＵ）４８と、ワーキング
メモリ３８と、データキャッシュメモリ４０、４２、４
４、４６とを含む。各プロセッシングユニットからデー
タキャッシュメモリ４０、４２、４４、４６およびワー
キングメモリ３８へのアクセスは、４本のキャッシュメ
モリ読出専用バス５０と、６本の読出書込兼用バス４２
との、合計１０本のバスを介して行なわれる。このプロ
セッサはさらに、レジスタファイル５８と、セレクタ５
６とを含む。セレクタ５６とレジスタファイル５８と
は、プロセッシングユニット間のデータ交換を行なうた
めのものであり、キャッシュメモリ読出専用バス５０
と、読出書込兼用バス５２と、ＳＢＵＳ５４とから読込
んだデータをレジスタファイル５８を介して各プロセッ
シングユニット３０、３２、３４、３６とバス５２、５
４とに出力可能である。

【０００４】図１７を参照して、各プロセッシングユニ
ット３０、３２、３４、３６は、類似ではあるが相互に
やや異なった構成となっている。各プロセッシングユニ
ット３０、３２、３４、３６は、演算器ＡＬＵ７０、７
２、７４、７６と、乗算器ＭＰＹ８０、８２、８４、８
６と、加算器ＡＤＤ９０、９２、９４、９６とを含む。
また各プロセッシングユニット３０、３２、３４、３６
内には、ＡＬＵ、乗算器、加算器への入力を選択するた
めのセレクタが含まれている。これについては後述する
が、図１７においては、図面の簡略化のために、セレク
タの入出力については簡略化して示してある。

【０００５】図１７を参照して、たとえばプロセッシン
グユニット３０は、５：１のセレクタ１１０と１１２と
を含む。プロセッシングユニット３０はさらに、ＡＬＵ
７０の出力の一方と、レジスタファイル５８からの出力
と、セレクタ１１０の出力とから１つを選択してＡＬＵ
７０の一方の入力に与えるためのセレクタ１３０と、セ
レクタ１１２の出力と、後述するプロセッシングユニッ
ト３２から与えられるデータとの一方を選択してＡＬＵ
７０の他方の入力に与えるためのセレクタ１３２とを含
む。プロセッシングユニット３０はさらに、ＡＬＵ７０
の出力の一方とレジスタファイル５８の出力とのいずれ
か一方を選択してＭＰＹ８０の一方の入力に与えるため
のセレクタ１５０と、プロセッシングユニット３２から
与えられるデータと、ＡＤＤ９０の出力とのいずれか一
方を選択してＡＤＤ９０の一方の入力に与えるためのセ
レクタ１６２とを含む。プロセッシングユニット３０は
さらにセレクタ１６０を含んでおり、このセレクタ１６
０はＭＰＹ８０の出力とＡＤＤ９０の出力とのいずれか
一方を選択してデータバス５２に出力するためのもので
ある。

【０００６】プロセッシングユニット３２は、同様にセ
レクタ１１４、１１６、１３４、１３６、１５２、１６
４を含む。プロセッシングユニット３４は、セレクタ１
１８、１２０、１３８、１４０、１５４、１６６、１６
８を含む。プロセッシングユニット３６は、セレクタ１
２２、１２４、１４２、１４４、１５６、１７０を含
む。さらに、セレクタ１６０と同様のセレクタが各プロ
セッシングユニット３２、３４、３６に含まれている
が、図の簡略化のため図１７には示していない。

【０００７】セレクタ１１４、１１８、１２２は、セレ
クタ１１０と同様の機能を有する。セレクタ１１６、１
２０、１２４は、セレクタ１１２と同様の機能を有す
る。セレクタ１３４、１３８、１４２は、セレクタ１３
０と同様の機能を有する。セレクタ１３６は、セレクタ
１１６の出力とセレクタ１１２の出力との一方を選択し
てＡＬＵ７２に与えるためのものである。セレクタ１４
０はセレクタ１３２と同様である。セレクタ１４４は、
セレクタ１２４の出力とセレクタ１２０の出力との一方
をＡＬＵ７６に与えるためのものである。セレクタ１５
２、１５４、１５６は、セレクタ１５０と同様の機能を
有する。セレクタ１６４は、プロセッシングユニット３
４の出力と乗算器８２の出力とのいずれか一方を選択し
て加算器９２に与えるためのものである。セレクタ１６
６は、プロセッシングユニット３０の出力と、加算器９
４の出力とのいずれか一方を選択して加算器９４に与え
るためのものである。セレクタ１６８は、乗算器８４の
出力と、プロセッシングユニット３６の出力とのいずれ
か一方を選択して加算器９４に与えるためのものであ
る。セレクタ１７０は、乗算器８４の出力と、加算器９
６の出力とのいずれか一方を選択して加算器９６に与え
るためのものである。

【０００８】各プロセッシングユニット３０、３２、３
４、３６には、各プロセッシングユニットを制御するた
めのローカル命令メモリＬＰＭ００、０１、１０、１１
（図１７中では参照符号１００、１０２、１０４、１０
６で示される）が設けられている。

【０００９】アドレス演算ユニット４８は、各メモリ３
８、４０、４２、４４、４６の読出、書込アドレスを演
算するためのものである。

【００１０】図１６および図１７に示されるごとく、従
来のプロセッサにおいては、プロセッシングユニットの
構成は相互に異なっており、相互の間の接続も、処理対
象となる演算に合わせて特殊な形態となっている。

【００１１】図１８および図１９を参照して、従来のプ
ロセッサは次のように動作する。プロセッシングユニッ
ト間のバス接続は、図１８と図１９とに示される２種類
の構成から選択することができる。図１８に示される例
においては、プロセッシングユニット３０、３２、３
４、３６の間でのデータバス接続が存在しないように各
セレクタが設定される。各プロセッシングユニットで
は、積和演算が行なわれる。

【００１２】図１９に示される例では、プロセッシング
ユニット３２の乗算器８２の出力がプロセッシングユニ
ット３０の加算器９０の入力に与えられる。加算器９０
の出力は、プロセッシングユニット３４の加算器９４の
入力に与えられる。一方プロセッシングユニット３４の
乗算器８４の出力がプロセッシングユニット３６の加算
器９６の入力の一方に与えられる。加算器９６の出力は
プロセッシングユニット３４の加算器１９４の入力の他
方に与えられる。加算器９４の出力はプロセッシングユ
ニット３２の加算器９２の入力の一方に与えられる。こ
の図１９に示される接続では、４項ごとの積和演算が可
能である。４項ごとの積和結果はプロセッシングユニッ
ト３２の出力として得られる。

【００１３】このプロセッサの制御は、セットアップ命
令１つと、各プロセッシングユニットの制御を行なうた
めの４個の命令との、合計５個の命令を単位として行な
われる。各命令は３２ビットであり、５個の命令では１
６０ビットとなる。

【００１４】セットアップ命令は、各プロセッシングユ
ニット入力部の５：１セレクタ１１０、１１２、１１
４、１１６、１１８、１２０、１２２、１２４や、各プ
ロセッシングユニット間のデータバスの接続を設定する
ためのセレクタなどを制御する。プロセッシングユニッ
ト制御命令は、メモリ３８、４０、４２、４４、４６の
アドレスを発生したり、ローカル命令メモリ１００、１
０２、１０４、１０６のアドレス指定を行なったりす
る。ローカル命令メモリ１００、１０２、１０４、１０
６に含まれるローカル命令は、演算器で行なう演算内容
を指定するためのものである。

【００１５】

【発明が解決しようとする課題】図１６〜図１９に示さ
れる従来技術のプロセッサには、次のような問題点があ
る。このプロセッサは、もともと動画像圧縮用に積和演
算の効率化を目標として開発された。そのため、同じよ
うに大量の演算が要求される処理であっても、動画像圧
縮以外の分野へこのプロセッサを適用することは困難で
ある。データの大量処理が要求される演算としては、積
和演算のほかにもＦＦＴ（高速フーリエ変換）に用いら
れるバタフライ演算や、科学技術計算における倍精度演
算などがある。バタフライ演算には、乗算器４個と加算
器６個とが必要である。倍精度乗算（２ｎビットとす
る）では、ｎ×ｎビットの乗算器４個と２ｎ＋２ｎビッ
トの加算器３個とが必要である。しかし、図１６〜図１
９に示されるプロセッサが行なえる処理は、動画像圧縮
用の処理だけであり、そのハードウェアも、アルゴリズ
ムが固定したものとして実現されている。これは、複数
個のプロセッシングユニットを備えたプロセッサにおい
て、上述のような様々な処理を行なおうとするとその制
御が複雑になるなどの理由によるものである。したがっ
て従来のこの種のプロセッサで汎用できるものは極めて
少数であり、しかもその制御が複雑であったり、ハード
ウェアが複雑であるという欠点がある。

【００１６】この発明は上述の問題点に鑑みてなされた
ものであって、複数個のプロセッシングユニットを備え
ることにより並列処理を効率よく行なえるとともに、幅
広い種類の演算を、比較的単純な制御方法で可能とする
並列処理プロセッサとそのためのプロセッシングユニッ
トと、プロセッサの動作方法とを提供することを目的と
する。

【００１７】

【課題を解決するための手段】請求項１に記載の並列処
理のためのプロセッシングユニットは、それぞれ複数個
の入力を有し、与えられるデータの間に所定の演算を行
なって結果を出力するための複数個の演算手段と、複数
の単方向入力データバスに接続され、複数個の演算手段
の各入力ごとに、複数の単方向入力データバスのうちの
いずれか１つを可制御的に選択して、選択された単方向
入力データバスを介して与えられるデータの一部を演算
手段の入力に与えるための入力データバス選択手段と、
複数個の演算手段の出力に接続された入力と、単方向入
力データバスと同じ数の単方向出力データバスに接続さ
れた出力とを有し、演算手段の出力を、単方向出力デー
タバスのいずれかに出力するための出力データバス選択
手段と、複数個の演算手段により所望の複合演算を実現
するために、入力データバス選択手段と、出力データバ
ス選択手段とによるデータの経路を制御するための制御
手段とを含む。

【００１８】請求項２に記載のプロセッシングユニット
は、請求項１に記載のものであって、その複数個の演算
手段が、２つのｎビット幅の入力を有し、与えられる２
つのデータを乗算して２ｎビットの結果を出力する乗算
器と、各々が２つのｎビット幅の入力を有し、与えられ
る２つのデータを加算してｎビット幅の結果を出力する
２つの加算器とを含む。

【００１９】請求項３に記載のプロセッシングユニット
は、請求項２に記載のものであって、複数の単方向入力
データバスおよび複数の単方向出力データバスの各々は
２ｎビット幅を有し、入力データバス選択手段は、複数
個の演算手段の各入力ごとに複数の単方向入力データバ
スのうちのいずれか１つを可制御的に選択して、選択さ
れた単方向入力データバスを介して与えられるデータの
上位または下位のｎビットを該入力に与えるための手段
を含み、出力データバス選択手段は、演算手段の出力の
各々を、単方向出力データバスの任意のいずれかの上位
ｎビットまたは下位ｎビットまたはその双方に出力可能
とするための手段を含む。

【００２０】請求項４に記載のプロセッシングユニット
は、請求項２に記載のものであって、２つの加算器の一
方はキャリー出力を有し、他方はキャリー入力を有し、
さらに、キャリー出力とキャリー入力とを可制御的に断
続するための手段を含む。

【００２１】請求項５に記載のプロセッシングユニット
は請求項２に記載のものであって、入力データバス選択
手段が、２つの加算器の１つの少なくとも１つの入力に
ついて、単方向入力データバスのうちのいずれか１つま
たは該加算器自身の出力のいずれかを可制御的に選択し
て、選択された単方向入力データバスを介して与えられ
るデータまたは該加算器自身の出力のいずれかの一部を
該入力に与えるための手段を含む。

【００２２】請求項６に記載のプロセッシングユニット
は、請求項２に記載のものであって、入力データバス選
択手段が、２つの加算器の１つの少なくとも１つの入力
について、複数の単方向入力データバスのうちのいずれ
か１つまたは乗算器の出力のいずれかを可制御的に選択
して、選択された単方向入力データバスを介して与えら
れるデータまたは乗算器の出力のいずれかの一部を該入
力に与えるための手段を含む。

【００２３】請求項７に記載のプロセッシングユニット
は、請求項２に記載のものであって、入力データバス選
択手段が、２つの加算器の１つの少なくとも１つの入力
について、複数の単方向入力データバスのうちのいずれ
か１つまたは該加算器自身の出力または乗算器の出力の
一部のいずれかを可制御的に選択して、選択された単方
向入力データバスを介して与えられるデータの一部また
は該加算器自身の出力または乗算器の出力の一部のいず
れかを該入力に与えるための手段を含む。

【００２４】請求項８に記載のプロセッシングユニット
は、請求項２に記載のものであって、所定の情報を予め
記憶するための読出専用記憶手段をさらに含む。入力デ
ータバス選択手段は、乗算器の少なくとも１つの入力に
ついて、単方向入力データバスのうちのいずれか１つま
たは読出専用記憶手段の出力のいずれかを可制御的に選
択して、選択された単方向入力データバスを介して与え
られるデータまたは読出専用記憶手段の出力のいずれか
の一部を該入力に与えるための手段を含む。

【００２５】請求項９に記載の並列処理プロセッサは、
ｎ個のプロセッシングユニットと、隣り合うプロセッシ
ングユニットを所定方向に円環状に順次に接続するため
の第１の単方向データバスと、１つおいて隣り合うプロ
セッシングユニットを円環状に順次に双方向に接続する
ための、第２の単方向データバスとを含む。ｎは４のベ
キ乗である。各プロセッシングユニットは、それぞれ複
数個の入力を有し、与えられるデータの間に所定の演算
を行なって結果を出力するための複数個の演算手段と、
隣接するプロセッシングユニットからの入力となる第１
の単方向データバスと、第２の単方向データバスのうち
の該プロセッシングユニットへの入力データバスとに接
続され、複数個の演算手段の各入力ごとに第１および第
２の単方向データバスのうちのいずれか１つを可制御的
に選択して、選択された単方向データバスを介して与え
られるデータの一部を該入力に与えるための入力データ
バス選択手段と、複数個の演算手段の出力に接続された
入力と、隣接するプロセッシングユニットへの出力とな
る第１の単方向データバスと、第２の単方向データバス
のうちの該プロセッシングユニットからの出力データバ
スとに接続された出力とを有し、演算手段の出力の各々
を、第１および第２の単方向データバスのいずれかに出
力するための出力データバス選択手段と、複数個の演算
手段により所望の複合演算を実現するために、入力デー
タバス選択手段と、出力データバス選択手段とによるデ
ータの経路と、演算手段による演算の実行とを制御する
ための制御手段とを含む。

【００２６】請求項１０に記載の並列処理プロセッサ
は、請求項９に記載のものであって、プロセッシングユ
ニットと同数の、各々が一度に２つのデータを出力可能
なデータ記憶手段と、データ記憶手段の各々と、プロセ
ッシングユニットの各々とを接続するための複数の読出
データバスと複数の書込データバスとをさらに含む。各
プロセッシングユニットにおいて、入力データバス選択
手段は、隣接するプロセッシングユニットからの入力と
なる第１の単方向データバスと、第２の単方向データバ
スのうちの該プロセッシングユニットへの入力データバ
スと、複数の読出データバスとに接続され、複数個の演
算手段の各入力ごとに第１および第２の単方向データバ
スと読出データバスとのうちのいずれか１つを可制御的
に選択して、選択されたデータバスを介して与えられる
データの一部を入力に与えるための手段を含む。出力デ
ータバス選択手段は、複数個の演算手段の出力に接続さ
れた入力と、隣接するプロセッシングユニットへの出力
となる第１の単方向データバスと、第２の単方向データ
バスのうちの該プロセッシングユニットからの出力デー
タバスと、書込データバスとに接続された出力とを有
し、演算手段の出力をこれらデータバスのいずれかに出
力するための手段とを含む。

【００２７】請求項１１に記載のプロセッサは、請求項
９に記載のものであって、プロセッシングユニットと同
数の、各々が一度に２つのデータを出力可能なデータ記
憶手段と、データ記憶手段の各々と、プロセッシングユ
ニットの各々とを接続するための複数の読出データバス
と複数の書込データバスとをさらに含む。複数のプロセ
ッシングユニットは、各々が４のベキ乗個のプロセッシ
ングユニットを含む複数個のグループに分割されてお
り、複数のプロセッシングユニットと複数のデータ記憶
手段とは１対１に対応付けられている。各プロセッシン
グユニットにおいて、入力データバス選択手段は、隣接
するプロセッシングユニットからの入力となる第１の単
方向データバスと、第２の単方向データバスのうちの該
プロセッシングユニットへの入力データバスと、複数の
データバスのうち該プロセッシングユニットが含まれる
グループのプロセッシングユニットと対応付けられたデ
ータ記憶手段からの読出データバスとに接続され、複数
個の演算手段の各入力ごとに第１および第２の単方向デ
ータバスと読出データバスとのうちのいずれか１つを可
制御的に選択して、選択されたデータバスを介して与え
られるデータの一部を該入力に与えるための手段を含
む。出力データバス選択手段は、複数個の演算手段の出
力に接続された入力と、隣接するプロセッシングユニッ
トへの出力となる第１の単方向データバスと、第２の単
方向データバスのうちの該プロセッシングユニットから
の出力データバスと、書込データバスのすべてとに接続
された出力とを有し、演算手段の出力を、データバスの
いずれかに出力するための手段を含む。

【００２８】請求項１２に記載の並列処理プロセッサの
動作方法は、４個のプロセッシングユニットと、隣り合
うプロセッシングユニットを所定方向に円環状に順次に
接続するための４本の第１の単方向データバスと、１つ
おいて隣り合うプロセッシングユニットを双方向に接続
するための、４本の第２の単方向データバスとを含む並
列処理プロセッサの動作方法である。各プロセッシング
ユニットは、各々ｎビットの２つの入力を有し、与えら
れるデータの間に乗算を行なって２ｎビット幅の結果を
出力するための乗算手段と、各々が、各々ｎビットの２
つの入力を有し、与えられるデータの間に加算を行なっ
てｎビット幅の結果を出力するための第１および第２の
加算手段と、第１の加算手段のキャリー出力を第２の加
算手段のキャリー入力に可制御的に与えるためのキャリ
ー切換手段と、隣接するプロセッシングユニットからの
入力となる第１の単方向データバスと、第２の単方向デ
ータバスのうちの該プロセッシングユニットへの入力デ
ータバスとなるものとに接続され、乗算手段と加算手段
との各入力ごとに第１および第２の単方向データバスの
うちのいずれか１つを可制御的に選択して、選択された
単方向データバスを介して与えられるデータの一部を乗
算手段と加算手段との入力にそれぞれ与えるための入力
データバス選択手段と、乗算手段および加算手段の出力
に接続された入力と、隣接するプロセッシングユニット
への出力となる第１の単方向データバスと、第２の単方
向データバスのうちの該プロセッシングユニットからの
出力データバスとに接続された出力とを有し、乗算手段
および加算手段の出力を、第１および第２の単方向デー
タバスのいずれかに出力するための出力データバス選択
手段と、乗算手段および加算手段により所望の複合演算
を実現するために、入力データバス選択手段と、出力デ
ータバス選択手段とによるデータの経路を制御するため
の制御手段とを含む。この動作方法は演算に必要なデー
タの各々を入力データバス選択手段に与えるステップ
と、入力データバス選択手段により、データの各々を上
位および下位のｎビットずつに分解し、４つのプロセッ
シングユニットの、乗算手段および加算手段の入力のい
ずれか２つにそれぞれ与えるステップと、すべてのプロ
セッシングユニットのキャリー切換手段を、所望の演算
に応じて設定するステップと、各プロセッシングユニッ
トの出力データバス選択手段および入力データバス選択
手段を制御して、所望の演算が得られるように各プロセ
ッシングユニットの乗算手段と、第１および第２の加算
手段との間の接続を設定するステップと、演算結果が、
データバスのうちの所望のものに出力されるように、所
望の演算によって定まる所定のプロセッシングユニット
の乗算手段および加算手段のうちの所定のものの出力
の、所定の部分を所望のデータバスに出力するように出
力データバス選択手段を制御するステップとを含む。

【００２９】請求項１３に記載の動作方法は、請求項１
２に記載のものであって、接続を設定するステップは、
あるプロセッシングユニット内の乗算手段または加算手
段の出力の上位ｎビットが、他のプロセッシングユニッ
ト内の乗算手段または加算手段の下位ｎビットに入力さ
れるように、これらプロセッシングユニットの出力デー
タバス選択手段および入力データバス選択手段によるデ
ータ経路を設定するステップを含む。

【００３０】請求項１４に記載の動作方法は、請求項１
２に記載のものであって、接続を設定するステップは、
あるプロセッシングユニット内の乗算手段または加算手
段の出力の上位ｎビットが、他のプロセッシングユニッ
トへのデータバスの下位ｎビットに出力されるように、
該プロセッシングユニットの出力データバス選択手段に
よるデータ経路を設定するステップを含む。

【００３１】請求項１５に記載の並列処理プロセッサ、
請求項９に記載のものであって、各プロセッシングユニ
ットごとに準備された、制御手段が実行する制御命令を
格納するための命令記憶手段をさらに含む。

【００３２】請求項１６に記載の並列処理プロセッサ
は、請求項１５に記載のものであって、制御命令は、デ
ータ記憶手段を制御するための第１の種類の制御命令
と、制御手段による演算手段の制御のための第２の種類
の制御命令との２つの系統に分類される。

【００３３】請求項１７に記載の並列処理プロセッサ
は、請求項１６に記載のものであって、第１の種類の制
御命令は、データ記憶手段の各々の２つの読出アドレス
と、１つの書込アドレスとを指定する。

【００３４】請求項１８に記載の並列処理プロセッサ
は、請求項１６に記載のものであって、制御手段は、与
えられる第２の種類の制御命令が変更されるまでは、直
前に与えられた第２の種類の制御命令に従って演算手段
と入力データバス選択手段と出力データバス選択手段と
を制御する。

【００３５】請求項１９に記載の並列処理プロセッサ
は、請求項１６に記載のものであって、命令記憶手段
は、複数個の命令を記憶する命令メモリと、命令メモリ
の読出アドレスを指定するためのプログラムカウンタ
と、プログラムカウンタにより指定されたアドレスを先
頭として２つの命令を一度に読出すための手段と、読出
された２つの命令が同一の系統に属するか否かを判断す
るための手段と、判断結果に従って、制御手段またはデ
ータ記憶手段またはその双方に制御命令を与えるための
手段と、判断結果に従って、プログラムカウンタのカウ
ントを１または２増加させるための手段とを含む。

【００３６】

【作用】請求項１に記載の並列処理のためのプロセッシ
ングユニットにおいては、そこに接続される単方向入力
データバスの数と、単方向出力データバスの数とが同じ
である。そしてこれら単方向入力データバスの任意のも
のを介して与えられるデータを、複数個の演算手段で処
理して結果を単方向出力データバスの任意のものに出力
できる。制御手段の制御により種々の演算が可能なた
め、このプロセッシングユニットは汎用的であり、かつ
制御手段の制御は比較的単純でよい。しかも入出力デー
タバスの数が同一であるために、このプロセッシングユ
ニットを複数個組合わせて並列処理プロセッサを作製す
るときのプロセッシングユニット相互の接続が容易であ
り、各プロセッシングユニット構成が同一であるため
に、それらの制御に互換性を持たせることができる。

【００３７】請求項２に記載のプロセッシングユニット
は、ｎ×ｎビットの乗算器とｎ＋ｎビットの２つの加算
器とを用いて、大量のデータ処理が要求される演算にお
ける典型的な処理を行なうことができる。

【００３８】請求項３に記載のプロセッシングユニット
では、演算手段の各入力に、単方向入力データバスのう
ちのいずれか任意の１つの上位または下位のｎビットが
与えられる。これら演算手段の出力の各々は、単方向出
力データバスの任意のいずれかの上位ｎビットまたは下
位ｎビットたはその双方に出力される。したがって２ｎ
ビットのデータ同士の演算を、それぞれ上位ｎビットと
下位ｎビットとに分けてｎ×ｎビットの乗算器およびｎ
＋ｎビットの加算器を用いて行なうことができる。

【００３９】請求項４に記載のプロセッシングユニット
では、２つの加算器の一方のキャリー出力を他方のキャ
リー入力とする場合と、しない場合とを選択できる。し
たがって、２ｎビットのデータ同士の加算と、ｎビット
のデータ同士の加算と、ｎビットのデータ同士の２つの
別個の加算とを実行することができる。

【００４０】請求項５に記載のプロセッシングユニット
では、２つの加算器の１つの少なくとも１つの入力につ
いて、入力データとして複数の単方向入力データバスの
うちのいずれか１つまたは該加算器自身の出力のいずれ
かを選択できるので、自己の加算結果を用いる演算、た
とえば積和演算と、データバス経由のデータを用いた加
算との双方を行なうことができる。

【００４１】請求項６に記載のプロセッシングユニット
では、２つの加算器の１つの少なくとも１つの入力につ
いて、入力データとして単方向入力データバスのうちの
いずれか１つまたは乗算器の出力のいずれかを選択でき
るので、乗算結果を加算の入力に用いる演算、たとえば
積和演算と、データバス経由のデータを用いた演算との
双方を行なうことができる。

【００４２】請求項７に記載のプロセッシングユニット
では、２つの加算器の１つの少なくとも１つの入力につ
いて、入力データとして単方向入力データバスのうちの
いずれか１つと、該加算器自身の出力と、乗算器の出力
の一部とのいずれかを選択できる。したがって、乗算結
果や加算結果を加算の入力に用いる演算、たとえば積和
演算と、データバス経由のデータを用いた加算との双方
を行なうことができる。

【００４３】請求項８に記載のプロセッシングユニット
では、乗算器の少なくとも１つの入力について、入力デ
ータとして単方向入力データバスのうちのいずれか１つ
と読出専用記憶手段の出力とのいずれかを選択できる。
したがって、読出専用記憶手段に格納されたデータを用
いることにより処理の高速化を図れる処理、たとえばニ
ュートン・ラプソン法による除算や、開平演算などを効
率よく行なうための構成と、通常の演算を行なうための
構成とを自由に選択できる。

【００４４】請求項９に記載の並列処理プロセッサで
は、ｎ個のプロセッシングユニットが、隣り合うプロセ
ッシングユニットとは第１の単方向データバスにより単
方向に、１つおいて隣り合うプロセッシングユニットと
は第２の単方向データバスにより双方向に、それぞれ接
続される。各プロセッシングユニットは、最低でも２以
上の同じ数の入力と出力とを有する。入出力の数が多
く、演算の自由度が高くなる。また、各プロセッシング
ユニットは同一の構造を有するため、プロセッサのレイ
アウトおよび制御の複雑さが低減される。

【００４５】請求項１０に記載の並列処理プロセッサで
は、各プロセッシングユニットごとに、データ記憶手段
が準備される。各プロセッシングユニットは、データ記
憶手段からのデータと、他のプロセッサからのデータと
のいずれにも、複数個の演算手段を用いた所定の処理を
行ない、任意の演算手段の出力を他のプロセッシングユ
ニットと、データ記憶手段との任意のものに出力でき
る。

【００４６】請求項１１に記載の並列処理プロセッサで
は、プロセッシングユニットはグループに分類され、各
プロセッシングユニットごとに、データ記憶手段が準備
される。各プロセッシングユニットは、同一のグループ
に属するプロセッシングユニットに対応するデータ記憶
手段からのデータと、他のプロセッサからのデータとの
いずれにも、複数個の演算手段を用いた所定の処理を行
ない、任意の演算手段の出力を他のプロセッシングユニ
ットと、データ記憶手段との任意のものに出力できる。
データ記憶手段から、同じグループに属するプロセッシ
ングユニットへの読出データバスは、プロセッシングユ
ニットをグループ化せず全体に接続する場合と比較して
短くてすみ、プロセッシングユニットへのデータの供給
が高速に行なえる。また１グループのプロセッシングユ
ニットで共通のデータを用いた演算を実行できる。さら
に、各プロセッシングユニットからは任意のデータ記憶
手段にデータを書込めるので、グループ間のデータ交換
も可能である。

【００４７】請求項１２に記載の並列処理プロセッサの
動作方法では、データの各々が上位および下位のｎビッ
トずつに分解され、４つのプロセッシングユニットの、
乗算手段および加算手段の入力のいずれか２つにそれぞ
れ与えられる。他のプロセッシングユニットの演算結果
の上位ｎビットまたは下位ｎビットは、新たな演算のた
めのデータの下位ｎビットまたは上位ｎビットとして乗
算手段または加算手段に与えることができ、多様な演算
を行なうことができる。また、２つの加算手段の間でキ
ャリーの入出力を行なうかどうかを選択できるので、ｎ
ビット精度の２つの加算処理と２ｎビット精度の１つの
加算処理とを切換えて行なうことができる。したがっ
て、非常に自由度の高い処理を行なうことができる。

【００４８】請求項１３に記載の並列処理プロセッサの
動作方法では、あるプロセッシングユニット内の乗算手
段の出力の上位ｎビットまたは下位のｎビットが、他の
プロセッシングユニット内の乗算手段または加算手段の
下位ｎビットと上位ｎビットとの任意の一方に入力され
るようにデータバスと乗算手段または加算手段との接続
を設定できる。シフト手段を用いることなく多様な演算
を行なうことが可能である。

【００４９】請求項１４に記載の並列処理プロセッサの
動作方法では、あるプロセッシングユニット内の乗算手
段の出力の上位ｎビットが、他のプロセッシングユニッ
ト内の乗算手段または加算手段の下位ｎビットに入力さ
れるようにデータバスと乗算手段または加算手段との接
続を設定できる。シフト手段を用いることなくデータを
実質的にシフトでき、シフトのための時間も必要としな
い。

【００５０】請求項１５に記載の並列処理プロセッサで
は、各プロセッシングユニットごとに制御命令が命令記
憶手段に格納される。複雑な演算を各プロセッシングユ
ニットごとに制御すればよく、並列処理プロセッサ全体
の制御が容易になる。

【００５１】請求項１６に記載の並列処理プロセッサで
は、制御命令は、データ記憶手段を制御するための制御
命令と、演算手段の制御のための制御命令との２つの系
統に分類される。データ記憶手段から出力されるデータ
を介しつつ一定の命令を繰り返し行なう場合などに、デ
ータ記憶手段を制御する制御命令のみを、その内容を変
化させつつ繰り返し発行すれば、演算手段のための異な
る制御命令をいくつも発行する必要がない。

【００５２】請求項１７に記載の並列処理プロセッサで
は、データ記憶手段の各々の２つの読出アドレスからの
２つのデータを読出して所定の演算を行ない、結果を１
つの書込アドレスにより指定された位置に書込できる。

【００５３】請求項１８に記載の並列処理プロセッサで
は、第２の種類の制御命令が変更されるまでは、直前に
与えられた第２の種類の制御命令に従って演算手段と入
力データバス選択手段と出力データバス選択手段とが制
御される。データ記憶手段から出力されるデータを介し
つつ一定の命令を繰り返し行なう場合などに、データ記
憶手段を制御する命令のみを、その内容を変化させつつ
繰り返し発行すればよく、演算手段のための同一の制御
命令を繰り返し発行する必要がない。

【００５４】請求項１９に記載の並列処理プロセッサで
は、命令メモリから、プログラムカウンタにより指定さ
れたアドレスを先頭として２つの命令が一度に読出さ
れ、読出された２つの命令が同一の系統に属するか否か
が判断される。同一であれば先に読出出された命令のみ
実行し、プログラムカウンタを１増加させる。同一でな
ければ制御手段とデータ記憶手段との双方にそれぞれの
制御命令を与え、プログラムカウンタを２増加させる。
異なる系統の命令は同時に実行可能なので、一度に制御
命令を１つしか読出さない場合と比較して、命令の実行
速度が向上する。

【００５５】

【実施例】

［第１の実施例］本発明の一実施例を、４個のプロセッ
シングユニット（ＰＵ）から構成されるプロセッサにつ
いて以下に示す。図１を参照してこのプロセッサは、４
つのプロセッシングユニットＰＵ００、０１、１０、１
１（図１中ではそれぞれ参照符号２００、２０２、２０
４、２０６により示される）と、これらプロセッシング
ユニット２００、２０２、２０４、２０６を、この順序
で円環状に接続するための単方向データバス２１０、２
１２、２１４、２１６とを含む。プロセッシングユニッ
トＰＵに付けられた数値（００、０１、１０、１１）
は、そのプロセッシングユニットのアドレスを２進数で
表わしたものである。

【００５６】このプロセッサはさらに、アドレスが２だ
け異なるプロセッシングユニットを双方向に接続するた
めの、単方向入力データバス２２０、２２２、２２４、
２２６を含む。前述の単方向データバス２１０、２１
２、２１４は、アドレスが１だけ異なるプロセッシング
ユニットを順次単方向に接続するためのものである。ま
たデータバス２１６は、プロセッシングユニットＰＵ１
１（２０６）からＰＵ００（２００）へのデータバスで
ある。図１において、各データバスに付加された矢印
は、データの流れる方向を表わしている。図１に示され
るプロセッサでは、各プロセッシングユニットに入るデ
ータバスの入力数と、各プロセッシングユニットから出
るデータバスの出力数とは相互に等しく、それぞれ２と
なっている。すべてのプロセッシングユニットにおいて
この数は等しい。

【００５７】図２を参照して、この第１の実施例のプロ
セッサは、前述のプロセッシングユニットＰＵ００、０
１、１０、１１（２００、２０２、２０４、２０６）
と、データバス２１０、２１２、２１４、２１６、２２
０、２２２、２２４、２２６とに加えて、各プロセッサ
２００、２０２、２０４、２０６に対応してそれぞれ設
けられたコントロール回路（ＰＵＣ）２５０、２５２、
２５４、２５６と、命令メモリ（ＩＭ）２６０、２６
２、２６４、２６６と、データメモリ２７０、２７２、
２７４、２７６とを含む。

【００５８】このプロセッサはさらに、データメモリ２
７０、２７２、２７４、２７６から読出されるデータた
めのメモリ読出バス群２８０と、各プロセッシングユニ
ット２００、２０２、２０４、２０６からデータメモリ
２７０、２７２、２７４、２７６に書込むデータのため
のメモリ書込バス群２７２とを含む。各データメモリ２
７０、２７２、２７４、２７６はそれぞれ同時に２個の
データの読出が可能であり、それぞれデータバス３００
と３０１、３０２と３０３、３０４と３０５、３０６と
３０７によりメモリ読出バス群２８０内の互いに異なる
データバスに接続されている。この接続については後述
する。メモリ読出データバス群２８０内のデータバス
は、データバス群３１０、３１２、３１４、３１６によ
りプロセッシングユニット２００、２０２、２０４、２
０６にそれぞれ接続される。

【００５９】メモリ読出データバス群２８２は、４つの
ｎビットデータバスを含み、同じくそれぞれ４本ずつの
ｎビット幅のデータバスからなるデータバス群３２０、
３２２、３２４、３２６によりプロセッシングユニット
２００、２０２、２０４、２０６の出力に接続されてい
る。この接続の詳細については後述する。データメモリ
２７０、２７２、２７４、２７６へのデータの書込は同
時に１個が可能である。データメモリに書込むデータは
各プロセッシングユニットの演算結果である。

【００６０】命令メモリ２６０、２６２、２６４、２６
６へは、図示されない入出力ポートを介して外部より与
えられる命令が格納される。コントロール回路２５０、
２５２、２５４、２５６の各々は、２個の出力を持ち、
出力の一方はデータメモリ２７０、２７２、２７４、２
７６の制御に、他方はプロセッシングユニット２００、
２０２、２０４、２０６内の演算器制御にそれぞれ用い
る。

【００６１】図３に、プロセッシングユニット２００の
内部構成を示す。図３にはプロセッシングユニット２０
０の構成を例として示すが、他のプロセッシングユニッ
ト２０２、２０４、２０６の構成もこのプロセッシング
ユニット２００と全く同一である。したがって、ここで
はそれらについての詳しい説明は繰り返さないこととす
る。

【００６２】図３を参照して、メモリ書込バス群２８２
は、４本のメモリ書込バス４００、４０２、４０４、４
０６を含む。また図１および図２に示されるプロセッシ
ングユニット２０２へのデータバス２１０は、上位ｎビ
ットのデータバス２１０Ｍと下位ｎビットのデータバス
２１０Ｌとを含む。同様にプロセッシングユニット２０
４へのデータバス２２０は、上位ｎビットのデータバス
２２０Ｍと下位ｎビットのデータバス２２０Ｌとを含
む。

【００６３】また図２に示されるメモリ読出バス群２８
０からプロセッシングユニット２００へのメモリ読出バ
ス群３１０は、図３に示されるようにデータバス３３
０、３３２、３３４、３３６、３４０、３４２、３４
４、３４６を含む。前述のようにメモリ読出バス群２８
０は８本のデータバスを含み、これらメモリ読出バス３
３０、３３２、３３４、３３６、３４０、３４２、３４
４、３４６はその８本のデータバスからそれぞれ分岐し
たものである。この接続については図４を参照して後述
する。

【００６４】図１および図２に示されるプロセッシング
ユニット２０４からのデータバス２２４は、上位ｎビッ
トのデータバス２２４Ｍと下位ｎビットのデータバス２
２４Ｌとを含む。またプロセッシングユニット２０６か
らのデータバス２１６も同様に、上位ｎビットのデータ
バス２１６Ｍと下位ｎビットのデータバス２１６Ｌとを
含む。

【００６５】図３を参照して、このプロセッシングユニ
ット２００は、読出バス群３１０に接続されたセレクタ
３５０、３５２、３５４、３５６と、セレクタ３５０、
３５２、３５４、３５６の出力とデータバス２１６、２
２４となどが入力に接続されたセレクタ３６０、３６
２、３６４、３６６、３６８、３７０と、セレクタ３６
０と３６２との出力が入力に接続された乗算器（ＭＰ
Ｙ）３８０と、セレクタ３６８と３７０との出力に接続
された２つの入力を有する第１の加算器（ＡＤＤ０）３
８４と、セレクタ３６４と３６６との出力に接続された
２つの入力を有する第２の加算器（ＡＤＤ１）３８２
と、乗算器３８０のそれぞれｎビット幅の出力ＭＰＭと
ＭＰＬと、加算器３８４、３８２の出力とに接続され、
各出力データを出力データバス２１０、２２０の上位ｎ
ビットのデータバス２１０Ｍおよび２２０Ｍと、下位ｎ
ビットのデータバス２１０Ｌおよび２２０Ｌとのいずれ
かに出力するためのクロスバースイッチ（ＣＢＳ）３９
２と、乗算器３８０の２つの出力ＭＰＭ、ＭＰＬと、２
つの加算器３８２、３８４の出力とを、メモリ書込バス
群２８２の４つのメモリ書込バス４００、４０２、４０
４、４０６のいずれかに出力するためのセレクタ（ＳＥ
ＬＷ）３９０とを含む。セレクタ３９０とメモリ書込バ
ス４００、４０２、４０４、４０６とはそれぞれデータ
バス４１０、４１２、４１４、４１６により接続されて
いる。クロスバースイッチ３９２は、それぞれ２ｎビッ
トのデータバス４２０、４２２によりデータバス２１
０、２２０に接続されている。データバス４２０の上位
ｎビットがデータバス２１０Ｍに接続され、下位ｎビッ
トがデータバス２１０Ｌに接続されている。データバス
４２２の上位ｎビットがデータバス２２０Ｍに接続さ
れ、下位ｎビットがデータバス２２０Ｌに接続されてい
る。

【００６６】セレクタ３５０および３５４の入力には、
４組のデータバス３３０、３３２、３３４、３３６がそ
れぞれ接続されている。セレクタ３５２、３５６の入力
には、４組のデータバス３４０、３４２、３４４、３４
６がそれぞれ接続されている。

【００６７】セレクタ３６０の一方の入力にはセレクタ
３５０の出力が接続されている。セレクタ３６０の他方
の入力には、データバス２２４の上位ｎビットのデータ
バス２２４Ｍが接続されている。セレクタ３６２の一方
の入力にはセレクタ３５２の出力が接続されている。セ
レクタ３６２の他方の入力には、データバス２１６の上
位ｎビット２１６Ｍが接続されている。

【００６８】セレクタ３６４、３６６はそれぞれ３入力
である。セレクタ３６４の１つの入力には、セレクタ３
５４の出力が接続されている。セレクタ３６４の他の１
つの入力には、データバス２２４の上位ｎビットのデー
タバス２２４Ｍが接続されている。セレクタ３６４の残
りの１つの入力には、加算器３８２の出力ＡＤ１が接続
されている。セレクタ３６６の入力の１つにはセレクタ
３５６の出力が接続されている。セレクタ３６６の他の
入力の１つには、乗算器３８０の出力のうちの上位ｎビ
ットＭＰＭが与えられる。セレクタ３６６の残りの１つ
の入力には、データバス２１６の上位ｎビットのデータ
バス２１６Ｍが接続される。

【００６９】セレクタ３６８、３７０はそれぞれ４入力
を有する。セレクタ３６８の第１の入力には、加算器３
８４の出力ＡＤ０が与えられる。第２の入力には、セレ
クタ３５０の出力が与えられる。第３の入力にはデータ
バス２２４の下位ｎビットのデータバス２２４Ｌが接続
される。第４の入力には、データバス２２４の上位ｎビ
ットのデータバス２２４Ｍが接続される。セレクタ３７
０の第１の入力は、セレクタ３５２の出力に接続され
る。第２の入力はデータバス２１６の下位ｎビットのデ
ータバス２１６Ｌに接続される。第３の入力には乗算器
ＭＰＹ３８０の出力の下位ｎビットＭＰＬが与えられ
る。第４の入力はセレクタ３５６の出力に接続される。

【００７０】加算器３８４のキャリー出力と加算器３８
２のキャリー入力との間にはキャリー出力スイッチ３８
６が設けられている。キャリー出力スイッチ３８６は、
制御信号ＣＣにより制御されて開閉する。

【００７１】図４を参照して、メモリ書込バス群２８２
の４本のデータバス４００、４０２、４０４、４０６
は、それぞれデータメモリ２７０、２７２、２７４、２
７６に接続される。一方メモリ読出バス群２８０は８本
のメモリ読出バス２９０〜２９７を含む。データメモリ
２７０は、メモリ読出バス３００および３０１によりメ
モリ読出バス２９０、２９１に接続される。データメモ
リ２７２は、メモリ読出バス３０２、３０３によりメモ
リ読出バス２９２、２９３に接続される。データメモリ
２７４はメモリ読出バス３０４、３０５によりメモリ読
出バス２９４、２９５に接続される。データメモリ２７
６はメモリ読出バス３０６、３０７によりメモリ読出バ
ス２９６、２９７に接続される。メモリ読出バス２９０
〜２９７はそれぞれ分岐して、メモリ読出バス群３１
０、３１２、３１４、３１６として図２に示されるプロ
セッシングユニット２００、２０２、２０４、２０６に
接続されている。

【００７２】図３に示される構成を有するプロセッシン
グユニットにより、以下の演算が可能となる。

【００７３】（１） データメモリから読出されたデー
タ同士の間でのｎ×ｎビット乗算、ｎ＋ｎビット加算。

【００７４】（２） データメモリから読出されたデー
タと、データバス２２４Ｍまたは２１６Ｍ上から与えら
れるデータとの間のｎ×ｎビット乗算、ｎ＋ｎビット加
算。

【００７５】（３） データバス２２４Ｍと２１６Ｍ上
のデータの間でのｎ×ｎビット乗算、ｎ＋ｎビット加
算。

【００７６】（４） 乗算器３８０の出力する乗算結果
の上位ｎビット（ＭＰＭ）と、データバス２２４Ｍ上の
データとの間の加算、および乗算器ＭＰＹの出力の下位
ｎビット（ＭＰＬ）とデータバス２２４Ｌの上のデータ
の間の加算。

【００７７】（５） 乗算結果の上位ｎビット（ＭＰ
Ｍ）とデータメモリからのデータとの間の加算、乗算結
果の下位ｎビット（ＭＰＬ）とデータメモリからのデー
タとの間の加算。

【００７８】（６） 乗算結果の上位ｎビット（ＭＰ
Ｍ）と加算器３８２の加算結果との間の加算、乗算結果
の下位ｎビット（ＭＰＬ）と加算器３８４の加算結果と
の間の加算（積和演算）。

【００７９】（７） データバス２２４Ｍと２２４Ｌと
により表現される２ｎビット数とデータバス２１６Ｍと
２１６Ｌとにより表現される２ｎビット数との間の加
算。

【００８０】図１〜図４に示される第１の実施例の並列
処理プロセッサにつき、制御方式を以下に説明する。こ
の第１の実施例の並列処理プロセッサでは、各プロセッ
シングユニットが独立に制御される。各プロセッシング
ユニットに対応して命令メモリ２６０、２６２、２６
４、２６６（図２参照）が備えられている。

【００８１】各プロセッシングユニットの命令は、デー
タメモリを制御するデータメモリ制御系命令と、プロセ
ッシングユニット内の演算器を制御する演算器制御系命
令の少なくとも２系統に分類される。データメモリ制御
系命令は、図２に示されるコントロール回路２５０、２
５２、２５４、２５６から対応のデータメモリ２９０、
２９２、２９４、２９６にそれぞれ接続されたバスに出
力されるものである。演算器制御系命令は、各コントロ
ール回路２５０、２５２、２５４、２５６から、対応の
プロセッシングユニット２００、２０２、２０４、２０
６に向かうバスに出力される。

【００８２】図５（ａ）は、データメモリ制御系命令４
３０の形式を示す。データメモリ制御系命令４３０は、
ＯＰフィールド４３２と、ｓｒｃ０、ｓｒｃ１フィール
ド４３４、４３６と、ｄｓｔフィールド４３８とを含
む。

【００８３】ＯＰフィールド４３２は、アドレスモード
の指定を行なうためのものである。ｓｒｃ０、ｓｒｃ１
フィールドは、対応のデータメモリから読出すデータの
２つのアドレスを指定するためのものである。ｄｓｔフ
ィールド４３８は、データメモリに書込むデータのアド
レスおよび演算器出力とメモリ書込バス４００、４０
２、４０４、４０６との間の接続を指定するためのもの
である。

【００８４】図５（ｂ）に、演算器制御系命令４５０の
形式を示す。演算器制御系命令４５０は、乗算器を制御
するためのＭＰＹフィールドと、加算器ＡＤＤ１、ＡＤ
Ｄ０を制御するためのＡＤＤ１フィールド、ＡＤＤ０フ
ィールドと、８本のメモリ読出バス２９０〜２９７から
４個のデータを選択するためのデータを格納するＳＥＬ
フィールドとを含む。

【００８５】ＭＰＹフィールドは、ＯＰ０フィールド４
５２と、ｓｒｃ００フィールド４５４と、ｓｒｃ０１フ
ィールド４５６と、ｄｓｔ０フィールド４５８とを含
む。ＡＤＤ１フィールドは、ＯＰ１フィールド４６０
と、ｓｒｃ１０フィールド４６２と、ｓｒｃ１１フィー
ルド４６４と、ｄｓｔ１フィールド４６６とを含む。Ａ
ＤＤ０フィールドは、ＯＰ２フィールド４６８と、ｓｒ
ｃ２０フィールド４７０と、ｓｒｃ２１フィールド４７
２と、ｄｓｔ２フィールド４７４とを含む。

【００８６】ＯＰ０フィールド４５２と、ＯＰ１フィー
ルド４６０と、ＯＰ２フィールド４６８とは、それぞれ
対応の各演算器の演算内容を指定するためのものであ
る。ｓｒｃ００フィールド４５４と、ｓｒｃ０１フィー
ルド４５６と、ｓｒｃ１０フィールド４６２と、ｓｒｃ
１１フィールド４６４と、ｓｒｃ２０フィールド４７０
と、ｓｒｃ２１フィールド４７２とは、各演算器の入力
に設けられたセレクタを制御するためのデータを格納す
る。ｄｓｔ０フィールド４５８と、ｄｓｔ１フィールド
４６６と、ｄｓｔ２フィールド４７４とは、各演算器と
データバスを接続するためのクロスバースイッチＣＢＳ
３９２（図３参照）を制御するためのデータを格納す
る。

【００８７】ＳＥＬフィールドは、ＳＥＬ０フィールド
４７６と、ＳＥＬ１フィールド４７８と、ＳＥＬ２フィ
ールド４８０と、ＳＥＬ３フィールド４８２とを含む。
各フィールドは、それぞれ８本のメモリ読出バスから１
個を選択するためのデータを格納する。したがってＳＥ
Ｌフィールドにより４つのデータが選択される。

【００８８】図５（ｂ）に示されるフィールドのうち、
ｄｓｔ０フィールド４５８は、図示していないがさらに
２個のフィールドｄｓｔ００フィールドとｄｓｔ０１フ
ィールドとに分割され、それぞれ乗算器ＭＰＹの２つの
出力ＭＰＭおよびＭＰＬの出力先を指定するためのデー
タを格納する。

【００８９】図５（ｂ）に示されるフィールド４５４、
４５６、４５８（上述の２つのフィールドｄｓｔ００、
ｄｓｔ０１）と、フィールド４６２、４６４、４６６、
４７０、４７２、４７４とに格納されるデータの値と、
各値に対応する各セレクタの選択動作とを、以下の第１
表〜第１０表に示す。

【００９０】

【表１】

【００９１】

【表２】

【００９２】

【表３】

【００９３】

【表４】 図５（ａ）に示されるｄｓｔフィールド４３８は、さら
に３つのフィールドＰＵ選択フィールド４４０と、ＳＥ
ＬＷ制御フィールド４４２と、書込アドレス指定フィー
ルド４４４とに分割される。これらフィールドのうちフ
ィールド４４０、４４２はいずれも２ビット長である。
これらのフィールド４４０、４４２に格納されるデータ
の値と、各値により選択されるプロセッシングユニット
と、ＳＥＬＷにより選択される各演算器の出力との一覧
を次の第１１表および第１２表にそれぞれ示す。

【００９４】

【表５】 図２に示されるコントロール回路２５０、２５２、２５
４、２５６は、図５、図６に示される命令に従って、第
１表〜第１２表に示されるように各セレクタなどを制御
する。

【００９５】図６に、図２に示される命令メモリ２６
０、２６２、２６４、２６６への命令の格納方式を示
す。図６において「ＭＣＮＴ」で示されるのはデータメ
モリ制御系命令であり、「ＰＣＮＴ」で示されるのは演
算器制御系命令である。命令メモリ２６０は、基本的に
は命令４９０および４９２に示されるように、上述のデ
ータメモリ制御系命令と演算器制御系命令とを組にして
格納する。図６において命令メモリ２１６の左側に示す
数字（１００、１０１、１０２、１０３）は命令メモリ
２６０のアドレスを示す。図６に示される例では１００
番地にＭＣＮＴ命令４９０が、１０１番地にＰＣＮＴ命
令４９２がそれぞれ格納されている。プログラムカウン
タアドレスが「１００」を指している場合には、次の命
令として１００番地のＣＮＴ命令４９０が読出されるこ
とを示す。

【００９６】前述のように基本的には命令はデータメモ
リ制御系命令ＭＣＮＴと演算器制御系命令ＰＣＮＴとを
組として取扱っている。しかし、大量のデータに同一の
演算を繰り返す場合、各演算器への入力条件および演算
内容は最初に一度だけ設定すればよく、データの位置を
示すデータメモリのアドレスのみを順次変更していくこ
とで処理できる。そのような場合には、図６のアドレス
１０２、１０３以下で示されるように、ＭＣＮＴ命令４
９４、４９６を連続して命令メモリ２６０に格納してお
く。各演算器は次の演算器制御系命令ＰＣＮＴを受取る
までは、前回に設定された演算器制御系命令に基づいて
同じ演算内容を繰り返し実行する。

【００９７】以下、この第１の実施例の並列処理プロセ
ッサの動作につき、具体例を用いて順次説明する。以下
の例において、各プロセッシングユニット内のセレク
タ、クロスバースイッチは、第１表〜第１２表に従い、
それぞれの図に示されるような接続を与えるように設定
された命令で、予め所望の接続を与えるように切換えら
れているものとする。

【００９８】図７は、各プロセッシングユニット２０
０、２０２、２０４、２０６が、それぞれ独立にｎビッ
ト精度の演算を行なう例を示す。この場合には、プロセ
ッシングユニット間を接続するデータバスは使用しな
い。各プロセッシングユニットＰＵ００〜ＰＵ１０（２
４０、２４２、２４４、２４６）において、「×」は乗
算器を、「＋」は加算器をそれぞれ示す。

【００９９】プロセッシングユニット２００において
は、乗算器への２つの入力はともにデータメモリからの
データである。乗算器はｎ×ｎビット構成であり、その
出力は２ｎビットである。この例の場合には、乗算器の
出力のうちの上位ｎビットまたは２ｎビットに丸め演算
を行なった後の上位ｎビットをデータメモリに出力する
ように図３に示されるセレクタＳＥＬＷ３９０が設定さ
れるものとする。丸め演算には専用のハードウェアが必
要であるが、本願発明とは直接の関連がないため、その
図示および説明はここでは行なわない。

【０１００】プロセッシングユニット２０２、２０４に
おいては、それぞれの加算器の一方の２つの入力に、と
もにデータメモリからのデータが与えられる。すなわ
ち、各加算器の入力部分のセレクタが、データメモリか
らのデータを選択するように設定されている。プロセッ
シングユニット２０６では、積和演算が行なわれてい
る。すなわち、乗算器の２つの入力に、データメモリか
らの２つのデータが与えられる。乗算器の出力の上位ｎ
ビットが加算器の一方の入力に与えられ、加算器の出力
がその加算器自身の他方の入力に与えられている。

【０１０１】図７に示される接続例では、各プロセッシ
ングユニットからの出力は、メモリ書込バス４００、４
０２、４０４、４０６（図３参照）を介してデータメモ
リに書込まれる。これは以下に示す他の接続例でも同様
であり、所望の演算結果が得られる乗算器または加算器
の出力が、メモリ書込バス４００、４０２、４０４、４
０６のうちの所望のものに書込まれるように、各プロセ
ッシングユニットのセレクタＳＥＬＷ３９０が制御され
るものとする。

【０１０２】図８は、倍精度２ｎビットの乗算を行なう
場合の、この実施例の並列処理プロセッサのデータバス
の接続関係を示す。乗算対象のデータをそれぞれａ、ｂ
とする。データａの上位ｎビットと下位ｎビットとをそ
れぞれａ１、ａ０と表わす。データｂの上位ｎビットと
下位ｎビットとをそれぞれｂ１、ｂ０として表わす。す
ると乗算「ａ×ｂ」は次のように書ける。

【０１０３】（ａ０＋ａ１）×（ｂ０＋ｂ１） ＝ａ０×ｂ０ ＋ａ０×ｂ１ ＋ａ１×ｂ０ ＋ａ１×ｂ１ すなわち、２ｎビット数同士の乗算ａ×ｂは、４個のｎ
ビット数同士の乗算ａ０×ｂ０、ａ０×ｂ１、ａ１×ｂ
０、ａ１×ｂ１を足し合せたものに分解できる。図８に
示される接続例は、２ｎビットの２つの数ａ、ｂを上位
ｎビット、下位ｎビットに分解して上述の計算を行なう
ためのものである。

【０１０４】以下、各プロセッシングユニットごとにそ
の接続関係について説明する。なお、各プロセッシング
ユニット内の加算器のうち左側がＡＤＤ１、右側がＡＤ
Ｄ０である。

【０１０５】プロセッシングユニット２００では、乗算
器の２つの入力にはデータメモリからの２つのデータが
与えられるように各セレクタが設定される。乗算器の出
力の２ｎビットのうち上位ｎビットが、データバス２１
０Ｌを介してプロセッシングユニット２０２の加算器Ａ
ＤＤ０の一方の入力に接続される。プロセッシングユニ
ット２００の加算器ＡＤＤ１の一方入力には、この加算
器ＡＤＤ１自身の出力が接続される。他方の入力には、
データバス２１６Ｍを介して、プロセッシングユニット
２０６の加算器ＡＤＤ１の出力が接続される。プロセッ
シングユニット２００の加算器ＡＤＤ０の一方の入力に
は、自分自身の出力が接続される。他方の入力には、デ
ータバス２１６Ｌを介して、プロセッシングユニット２
０６の加算器ＡＤＤ０の出力が接続される。加算器ＡＤ
Ｄ０からのキャリーＣは加算器ＡＤＤ１のキャリー入力
に与えられる。

【０１０６】プロセッシングユニット２０２において
は、乗算器の２つの入力に、それぞれデータメモリから
の２つのデータが与えられるようにセレクタが設定され
る。乗算器の２ｎビット出力のうち上位ｎビットはプロ
セッシングユニット２０２の加算器ＡＤＤ１の入力の一
方に与えられる。加算器ＡＤＤ１の他方の入力には定数
「０」が与えられる。プロセッシングユニット２０２の
乗算器ＡＤＤ１の出力は、データバス２１２Ｍを介して
プロセッシングユニット２０４の加算器ＡＤＤ１の入力
の一方に接続される。プロセッシングユニット２０２の
加算器ＡＤＤ０の入力の一方には、プロセッシングユニ
ット２０２の乗算器の下位ｎビットが与えられる。他方
の入力には、前述のとおり、プロセッシングユニット２
００の乗算器の出力の上位ｎビットが与えられる。プロ
セッシングユニット２０２においても、加算器ＡＤＤ０
のキャリーＣは加算器ＡＤＤ１に与えられる。

【０１０７】プロセッシングユニット２０４において
は、乗算器の２つの入力にはデータメモリからの２つの
データが与えられる。乗算器の２ｎビットの出力のうち
上位ｎビットは加算器ＡＤＤ１の入力の一方に接続さ
れ、下位ｎビットは加算器ＡＤＤ０の一方の入力に接続
される。加算器ＡＤＤ１の他方の入力は、データバス２
１２Ｍを介してプロセッシングユニット２０２の加算器
ＡＤＤ１の出力に接続される。加算器ＡＤＤ０の他方の
入力は、データバス２１２Ｌを介してプロセッシングユ
ニット２０２の加算器ＡＤＤ０の出力に接続される。加
算器ＡＤＤ０のキャリー出力Ｃは加算器ＡＤＤ１に与え
られる。加算器ＡＤＤ１の出力は、データバス２１４Ｌ
を介してプロセッシングユニット２０６の加算器ＡＤＤ
０の一方の入力に接続される。

【０１０８】プロセッシングユニット２０６において
は、乗算器の２つの入力に、データメモリからの２つの
データが与えられるようにセレクタが設定される。乗算
器の出力のうち上位ｎビットは加算器ＡＤＤ１の一方の
入力に与えられる。下位ｎビットは加算器ＡＤＤ０の一
方入力に接続される。加算器ＡＤＤ１の他方の入力には
定数０が与えられる。加算器ＡＤＤ０の他方の入力に
は、前述のようにデータバス２１４Ｌを介してプロセッ
シングユニット２０４の加算器ＡＤＤ１の出力が接続さ
れる。加算器ＡＤＤ０の出力はデータバス２１６Ｌを介
してプロセッシングユニット２００の加算器ＡＤＤ０の
一方の入力に接続される。加算器ＡＤＤ１の出力はデー
タバス２１６Ｍを介してプロセッシングユニット２００
の加算器ＡＤＤ１の一方の入力に接続される。加算器Ａ
ＤＤ０のキャリー出力が、加算器ＡＤＤ１のキャリー入
力に与えられる。

【０１０９】図８に示される接続において、演算は最下
位のビット列の乗算から開始される。プロセッシングユ
ニット２００の乗算器には、データメモリから上述のａ
₀ およびｂ₀ をそれぞれ与える。プロセッシングユニッ
ト２０２の乗算器には、データメモリを介して上述のａ
₁ およびｂ₀ をそれぞれ与える。プロセッシングユニッ
ト２０４の乗算器には、データメモリからａ₀ およびｂ
₁ をそれぞれ与える。プロセッシングユニット２０６の
乗算器には、データメモリからａ₁ およびｂ₁をそれぞ
れ与える。

【０１１０】プロセッシングユニット２００における乗
算結果の上位ｎビットが、データバス２１０Ｌを介して
プロセッシングユニット２０２の加算器ＡＤＤ０に送ら
れる。データバス２１０Ｌは、データバス２１０の下位
ｎビットである。乗算結果の上位ｎビットをデータバス
の下位ｎビットに出力するということは、実質的にデー
タをｎビット下位にシフトしたことと同等である。

【０１１１】プロセッシングユニット２０２の２つの加
算器ＡＤＤ０、ＡＤＤ１では、乗算器の乗算結果ａ₁ ×
ｂ₀ と、ｎビット下位にシフトされたａ₀ ×ｂ₀ との間
の２ｎビットの加算処理が行なわれることになる。加算
結果の上位ｎビットはデータバス２１２Ｍを介してプロ
セッシングユニット２０４に、下位ｎビットはデータバ
ス２１２Ｌを介してプロセッシングユニット２０４にそ
れぞれ与えられる。すなわちこの場合、データのシフト
は行なわれない。

【０１１２】プロセッシングユニット２０４の乗算器の
入力部分のセレクタは、データメモリからのデータａ₀
およびｂ₁ を乗算器の入力に与えるように接続が設定さ
れる。乗算器の出力のうち上位ｎビットは加算器ＡＤＤ
１に、下位ｎビットは加算器ＡＤＤ０にそれぞれ与えら
れる。プロセッシングユニット２０４の２つの加算器の
間ではキャリーの入出力が行なわれるため、加算器ＡＤ
Ｄ０と加算器ＡＤＤ１とは、プロセッシングユニット２
０２の出力する２ｎビットのデータに対してａ ₀ ×ｂ₁
を加算する２ｎビット加算処理を行なう。加算処理の上
位ｎビットのみがデータバス２１４Ｌを介してプロセッ
シングユニット２０６に与えられる。

【０１１３】プロセッシングユニット２０６の乗算器の
入力部分に設けられたセレクタは、データメモリからの
データａ₁ およびｂ₁ を乗算器の２つの入力にそれぞれ
与えるように接続が設定される。乗算器の出力の上位ｎ
ビットは加算器ＡＤＤ１に与えられる。下位ｎビットは
加算器ＡＤＤ０に与えられる。プロセッシングユニット
２０４で行なわれた加算結果の上位ｎビットがデータバ
ス２１４の下位ｎビットであるデータバス２１４Ｌを介
して実質的にｎビット下方にシフトされてプロセッシン
グユニット２０６の加算器ＡＤＤ０に与えられる。した
がってプロセッシングユニット２０６では、ｎビット下
位にシフトされたプロセッシングユニット２０６の出力
にさらにａ₁ ×ｂ₁ を加算する２ｎビットの加算処理が
行なわれる。

【０１１４】以上のようにして、２ｎビット同士の数ａ
×ｂの乗算結果が、各クロックごとにプロセッシングユ
ニット２０６の加算器出力に得られる。

【０１１５】さらに積和演算をする場合には、図８に示
されるようにプロセッシングユニット２０６の加算器Ａ
ＤＤ０およびＡＤＤ１の出力は、それぞれデータバス２
１６Ｌおよび２１６Ｍを介してプロセッシングユニット
２００の加算器ＡＤＤ０およびＡＤＤ１にそれぞれ与え
られる。

【０１１６】この図８に示される接続例では、２ｎビッ
ト精度乗算を行なうのに、すべての乗算器とプロセッシ
ングユニット２０２、２０４、２０６に含まれる加算器
とが必要である。このとき同時に、プロセッシングユニ
ット２００の加算器による２ｎビット精度演算も実行で
きる。したがってこの接続例ではこのプロセッサは２ｎ
ビット精度の１回の乗算と２ｎビット精度の１回の加算
とを同時に実行可能である。図９に、この実施例のプロ
セッサにおいて、ＦＴＴ（高速フーリエ変換）に用いら
れるバタフライ演算を行なう場合の接続例を示す。演算
はｎビット精度とする。バタフライ演算では、３つの複
素数ａ、ｂ、ｃの間に、ｃ＋ａ×ｂとｃ−ａ×ｂで表わ
される演算を行なう。ａｒ、ｂｒ、ｃｒをそれぞれａ、
ｂ、ｃの実数部、ａｉ、ｂｉ、ｃｉを同じくａ、ｂ、ｃ
の虚数部、ｊを虚数単位とすると、ａ、ｂ、ｃはそれぞ
れ次のように表わされる。

【０１１７】ａ＝ａｒ＋ｊ・ａｉ ｂ＝ｂｒ＋ｊ・ｂｉ ｃ＝ｃｒ＋ｊ・ｃｉ ｃ＋ａ×ｂとｃ−ａ×ｂとは、実数部および虚数部を合
せて以下の４個の式により計算できる。

【０１１８】 ｃｒ＋（ａｒ×ｂｒ−ａｉ×ｂｉ） …（１） ｃｉ＋（ａｒ×ｂｉ＋ａｉ×ｂｒ） …（２） ｃｒ−（ａｒ×ｂｒ−ａｉ×ｂｉ） …（３） ｃｉ−（ａｒ×ｂｉ＋ａｉ×ｂｒ） …（４） この式（１）〜（４）を求めるためには、見かけ上４回
の演算を行なう必要があるが、これらには共通項が存在
するので、実際に必要な演算は乗算４回と加算（減算）
６回とである。このバタフライ演算を行なう接続は図９
に示されるとおりである。

【０１１９】図９を参照して、プロセッシングユニット
２００においては、乗算器の２つの入力にはデータメモ
リからの２つのデータがそれぞれ与えられる。プロセッ
シングユニット２００の加算器ＡＤＤ１の一方の入力に
は乗算器の出力の上位ｎビットが、他方の入力にはデー
タバス２２４Ｍがそれぞれ接続される。加算器ＡＤＤ１
の出力はデータバス２２０Ｍに接続される。

【０１２０】プロセッシングユニット２０２の乗算器の
２つの入力には、データメモリからの２つのデータが与
えられる。プロセッシングユニット２０２の加算器ＡＤ
Ｄ１の入力の一方には乗算器の出力の上位ｎビットが、
他方の入力にはデータバス２２６Ｍがそれぞれ接続され
る。加算器ＡＤＤ１の出力はデータバス２２２Ｍに接続
される。

【０１２１】プロセッシングユニット２０４の乗算器の
２つの入力には、データメモリからの２つのデータがそ
れぞれ与えられる。乗算器の出力の上位ｎビットはデー
タバス２２４Ｍを介してプロセッシングユニット２００
に接続される。プロセッシングユニット２０４の加算器
ＡＤＤ１の一方の入力は、データバス２２０Ｍを介して
プロセッシングユニット２００に接続される。加算器Ａ
ＤＤ１の他方の入力には、データメモリからのデータが
与えられる。加算器ＡＤＤ０の入力も、加算器ＡＤＤ１
の入力と共通に接続される。

【０１２２】プロセッシングユニット２０６の乗算器の
２つの入力には、データメモリからの２つのデータがそ
れぞれ与えられる。乗算器の出力の上位ｎビットはデー
タバス２２６Ｍを介してプロセッシングユニット２０２
に接続される。プロセッシングユニット２０６の２つの
加算器ＡＤＤ０、ＡＤＤ１のそれぞれの一方の入力はデ
ータバス２２２Ｍを介してプロセッシングユニット２０
２に共通に接続される。それぞれの他方の入力には、デ
ータメモリからのデータが共通に与えられる。

【０１２３】プロセッシングユニット２０４および２０
６の各々において、２個の加算器ＡＤＤ０およびＡＤＤ
１の一方においては加算処理が、他方においては減算処
理がそれぞれ行なわれる。

【０１２４】図９に示されるように接続されたプロセッ
サに、次のようにデータを与えることにより、プロセッ
シングユニット２０４および２０６の加算器の出力とし
て、それぞれｃｒ＋（ａｒ・ｂｒ−ａｉ・ｂｉ）および
ｃｒ−（ａｒ・ｂｒ−ａｉ・ｂｉ）と、ｃｉ＋（ａｒ・
ｂｉ＋ａｉ・ｂｒ）およびｃｉ−（ａｒ・ｂｉ＋ａｉ・
ｂｒ）が得られる。

【０１２５】プロセッシングユニット２００の乗算器の
２つの入力には、データメモリからそれぞれａｒ、ｂｒ
を与える。プロセッシングユニット２０２の乗算器の２
つの入力には、データメモリからそれぞれａｒ、ｂｉを
与える。プロセッシングユニット２０４の乗算器の２つ
の入力には、データメモリからそれぞれａｉ、ｂｉを与
える。プロセッシングユニット２０４の２つの加算器Ａ
ＤＤ０、ＡＤＤ１の入力の一方には、データメモリから
ｃｒを与える。プロセッシングユニット２０６の乗算器
の２つの入力には、データメモリからそれぞれデータａ
ｉ、ｂｒを与える。プロセッシングユニット２０６の加
算器ＡＤＤ０およびＡＤＤ１の入力の一方には、データ
メモリからｃｉを与える。

【０１２６】プロセッシングユニット２０４の乗算器か
らプロセッシングユニット２００へは、データバス２２
４Ｍを介してａｉ・ｂｉが与えられる。プロセッシング
ユニット２００の加算器からプロセッシングユニット２
０４へは、データバス２２０Ｍを介してａｒ・ｂｒ−ａ
ｉ・ｂｉが与えられる。プロセッシングユニット２０４
の２つの加算器では、ｃｒとａｒ・ｂｒ−ａｉ・ｂｉの
加算および減算がそれぞれ行なわれる。したがって前述
のとおり、加算器２つの出力にはそれぞれ、上述の式
（１）および（３）が得られる。

【０１２７】プロセッシングユニット２０６の乗算器か
らは、データバス２２６Ｍを介してａｉ・ｂｒがプロセ
ッシングユニット２０２に与えられる。プロセッシング
ユニット２０２の加算器ＡＤＤ１は、ａｒ・ｂｉ＋ａｉ
・ｂｒを出力する。この出力はデータバス２２２Ｍを介
してプロセッシングユニット２０６の２つの加算器に与
えられる。プロセッシングユニット２０６の２つの加算
器の一方ではｃｉとａｒ・ｂｉ＋ａｉ・ｂｒとの間の加
算が、他方では減算が行なわれる。したがってプロセッ
シングユニット２０６の２つの加算器の出力として、上
述の式（２）および（４）が得られる。

【０１２８】なお、この例においても、プロセッシング
ユニット２０６、２０４の乗算器の出力する２ｎビット
データは、加算器に入力される前に適当な丸め演算によ
りｎビットに丸められるものとする。

【０１２９】図１０に、ｎビット精度の積和演算を行な
う場合の、このプロセッサ内のプロセッシングユニット
間のデータバス接続を示す。ａｉ・ｂｉをｉを変化させ
ながら加算する演算は、このプロセッサがプロセッシン
グユニットを４個含むために、４項単位で行なうことが
できる。まず、図１０に示されるプロセッサの接続例を
説明する。

【０１３０】プロセッシングユニット２００の乗算器の
２つの入力には、データメモリからの２つのデータが与
えられる。プロセッシングユニット２００の乗算器の出
力の上位ｎビットは加算器ＡＤＤ１の一方に入力に与え
られる。加算器ＡＤＤ１のうちの他方の入力はデータバ
ス２２４Ｍに接続される。加算器ＡＤＤ１の出力は、デ
ータバス２２０Ｍを介してプロセッシングユニット２０
４に接続される。

【０１３１】プロセッシングユニット２０２の乗算器の
２つの入力には、データメモリからの２つのデータがそ
れぞれ与えられる。乗算器の出力は加算器ＡＤＤ１の入
力の一方に接続される。加算器ＡＤＤ１の他方の入力に
は、データバス２２６Ｍが接続される。加算器ＡＤＤ１
の出力は、データバス２１２Ｍを介してプロセッシング
ユニット２０４に接続される。

【０１３２】プロセッシングユニット２０４の乗算器の
２つの入力には、データメモリからの２つのデータが与
えられる。乗算器の出力の上位ｎビットは、データバス
２２４Ｍを介してプロセッシングユニット２００の加算
器ＡＤＤ１の一方の入力に接続される。プロセッシング
ユニット２０４の加算器ＡＤＤ１の一方の入力はデータ
バス２１２Ｍに、他方の入力はデータバス２２０Ｍにそ
れぞれ接続される。加算器ＡＤＤ１の出力はデータバス
２１４Ｍを介してプロセッシングユニット２０６に接続
される。

【０１３３】プロセッシングユニット２０６の乗算器の
２つの入力には、データメモリからの２つのデータが入
力される。乗算器の出力の上位ｎビットはデータバス２
２６Ｍを介してプロセッシングユニット２０２の加算器
ＡＤＤ１の入力の一方に接続される。プロセッシングユ
ニット２０６の加算器ＡＤＤ１の一方入力はデータバス
２１４Ｍを介してプロセッシングユニット２０４に接続
される。他方の入力は、加算器ＡＤＤ１自身の出力に接
続される。

【０１３４】図１０に示されるように接続されたプロセ
ッサでは、次のようにしてｎビット精度の積和演算が行
なわれる。

【０１３５】プロセッシングユニット２００、２０２、
２０４、２０６に、それぞれデータメモリから（ａ₀ ，
ｂ₀ ）、（ａ₁ ，ｂ₁ ）、（ａ₂ ，ｂ₂ ）、（ａ₃ ，ｂ
₃ ）を与える。プロセッシングユニット２００、２０
２、２０４、２０６の乗算器の出力としてａ₀ ｂ₀ 、ａ
₁ ｂ₁ 、ａ₂ ｂ₂ 、ａ₃ ｂ₃ がそれぞれ得られる。

【０１３６】プロセッシングユニット２００の出力とし
てａ₀ ｂ₀ ＋ａ₂ ｂ₂ が、プロセッシングユニット２０
２の出力としてａ₁ ｂ₁ ＋ａ₃ ｂ₃ がそれぞれ得られ
る。これらはプロセッシングユニット２０４の加算器Ａ
ＤＤ１で加算され、ａ₀ ｂ₀ ＋ａ₁ ｂ₁ ＋ａ₂ ｂ₂ ＋ａ
₃ ｂ₃ が得られる。この例においても、各乗算器出力の
２ｎビットは、加算器に入力される前に適当な丸め演算
によりｎビットに丸められるものとする。

【０１３７】図１１は、この実施例のプロセッサにおい
てｎビット精度の積和演算を別の方法により行なう場合
の接続例を示す。図１０に示されるデータバス接続で
は、４項ごとの積和を得ていた。これに対し図１１に示
される接続では、ａ_i+1 、ｂ_{i+ 1} は、ａ_i 、ｂ_i よりも
１クロックずつ遅れて入力されるようにされている。そ
の結果、各プロセッシングユニットの出力としては、１
項ずつ加算した結果が得られる。最終結果は４項の積和
ごとにプロセッシングユニット２００の加算器出力に得
られるようになっている。

【０１３８】図１１に示される接続は次のようになって
いる。プロセッシングユニット２００においては、乗算
器の２つの入力には、データメモリからの２つのデータ
（ａ₀ 、ｂ₀ ）が与えられる。乗算器出力の上位ｎビッ
トはプロセッシングユニット２０２の加算器ＡＤＤ１の
一方の入力に接続されている。プロセッシングユニット
２００の加算器ＡＤＤ１の一方入力は、データバス２１
６Ｍに接続されている。他方の入力は、加算器ＡＤＤ１
自身の出力に接続されている。

【０１３９】プロセッシングユニット２０２において、
乗算器の２つの入力には、データメモリからの２つのデ
ータ（ａ₁ 、ｂ₁ ）が与えられる。乗算器出力の上位ｎ
ビットはプロセッシングユニット２０２の加算器ＡＤＤ
１の残りの入力に接続されている。この加算器ＡＤＤ１
の他方の入力は、前述のようにプロセッシングユニット
２００の乗算器の出力の上位ｎビットに接続されてい
る。加算器ＡＤＤ１の出力は、データバス２１２Ｍに接
続されている。

【０１４０】プロセッシングユニット２０４において、
乗算器の２つの入力には、データメモリからの２つのデ
ータ（ａ₂ 、ｂ₂ ）が与えられる。乗算器の出力の上位
ｎビットは、プロセッシングユニット２０４の加算器Ａ
ＤＤ１の一方の入力に接続される。加算器ＡＤＤ１の他
方の入力は、データバス２１２Ｍを介してプロセッシン
グユニット２０２の加算器ＡＤＤ１の出力に接続されて
いる。プロセッシングユニット２０４の加算器ＡＤＤ１
の出力は、データバス２１４Ｍに接続されている。

【０１４１】プロセッシングユニット２０６において、
乗算器の２つの入力には、データメモリからの２つのデ
ータ（ａ₃ 、ｂ₃ ）が与えられる。乗算器出力の上位ｎ
ビットはプロセッシングユニット２０６の加算器ＡＤＤ
１の一方の入力に接続されている。加算器ＡＤＤ１の他
方の入力は、データバス２１４Ｍを介してプロセッシン
グユニット２０４に接続されている。プロセッシングユ
ニット２０６の加算器ＡＤＤ１の出力は、データバス２
１６Ｍを介してプロセッシングユニット２００の加算器
ＡＤＤ１の一方の入力に接続されている。

【０１４２】図１１に示されるように接続されたプロセ
ッサでは、次のようにして積和演算が行なわれる。ま
ず、プロセッシングユニット２００の乗算器の出力とし
てａ₀ｂ₀ が得られる。次にプロセッシングユニット２
０２の加算器の出力として、ａ ₀ ｂ₀ ＋ａ₁ ｂ₁ が得ら
れる。次にプロセッシングユニット２０４の加算器の出
力として、ａ₀ ｂ₀ ＋ａ₁ ｂ₁ ＋ａ₂ ｂ₂ が得られる。
またプロセッシングユニット２０６の出力として、ａ₀
ｂ₀ ＋ａ₁ ｂ₁ ＋ａ₂ ｂ₂ ＋ａ₃ ｂ₃ が得られる。

【０１４３】この例においても、各プロセッシングユニ
ット内の乗算器出力の２ｎビットは、加算器に入力され
る前に適当な丸め演算によりｎビットに丸められるもの
とする。

【０１４４】以上のようにこの第１の実施例に係るプロ
セッサでは、各プロセッシングユニット内のセレクタを
適切に切換えることにより、幅広い種類の演算を行なう
ことができる。各プロセッシングユニットの構造は全く
同一であるため、プロセッサ内のレイアウトや、接続関
係が簡明である。また各プロセッシングユニットの構造
が同一であるために、これらプロセッシングユニットを
制御するための制御命令に互換性があり、プロセッサの
制御が容易になる。また各プロセッシングユニット間で
の２ｎビット幅のデータバスを用い、乗算結果の上位ｎ
ビットを次の演算の下位ｎビットのデータとして他のプ
ロセッシングユニットに与えることができる。データシ
フトのための手段を用いずに実質的にデータをｎビット
シフトすることができ、簡略な回路でより多彩な演算を
行なうことができる。シフト処理が不要なため処理も高
速化される。

【０１４５】［第２の実施例］図１２に示されるのは、
本発明の第２の実施例のプロセッサに用いられるプロセ
ッシングユニットの１つ（ＰＵ００）である。このプロ
セッシングユニット５２０が図３に示される第１の実施
例のプロセッシングユニット２００と異なるのは、セレ
クタ３５０からアドレスを受取り、セレクタ３６０の入
力に該アドレスのデータを出力するためのＲＯＭ（読出
専用メモリ）５３０を新たに含むことである。その他の
点では、このプロセッシングユニット５２０は図３に示
されるプロセッシングユニット２００と全く同一の構成
である。したがってその他の部分についての詳しい説明
はここでは繰り返さない。

【０１４６】プロセッサがこのような４個のプロセッシ
ングユニットを含むものと仮定すると、他の３つのプロ
セッシングユニット（ＰＵ０１、ＰＵ１０、ＰＵ１１）
も、このプロセッシングユニット５２０と全く同一の構
成である。

【０１４７】図１２に示される第２の実施例のプロセッ
サのプロセッシングユニット５２０では、図３に示され
る第１の実施例のプロセッシングユニット２００の動作
に加え、次のような演算処理を行なうことが可能とな
る。データメモリからＲＯＭ５３０のアドレスをこのプ
ロセッシングユニット５２０に入力するものとする。セ
レクタ３５０によりそのアドレス信号を選択してＲＯＭ
５３０に与える。ＲＯＭ５３０は、指定されたアドレス
に格納されたデータをセレクタ３６０に与える。セレク
タ３６０がこのデータをセレクトし乗算器３８０の一方
の入力に与える。

【０１４８】ＲＯＭ５３０に格納するデータとしては、
たとえばニュートン・ラプソン（Newton-Raphson）法に
よる除算あるいは開平演算に用いられるデータが考えら
れる。たとえばニュートン・ラプソン法による除算にお
いては、まず除数の逆数を乗算および加算による漸化式
より求め、最後にその逆数に被除数を掛けることにより
解を求める。この場合周知のように、漸化式により逆数
を求める際の最初の近似値が十分近い値でなければ、漸
化式の収束性は悪くなる。この近似値を予めＲＯＭに格
納しておき、最初の近似値として演算に用いることで、
漸化式の収束性が大きく向上し、上述した演算が効率よ
く行なえる。

【０１４９】［第３の実施例］本発明に係るプロセッサ
の第３の実施例の要部を図１３に示す。この第３の実施
例のプロセッサは、第１の実施例とは異なる方法により
命令を実行する。そのためにこの第３の実施例では、命
令メモリとして第１の実施例に示される命令メモリ２６
０など（図２参照）に代え、図１３および図１４に示さ
れる命令メモリ５４２を用いる。図１３および図１４に
おいては、プロセッシングユニット２００を制御するた
めの命令メモリ５４２のみを示したが、他のプロセッシ
ングユニットを制御するための命令メモリもこの命令メ
モリ５４２と全く同一の構成である。

【０１５０】図１３を参照して、このプロセッサのプロ
セッシングユニット２００は、コントロール回路５４０
により直接制御される。コントロール回路５４０は、命
令メモリ５４２から与えられる演算器制御系命令に従い
プロセッシングユニット２００を制御する。命令メモリ
５４２はまた、データメモリ２７０にも接続されてお
り、データメモリ制御系命令をコントロール回路５４０
を介さずに直接データメモリ２７０に与えるためのもの
である。

【０１５１】図１４を参照して、命令メモリ５４２は、
複数の命令を格納するためのメモリ５５０と、メモリ５
５０から読出される２つの命令を格納するための命令レ
ジスタ５５２と、命令レジスタ５５２に接続された２つ
の入力を有する排他的ＯＲ（ＥＸＯＲ）回路５５６と、
ＥＸＯＲ回路５５６の出力により制御され、命令レジス
タ５５２に格納された２つの命令のうちの２番めのもの
をコントロール回路５４０（図１３参照）に出力するか
否かを選択するためのスイッチ５５４と、ＥＸＯＲ回路
５５６の出力に接続され、メモリ５５０から次の読出す
べき命令のアドレスを所定の論理に従って算出するため
のアドレス演算論理５５８と、アドレス演算論理５５８
の演算結果に従って、メモリ５５０内の連続する２つの
読出アドレスを指定するためのプログラムカウンタ（Ｐ
Ｃ）５６０とを含む。

【０１５２】図１４においてメモリ５５０の左側に示さ
れる数字（１００、１０１、１０２、１０３）は、各命
令が格納されているアドレスを示す。メモリ５５０に格
納された各命令５７２の先頭（第１ビット）５７０は、
その命令がデータメモリ制御系命令であるか、演算器制
御系命令であるかを示すフラグとなっている。図１４に
示される例の場合には第１ビット５７０が「０」であれ
ばメモリ制御系命令であり、「１」であれば演算器制御
系命令であるものとする。

【０１５３】同様に命令レジスタ５５２も、命令５８２
を格納する領域と、第１ビット５８０を格納する領域と
を有している。命令レジスタ５５２は、こうした命令を
格納する領域を２ヵ所有し、それぞれの第１ビットがＥ
ＸＯＲ回路５５６の２つの入力に接続されている。

【０１５４】図１４に示される第３の実施例の命令メモ
リ５４２は、第１の実施例に示されるプロセッサの制御
をより改善させるためのものである。第１の実施例のプ
ロセッサでは、命令は命令メモリから１個ずつ取出さ
れ、それがデータメモリ制御命令か演算器制御系命令か
が識別された後、その識別結果にしたがってデータメモ
リまたは各プロセッシングユニットの演算器の制御が行
なわれていた。しかし、データメモリおよび演算器は相
互に独立に動作（制御）することができる。したがっ
て、データメモリ制御系命令と演算器制御系命令とが続
いて命令メモリに格納されている場合には、この２つの
命令を同時に実行した方が、順に実行するよりも効率が
よい。この第３の実施例はこの点においてプロセッサの
制御方法を改良したものである。

【０１５５】図１４を参照して、プログラムカウンタ５
６０のポインタ１（ＰＣ＋Ａ）が１００番地を、ポイン
タ２（ＰＣ＋Ａ＋１）が１０１番地をそれぞれ指定して
いるものとする。１００番地と１０１番地の命令は命令
レジスタ（ＩＲｅｇ）５５２に同時に読込まれる。命令
レジスタ５５２に格納された２つの命令の第１ビット５
８０は、ＥＸＯＲ回路５５６の２つの入力にそれぞれ与
えられる。ＥＸＯＲ回路５５６の出力は、命令レジスタ
５５２に格納された命令の２つの第１ビット５８０がと
もに「１」またはともに「０」であるときには「０」と
なり、そうでない場合には「１」となる。命令の先頭ビ
ットを、データメモリ制御系命令では「０」に、演算器
制御系命令では「１」にしておけば、このＥＸＯＲ回路
の出力により、２つの命令が同一系統かどうかを判断で
きる。

【０１５６】ＥＸＯＲ回路の出力が「１」であればスイ
ッチ５５４は閉じられる。この場合には第２の命令（図
１４に示される例の場合にはＰＣＮＴ命令）がコントロ
ール回路５４０（図１３参照）に送られる。また、ＥＸ
ＯＲ回路５５６の出力が０のときにはスイッチ５５４は
開き、第２の命令はコントロール回路５４０に送られな
い。一方、第１の命令は常にデータメモリに送られる。

【０１５７】ＥＸＯＲ回路５５６の出力が「１」の場
合、アドレス演算論理５５８では、プログラムカウンタ
５６０のＡに２を、「０」であればＡに１をそれぞれ代
入し、プログラムカウンタ５６０に与える。すなわち、
異なる系統の命令が読出された場合には、プログラムカ
ウンタ５６０のポインタ１（ＰＣ＋Ａ）は、メモリ５５
０の１０２番地を次に指定する。ポインタ２（ＰＣ＋Ａ
＋１）は１０３番地を指定する。したがって１０１番地
の命令が改めて読出されることはない。

【０１５８】同一系統の命令が読出された場合には、ポ
インタ１（ＰＣ＋Ａ）は１０１番地を、ポインタ２（Ｐ
Ｃ＋Ａ＋１）は１０２番地を指定する。この場合には１
０１番地および１０２番地の命令が同時に読出されて命
令レジスタ５５２に格納され、上述した判断と判断結果
に伴う命令の転送とアドレス演算とが行なわれる。

【０１５９】この第３の実施例では、命令は常に２個ず
つ読出され、同一系統の命令であれば２番目の命令は実
行されず、単にプログラムカウンタを１増加させてその
２番目の命令を含む２つの命令を次に読出す。異なる系
統の命令を読出した場合には一度に２つの命令を実行し
て、プログラムカウンタを２増加させ、読出された２番
目の命令の次の２つの命令を次に読出すことになる。デ
ータメモリ制御系命令と演算器制御系命令とが連続して
格納されている場合、これらを同時に実行することがで
き、プロセッサの動作効率が向上する。また前述のよう
に各演算器は、直前に入力された演算器制御系命令に従
って動作するので、データメモリの制御命令を繰り返し
与えることにより、異なるデータに対する同一の演算を
効率よく実行することができる。

【０１６０】［第４の実施例］この発明の第４の実施例
に係るプロセッサを図１５に示す。図１５に示すプロセ
ッサは、８個のプロセッシングユニット６００、６０
２、６０４、６０６、６０８、６１０、６１２、６１４
と、８つのデータメモリ６２０、６２２、６２４、６２
６、６２８、６３０、６３２、６３４とを含む。各プロ
セッシングユニットに付けられた数値は、２進数で表わ
されたそのプロセッシングユニットのアドレスを示す。
データメモリ（ＤＭ）に付けられた数値も同様にそのア
ドレスを示す。

【０１６１】このプロセッサはさらに、データバス群６
９０、６９２、６９４、６９６、６９８、７００、７０
２、７０４、７０６により各データメモリ６２０、６２
２、６２４、６２６、６２８、６３０、６３２、６３４
に接続されたメモリ書込バス群６８０と、データメモリ
６２０、６２２、６２４、６２６に接続され、かつデー
タバス群７１０、７１２、７１４、７１６によりそれぞ
れプロセッシングユニット６００、６０２、６０４、６
０６に接続されたメモリ読出バス群６８２と、データメ
モリ６２８、６３０、６３２、６３４に接続され、かつ
データバス群７１８、７２０、７２２、７２４によりそ
れぞれプロセッシングユニット６０８、６１０、６１
２、６１４に接続されたメモリ読出バス群６８４とを含
む。

【０１６２】さらにこのプロセッサでは、第１の実施例
におけると同様に、アドレスが１ずつ異なるプロセッシ
ングユニットを順次円環状に単方向に接続するためのデ
ータバス６４０、６４２、６４４、６４６、６４８、６
５０、６５２、６５４と、アドレスが２だけ異なるプロ
セッシングユニットを双方向に接続するためのデータバ
ス群６６０、６６２、６６４、６６６、６６８、６７
０、６７２、６７４とを含む。データバス群６６０、６
６２、６６４、６６６、６６８、６７０、６７２、６７
４は、それぞれ逆方向を向いた１対のデータバスを含ん
でいる。

【０１６３】図１５に示される構成では、各プロセッシ
ングユニットにおいて、他のプロセッシングユニットと
の間のデータバスとしては、３組の入力と３組の出力と
がある。これは各プロセッシングユニット共通である。
またプロセッシングユニットとデータメモリとはそれぞ
れ４個ずつの２つのグループに分類されている。第１の
グループはプロセッシングユニット６００、６０２、６
０４、６０６とデータメモリ６２０、６２２、６２４、
６２６とを含み、第２のグループはプロセッシングユニ
ット６０８、６１０、６１２、６１４と、データメモリ
６２８、６３０、６３２、６３４とを含む。各グループ
のデータメモリとプロセッシングユニットとはそれぞれ
メモリ読出バス群６８２、６８４により接続されてい
る。また各プロセッシングユニットとメモリ書込バス６
８０とは、図示されていないメモリ書込バス群により接
続され、各プロセッシングユニットから任意のデータメ
モリに対してデータを書込むことができる。このように
することにより、グループ間の通信をデータメモリを介
して行なうことができる。

【０１６４】図１５に示されるようにデータメモリをグ
ループ化するのは、データメモリの読出バスをできるだ
け短くするためである。データメモリの読出バスは長く
なるとスピードが遅くなる。したがって、この実施例の
ようにプロセッシングユニット４個単位でグループ化し
てその長さを短くした方が動作速度上有利な場合が多
い。また実際の応用における演算では、倍精度演算、バ
タフライ演算など、プロセッシングユニットを４項単位
で使用する演算要求が多い。したがって図１５に示され
るようにプロセッシングユニットとデータメモリとを４
項単位でグループ化することにより、実際的で、かつ幅
広い種類の演算に対応できるプロセッサを得ることがで
きる。

【０１６５】図１５に示されるプロセッサでは、それぞ
れのグループにおいて倍精度の１乗算と１加算、バタフ
ライ演算、４項ごとの積和演算がそれぞれ可能である。
各プロセッシングユニットで用いる入力データはそのグ
ループ内にあるので、グループ内でデータを共有でき
る。したがって図１５に示される構成と異なり、データ
メモリからのデータ読出バスをそのグループ内で閉じる
ようにしてもよい。

【０１６６】図１５に示されるプロセッサでは、各プロ
セッシングユニットの構造は相互に全く同一である。し
たがって、各プロセッシングユニットを制御する制御命
令には互換性がある。またプロセッサを作製する上で、
プロセッシングユニットやデータメモリのレイアウトが
単純でよいという利点がある。また、第１の実施例と同
様に、各プロセッシングユニット内のセレクタを、所望
の演算を実現できるように切換えることにより、複数の
プロセッシングユニットを用いた複雑な演算を、従来の
ものよりもより多種類実行することができる。

【０１６７】もちろん、いずれのプロセッシングユニッ
トも任意のデータメモリからデータを読出せるようにデ
ータメモリ読出バス群とプロセッシングユニットとを接
続することも考えられる。たとえば８項ごとの積和演算
は、図１５に示されるようにグループ化せず８つのプロ
セッシングユニットを１つのグループとして構成した方
が効率はよい。しかしその場合には、データメモリから
の読出速度が低下するおそれがある。また、４項ごとの
演算を行なうような場合には、図１５に示されるように
グループ化した方が好ましい。

【０１６８】

【発明の効果】以上のように請求項１に記載の並列処理
のためのプロセッシングユニットは制御手段の制御によ
り種々の演算が可能なため、汎用的でありかつ制御手段
の制御は比較的単純でよい。プロセッシングユニットに
接続される入出力データバスの数がすべてのプロセッシ
ングユニットで同一であり、また各プロセッシングユニ
ットの構造が同一であるために、これらを複数個組合わ
せて並列処理プロセッサを作製するときのプロセッシン
グユニット相互の接続が容易であり、それらの制御に互
換性を持たせることができる。

【０１６９】その結果、より幅広い種類の演算を簡単に
制御で実現できる、並列処理のためのプロセッシングユ
ニットを提供できる。

【０１７０】請求項２に記載のプロセッシングユニット
は、ｎ×ｎビットの乗算器とｎ＋ｎビットの２つの加算
器を用いて、大量のデータ処理が要求される演算におけ
る典型的な処理を行なうことができる。

【０１７１】その結果、より幅広い種類の大量の演算を
簡単な制御で実現できる、並列処理のためのプロセッシ
ングユニットを提供できる。

【０１７２】請求項３に記載のプロセッシングユニット
では、２ｎビットのデータ同士の演算を、それぞれ上位
ｎビットと下位ｎビットとに分けてｎ×ｎビットの乗算
器およびｎ＋ｎビットの加算器を用いて効率よく行なう
ことができる。

【０１７３】その結果、倍精度演算を含むより幅広い種
類の演算を簡単な制御で実現できる、並列処理のための
プロセッシングユニットを提供できる。

【０１７４】請求項４に記載のプロセッシングユニット
では、２つの加算器の一方のキャリー出力を他方のキャ
リー入力とする場合と、しない場合とを選択できる。し
たがって、２ｎビットのデータ同士の加算と、ｎビット
のデータ同士の２つの別個の加算とを効率よく実行する
ことができる。

【０１７５】その結果、倍精度の加算処理を含むより幅
広い種類の大量の演算を簡単な制御で実現できる、並列
処理のためのプロセッシングユニットを提供できる。

【０１７６】請求項５に記載のプロセッシングユニット
の加算器では、自己の加算結果を用いる演算、たとえば
積和演算と、データバス経由のデータを用いた加算との
双方を効率よく行なうことができる。

【０１７７】その結果、積和演算を含むより幅広い種類
の大量の演算を簡単な制御で実現できる、並列処理のた
めのプロセッシングユニットを提供できる。

【０１７８】請求項６に記載のプロセッシングユニット
の加算器は、乗算結果を加算の入力に用いる演算、たと
えば積和演算と、データバス経由のデータを用いた加算
との双方を効率よく行なうことができる。

【０１７９】その結果、積和演算を含むより幅広い種類
の大量の演算を簡単な制御で実現できる、並列処理のた
めのプロセッシングユニットを提供できる。

【０１８０】請求項７に記載のプロセッシングユニット
の加算器は、乗算結果や加算結果を加算の入力に用いる
演算、たとえば積和演算と、データバス経由のデータを
用いた加算との双方を効率よく行なうことができる。

【０１８１】その結果、積和演算を含むより幅広い種類
の大量の演算を簡単な制御で実現できる、並列処理のた
めのプロセッシングユニットを提供できる。

【０１８２】請求項８に記載のプロセッシングユニット
の乗算器では、記憶手段に格納されたデータを用いるこ
とにより処理の高速化を図れる処理、たとえばニュート
ン・ラプソン法による除算や、開平演算などを効率よく
行なうための構成と、通常の演算を行なうための構成と
を自由に選択できる。

【０１８３】その結果、ニュートン・ラプソン法や開平
演算を含むより幅広い種類の大量の演算を簡単な制御で
効率良く実現できる、並列処理のためのプロセッシング
ユニットを提供できる。

【０１８４】請求項９に記載の並列処理プロセッサで
は、各プロセッシングユニットは、最低でも２以上の同
じ数の入力と出力とを有する。入出力の数が多く、演算
の自由度が高くなる。また、各プロセッシングユニット
は同一の構造を有するため、プロセッサのレイアウトお
よび制御の複雑さが低減される。

【０１８５】その結果、より幅広い種類の演算を簡単な
制御で実現できる、簡単な構成の並列処理のためのプロ
セッサを提供できる。

【０１８６】請求項１０に記載の並列処理プロセッサの
各プロセッシングユニットは、データ記憶手段からのデ
ータと、他のプロセッシングユニットからのデータとの
いずれにも、複数個の演算手段を用いた所定の処理を行
ない、任意の演算手段の出力を他のプロセッシングユニ
ットと、データ記憶手段との任意のものに出力できる。
したがって、複数の同一構造のプロセッシングユニット
を用いた多くの種類の演算を、互換性のある制御命令を
用いて実行できる。

【０１８７】その結果、より幅広い種類の演算を簡単な
制御で実現できる、並列処理のためのプロセッサを提供
できる。

【０１８８】請求項１１に記載の並列処理プロセッサで
は、データ記憶手段からプロセッシングユニットへの読
出データバスは、プロセッシングユニットをグループ化
せず全体に接続する場合と比較して短くすみ、プロセッ
シングユニットへのデータの機器が高速に行なえる。ま
た１グループのプロセッシングユニットで共通のデータ
を用いた演算を実行できる。さらに各プロセッシングユ
ニットからは任意のデータ記憶手段にデータを書込める
ので、グループ間のデータ交換も可能で、複数のプロセ
ッシングユニットを用いた多彩な演算を実行できる。ま
た各プロセッシングユニットは同一構成で、互換性のあ
る制御命令で制御することができる。

【０１８９】その結果、より幅広い種類の演算を簡単な
制御で高速に実行できる、並列処理のためのプロセッサ
を提供できる。

【０１９０】請求項１２に記載の並列処理プロセッサの
動作方法では、演算結果の上位ｎビットまたは下位ｎビ
ットは、新たな演算のためのデータの下位ｎビットまた
は上位ｎビットとして乗算手段および加算手段に与える
ことができ、多様な演算を行なうことができる。また、
２つの加算手段の間でキャリーの入出力を行なうかどう
かを選択できるので、ｎビット精度の２つの加算処理と
２ｎビット精度の１つの加算処理とを切換えて行なうこ
とができる。したがって、非常に自由度の高い処理を行
なうことができる。また各プロセッシングユニットの構
成は同一で、かつ互換性のある制御命令で制御できる。

【０１９１】その結果、より幅広い種類の演算を簡単な
制御で実行できる、並列処理のためのプロセッサの動作
方法を提供できる。

【０１９２】請求項１３に記載の並列処理プロセッサの
動作方法では、あるプロセッシングユニット内の乗算手
段または加算手段の出力の上位ｎビットまたは下位ｎビ
ットが、他のプロセッシングユニット内の乗算手段また
は加算手段の下位ｎビットと上位ｎビットとの任意の一
方に入力されるようにデータバスと乗算手段または加算
手段との接続を設定できる。シフト手段を用いることな
く多様な演算を行なうことが可能である。またシフト手
段を用いる場合よりも動作が高速で、制御も単純であ
る。

【０１９３】その結果、より幅広い種類の演算を簡単な
制御で高速に実行できる、並列処理のためのプロセッサ
の動作方法を提供できる。

【０１９４】請求項１４に記載の並列処理プロセッサの
動作方法では、あるプロセッシングユニット内の乗算手
段または加算手段の出力の上位ｎビットが、他のプロセ
ッシングユニット内の乗算手段または加算手段の下位ｎ
ビットに入力されるようにデータバスと乗算手段または
加算手段との接続を設定できる。シフト手段を用いるこ
となくデータを実質的にシフトでき、シフトのための時
間も必要としない。シフト手段を用いることなく多様な
演算を行なうことが可能である。またシフト手段を用い
る場合よりも動作が高速で制御も単純である。

【０１９５】その結果、より幅広い種類の演算を簡単な
制御で高速に実行できる、並列処理のためのプロセッサ
の動作方法を提供できる。

【０１９６】請求項１５に記載の並列処理プロセッサで
は、複雑な演算を各プロセッシングユニットごとに制御
すればよく、並列処理プロセッサ全体の制御が容易にな
る。また、各プロセッシングユニットでは、制御手段に
より多様な演算処理を行なえ、かつ複数のプロセッシン
グユニットを組合わせることにより、プロセッサ全体と
してさらに従来より幅広い処理を実現できる。

【０１９７】その結果、より幅広い種類の演算を簡単な
制御で実現できる、並列処理のためのプロセッサを提供
できる。

【０１９８】請求項１６に記載の並列処理プロセッサで
は、データ記憶手段から出力されるデータを変化させつ
つ一定の命令を繰り返し行なう場合などに、データ記憶
手段を制御する命令のみを、その内容を変化させつつ繰
り返し発行すれば、演算手段のための異なる制御命令を
いくつも発行する必要がない。したがって、大量のデー
タに対する同一の演算を行なう場合の制御が容易であ
る。また、制御命令を組合わせることで、各プロセッシ
ングユニットにおいて多様な演算処理を行なうことがで
きる。複数のプロセッシングユニットを組合わせること
ができ、さらにより複雑な演算を実現できる。

【０１９９】その結果、より幅広い種類の演算を簡単な
制御で実現できる、並列処理のためのプロセッサを提供
できる。

【０２００】請求項１７に記載の並列処理プロセッサで
は、データ記憶手段の各々の２つの読出アドレスからの
２つのデータを読出して所定の演算を行ない、結果を１
つの書込アドレスにより指定された位置に書込できる。
複数のプロセッシングユニットの間で、データ記憶手段
を介してデータを授受しつつ、複雑な演算を実行でき
る。各プロセッシングユニットは同一構成であり、その
レイアウトは単純でよい。しかも互換性のある制御命令
でプロセッシングユニットを制御でき、プロセッサの制
御が簡略になる。

【０２０１】その結果、より幅広い種類の演算を簡単な
制御で実現できる、並列処理のためのプロセッサを提供
できる。

【０２０２】請求項１８に記載の並列処理プロセッサで
は、データ記憶手段から出力されるデータを変えつつ一
定の命令を繰り返し行なう場合などに、データ記憶手段
を制御する命令のみを、その内容を変化させつつ繰り返
し発行すれば、演算手段のための同一の制御命令を繰り
返し発行する必要がない。したがって大量のデータを処
理する場合、プロセッサ全体の制御が単純になる。

【０２０３】その結果、より幅広い種類の大量の演算を
簡単な制御で実現できる、並列処理のためのプロセッサ
を提供できる。

【０２０４】請求項１９に記載の並列処理プロセッサで
は、命令メモリから読出された２つの命令が同一の系統
に属すれば、それらは同時に実行される。異なる系統で
あれば通常と同様の処理が行なわれる。一度に制御命令
を１つしか読出さない場合と比較して、命令の実行速度
は向上する。

【０２０５】その結果、より幅広い種類の演算を簡単な
制御で高速に実行できる、並列処理のためのプロセッサ
を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るプロセッサの構成
を示す模式的ブロック図である。

【図２】第１の実施例のプロセッサのブロック図であ
る。

【図３】第１の実施例のプロセッシングユニットのブロ
ック図である。

【図４】第１の実施例におけるデータメモリとメモリ読
出データバス群との間の接続を示すブロック図である。

【図５】制御命令の構成を示す模式図である。

【図６】命令メモリにおける命令の格納状態を示す模式
図である。

【図７】本発明の第１の実施例のプロセッサによる第１
の接続例を示す模式的ブロック図である。

【図８】本発明の第１の実施例のプロセッサによる第２
の接続例を示す模式的ブロック図である。

【図９】本発明の第１の実施例のプロセッサによる第３
の接続例を示す模式的ブロック図である。

【図１０】本発明の第１の実施例のプロセッサによる第
４の接続例を示す模式的ブロック図である。

【図１１】本発明の第１の実施例のプロセッサによる第
５の接続例を示す模式的ブロック図である。

【図１２】本発明の第２の実施例のプロセッサのプロセ
ッシングユニットのブロック図である。

【図１３】本発明の第３の実施例のプロセッサの要部の
ブロック図である。

【図１４】本発明の第３の実施例における命令メモリの
模式的ブロック図である。

【図１５】本発明の第４の実施例のプロセッサの構成を
示す模式的ブロック図である。

【図１６】従来の並列処理プロセッサを示す模式的ブロ
ック図である。

【図１７】図１６に示す従来のプロセッサの各プロセッ
シングユニットの構成を示すブロック図である。

【図１８】図１６および図１７に示される従来のプロセ
ッサのプロセッシングユニットの接続例を示す模式的ブ
ロック図である。

【図１９】従来のプロセッサのプロセッシングユニット
相互の間の接続例を示す模式的ブロック図である。

【符号の説明】

２００、２０２、２０４、２０６ プロセッシングユニ
ット ２１０、２１２、２１４、２１６ 単方向入力データバ
ス ２２０、２２２、２２４、２２６ 単方向入力データバ
ス ２５０、２５２、２５４、２５６ コントロール回路 ２６０、２６２、２６４、２６６ 命令メモリ ２８０ メモリ読出データバス群 ２８２ メモリ書込データバス群 ２７０、２７２、２７４、２７６ データメモリ ３５０、３５２、３５４、３５６ セレクタ ３６０、３６２、３６４、３６６、３６８、３７０ セ
レクタ ３８０ 乗算器 ３８２、３８４ 加算器 ３９０ セレクタ ３９２ クロスバースイッチ

Claims (19)

【特許請求の範囲】
1. 【請求項１】 それぞれ複数個の入力を有し、与えられ
   るデータの間に所定の演算を行なって結果を出力するた
   めの複数個の演算手段と、 複数の単方向入力データバスに接続され、前記複数個の
   演算手段の各入力ごとに、前記複数の単方向入力データ
   バスのうちのいずれか１つを可制御的に選択して、選択
   された単方向入力データバスを介して与えられるデータ
   の一部を前記入力に与えるための入力データバス選択手
   段と、 前記複数個の演算手段の出力に接続された入力と、前記
   単方向入力データバスと同じ数の単方向出力データバス
   に接続された出力とを有し、前記演算手段の出力の各々
   を、前記単方向出力データバスのいずれかに出力するた
   めの出力データバス選択手段と、 前記複数個の演算手段により所望の複合演算を実現する
   ために、前記入力データバス選択手段と、前記出力デー
   タバス選択手段とによるデータの経路を制御するための
   制御手段とを含む、並列処理のためのプロセッシングユ
   ニット。
2. 【請求項２】 前記複数個の演算手段が、 ２つのｎビット幅の入力を有し、与えられる２つのデー
   タを乗算して２ｎビットの結果を出力する乗算器と、 各々が２つのｎビット幅の入力を有し、与えられる２つ
   のデータを加算してｎビット幅の結果を出力する２つの
   加算器とを含む、請求項１に記載の並列処理のためのプ
   ロセッシングユニット。
3. 【請求項３】 前記複数の単方向入力データバスおよび
   前記複数の単方向出力データバスの各々は２ｎビット幅
   を有し、 前記入力データバス選択手段は、前記複数個の演算手段
   の各入力ごとに前記複数の単方向入力データバスのうち
   のいずれか１つを可制御的に選択して、選択された単方
   向入力データバスを介して与えられるデータの上位また
   は下位のｎビットを前記入力に与えるための手段を含
   み、 前記出力データバス選択手段は、前記演算手段の出力の
   各々を、前記単方向出力データバスの任意のいずれかの
   上位ｎビットまたは下位ｎビットまたはその双方に出力
   可能とするための手段を含む、請求項２に記載の並列処
   理のためのプロセッシングユニット。
4. 【請求項４】 前記２つの加算器の一方はキャリー出力
   を有し、 前記２つの加算器の他方はキャリー入力を有し、 さらに、前記キャリー出力と前記キャリー入力とを可制
   御的に断続するための手段を含む、請求項２に記載の並
   列処理のためのプロセッシングユニット。
5. 【請求項５】 前記入力データバス選択手段は、前記２
   つの加算器の１つの少なくとも１つの入力について、前
   記複数の単方向入力データバスのうちのいずれか１つま
   たは該加算器自身の出力のいずれかを可制御的に選択し
   て、選択された単方向入力データバスを介して与えられ
   るデータまたは該加算器自身の出力のいずれかの一部を
   前記入力に与えるための手段を含む、請求項２に記載の
   並列処理のためのプロセッシングユニット。
6. 【請求項６】 前記入力データバス選択手段が、前記２
   つの加算器の１つの少なくとも１つの入力について、前
   記複数の単方向入力データバスのうちのいずれか１つま
   たは前記乗算器の出力のいずれかを可制御的に選択し
   て、選択された単方向入力データバスを介して与えられ
   るデータまたは前記乗算器の出力のいずれかの一部を前
   記入力に与えるための手段を含む、請求項２に記載の並
   列処理のためのプロセッシングユニット。
7. 【請求項７】 前記入力データバス選択手段が、前記２
   つの加算器の１つの少なくとも１つの入力について、前
   記複数の単方向入力データバスのうちのいずれか１つま
   たは該加算器自身の出力または前記乗算器の出力の一部
   のいずれかを可制御的に選択して、選択された単方向入
   力データバスを介して与えられるデータの一部または該
   加算器自身の出力または前記乗算器の出力の一部のいず
   れかを前記入力に与えるための手段を含む、請求項２に
   記載の並列処理のためのプロセッシングユニット。
8. 【請求項８】 所定の情報を予め記憶するための読出専
   用記憶手段をさらに含み、 前記入力データバス選択手段が、前記乗算器の少なくと
   も１つの入力について、前記複数の単方向入力データバ
   スのうちのいずれか１つまたは前記読出専用記憶手段の
   出力のいずれかを可制御的に選択して、選択された単方
   向入力データバスを介して与えられるデータまたは前記
   記憶手段の出力のいずれかの一部を前記入力に与えるた
   めの手段を含む、請求項２に記載の並列処理のためのプ
   ロセッシングユニット。
9. 【請求項９】 ｎ個のプロセッシングユニットと、 隣り合うプロセッシングユニットを所定方向に円環状に
   順次に接続するための第１の単方向データバスと、 １つおいて隣り合うプロセッシングユニットを円環状に
   順次に双方向に接続するための、第２の単方向データバ
   スとを含み、 前記ｎは４のベキ乗であり、 各前記プロセッシングユニットは、 それぞれ複数個の入力を有し、与えられるデータの間に
   所定の演算を行なって結果を出力するための複数個の演
   算手段と、 隣接するプロセッシングユニットからの入力となる前記
   第１の単方向データバスと、前記第２の単方向データバ
   スのうちの該プロセッシングユニットへの入力データバ
   スとに接続され、前記複数個の演算手段の各入力ごとに
   前記第１および第２の単方向データバスのうちのいずれ
   か１つを可制御的に選択して、選択された単方向データ
   バスを介して与えられるデータの一部を前記入力に与え
   るための入力データバス選択手段と、 前記複数個の演算手段の出力に接続された入力と、隣接
   するプロセッシングユニットへの出力となる前記第１の
   単方向データバスと、前記第２の単方向データバスのう
   ちの該プロセッシングユニットからの出力データバスと
   に接続された出力とを有し、前記演算手段の出力の各々
   を、前記第１および第２の単方向データバスのいずれか
   に出力するための出力データバス選択手段と、 前記複数個の演算手段により所望の複合演算を実現する
   ために、前記入力データバス選択手段と、前記出力デー
   タバス選択手段とによるデータの経路と、前記演算手段
   による演算の実行とを制御するための制御手段とを含
   む、並列処理プロセッサ。
10. 【請求項１０】 前記プロセッシングユニットと同数
    の、各々が一度に２つのデータを出力可能なデータ記憶
    手段と、 前記データ記憶手段の各々と、前記プロセッシングユニ
    ットの各々とを接続するための複数の読出データバスお
    よび複数の書込データバスとをさらに含み、 各前記プロセッシングユニットにおいて、 前記入力データバス選択手段は、隣接するプロセッシン
    グユニットからの入力となる前記第１の単方向データバ
    スと、前記第２の単方向データバスのうちの該プロセッ
    シングユニットへの入力データバスと、前記複数の読出
    データバスとに接続され、前記複数個の演算手段の各入
    力ごとに前記第１および第２の単方向データバスと前記
    読出データバスとのうちのいずれか１つを可制御的に選
    択して、選択されたデータバスを介して与えられるデー
    タの一部を前記入力に与えるための手段を含み、 前記出力データバス選択手段は、前記複数個の演算手段
    の出力に接続された入力と、隣接するプロセッシングユ
    ニットへの出力となる前記第１の単方向データバスと、
    前記第２の単方向データバスのうちの該プロセッシング
    ユニットからの出力データバスと、前記書込データバス
    とに接続された出力とを有し、前記演算手段の出力の各
    々を、前記データバスのいずれかに出力するための手段
    とを含む、請求項９に記載の並列処理プロセッサ。
11. 【請求項１１】 前記プロセッシングユニットと同数
    の、各々が一度に２つのデータを出力可能なデータ記憶
    手段と、 前記データ記憶手段の各々と、前記プロセッシングユニ
    ットの各々とを接続するための複数の読出データバスお
    よび複数の書込データバスとをさらに含み、 前記複数のプロセッシングユニットは、各々が４の羃乗
    個のプロセッシングユニットを含む複数個のグループに
    分割されており、 前記複数のプロセッシングユニットと前記複数のデータ
    記憶手段とは１対１に対応付けられており、 各前記プロセッシングユニットにおいて、 前記入力データバス選択手段は、隣接するプロセッシン
    グユニットからの入力となる前記第１の単方向データバ
    スと、前記第２の単方向データバスのうちの該プロセッ
    シングユニットへの入力データバスと、前記複数の読出
    データバスのうち該プロセッシングユニットが含まれる
    グループのプロセッシングユニットと対応付けられたデ
    ータ記憶手段からの読出データバスとに接続され、前記
    複数個の演算手段の各入力ごとに前記第１および第２の
    単方向データバスと前記読出データバスとのうちのいず
    れか１つを可制御的に選択して、選択されたデータバス
    を介して与えられるデータの一部を前記入力に与えるた
    めの手段を含み、 前記出力データバス選択手段は、前記複数個の演算手段
    の出力に接続された入力と、隣接するプロセッシングユ
    ニットへの出力となる前記第１の単方向データバスと、
    前記第２の単方向データバスのうちの該プロセッシング
    ユニットからの出力データバスと、前記書込データバス
    のすべてとに接続された出力とを有し、前記演算手段の
    出力の各々を、前記データバスのいずれかに出力するた
    めの手段を含む、請求項９に記載の並列処理プロセッ
    サ。
12. 【請求項１２】 ４個のプロセッシングユニットと、 隣り合うプロセッシングユニットを所定方向に円環状に
    順次に接続するための４本の第１の単方向データバス
    と、 １つおいて隣り合うプロセッシングユニットを双方向に
    接続するための、４本の第２の単方向データバスとを含
    み、 各前記プロセッシングユニットは、 各々ｎビットの２つの入力を有し、与えられるデータの
    間に乗算を行なって２ｎビット幅の結果を出力するため
    の乗算手段と、 各々が、各々ｎビットの２つの入力を有し、与えられる
    データの間に加算を行なってｎビット幅の結果を出力す
    るための第１および第２の加算手段と、 前記第１の加算手段のキャリー出力を前記第２の加算手
    段のキャリー入力に可制御的に与えるためのキャリー切
    換手段と、 隣接するプロセッシングユニットからの入力となる前記
    第１の単方向データバスと、前記第２の単方向データバ
    スのうちの該プロセッシングユニットへの入力データバ
    スとに接続され、前記複数個の演算手段の各入力ごとに
    前記第１および第２の単方向データバスのうちのいずれ
    か１つを可制御的に選択して、選択された単方向データ
    バスを介して与えられるデータの一部を前記乗算手段と
    前記加算手段との前記入力に与えるための入力データバ
    ス選択手段と、 前記乗算手段の出力と前記加算手段の出力とに接続され
    た入力と、隣接するプロセッシングユニットへの出力と
    なる前記第１の単方向データバスと、前記第２の単方向
    データバスのうちの該プロセッシングユニットからの出
    力データバスとに接続された出力とを有し、前記乗算手
    段および前記加算手段の出力の各々を、前記第１および
    第２の単方向データバスのいずれかに出力するための出
    力データバス選択手段と、 前記乗算手段および前記加算手段による所望の複合演算
    を実現するために、前記入力データバス選択手段と、前
    記出力データバス選択手段とによるデータの経路を制御
    するための制御手段と、 を含む並列処理プロセッサにおいて、所望の演算を行な
    うための動作方法であって、 演算に必要なデータの各々を前記入力データバス選択手
    段に与えるステップと、 前記入力データバス選択手段により、前記データの各々
    を上位および下位のｎビットずつに分解し、前記４つの
    プロセッシングユニットの、前記乗算手段および前記加
    算手段の入力のいずれか２つにそれぞれ与えるステップ
    と、 すべての前記プロセッシングユニットの前記キャリー切
    換手段を、前記所望の演算に応じて設定するステップ
    と、 各前記プロセッシングユニットの前記出力データバス選
    択手段と前記入力データバス選択手段とを制御して、前
    記所望の演算が得られるように各前記プロセッシングユ
    ニットの前記乗算手段と、前記第１および第２の加算手
    段との間の接続を設定するステップと、 演算結果が、前記データバスのうちの所望のものに出力
    されるように、前記所望の演算によって定まる所定のプ
    ロセッシングユニットの前記乗算手段および加算手段の
    うちの所定のものの出力の、所定の部分を前記所望のデ
    ータバスに出力するように前記出力データバス選択手段
    を制御するステップとを含む、動作方法。
13. 【請求項１３】 前記接続を設定するステップは、 あるプロセッシングユニット内の乗算手段または加算手
    段の出力の上位ｎビットが、他のプロセッシングユニッ
    ト内の乗算手段または加算手段の下位ｎビットに入力さ
    れるように、これらプロセッシングユニットの前記出力
    データバス選択手段および前記入力データバス選択手段
    によるデータ経路を設定するステップを含む、請求項１
    ２に記載の動作方法。
14. 【請求項１４】 前記接続を設定するステップは、 あるプロセッシングユニット内の乗算手段または加算手
    段の出力の上位ｎビットが、他のプロセッシングユニッ
    トへの出力データバスの下位ｎビットに出力されるよう
    に、該プロセッシングユニットの前記出力データバス選
    択手段によるデータ経路を設定するステップを含む、請
    求項１２に記載の動作方法。
15. 【請求項１５】 各プロセッシングユニットごとに準備
    され、前記制御手段が実行する制御命令を格納するため
    の複数の命令記憶手段をさらに含む、請求項９に記載の
    並列処理プロセッサ。
16. 【請求項１６】 前記制御命令は、対応のデータ記憶手
    段を制御するための第１の種類の制御命令と、前記制御
    手段による前記演算手段の制御のための第２の種類の制
    御命令との２つの系統に分類される、請求項１５に記載
    の並列処理プロセッサ。
17. 【請求項１７】 前記第１の種類の制御命令は、前記デ
    ータ記憶手段の各々の２つの読出アドレスと、１つの書
    込アドレスとを指定する、請求項１６に記載の並列処理
    プロセッサ。
18. 【請求項１８】 前記制御手段は、与えられる第２の種
    類の制御命令が変更されるまでは、直前に与えられた第
    ２の種類の制御命令に従って前記演算手段と前記入力デ
    ータバス選択手段と前記出力データバス選択手段とを制
    御する、請求項１６に記載の並列処理プロセッサ。
19. 【請求項１９】 前記命令記憶手段は、 複数個の命令を格納する命令メモリと、 命令メモリの読出アドレスを指定するためのプログラム
    カウンタと、 前記プログラムカウンタにより指定されたアドレスを先
    頭として２つの命令を一度に読出すための手段と、 読出された２つの命令が同一の系統に属するか否かを判
    断するための手段と、 判断結果に従って、前記制御手段または前記データ記憶
    手段またはその双方に制御命令を与えるための手段と、 判断結果に従って、前記プログラムカウンタのカウント
    を１または２増加させるための手段とを含む、請求項１
    ６に記載の並列処理プロセッサ。