JPH07320497A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07320497A JPH07320497A JP6135158A JP13515894A JPH07320497A JP H07320497 A JPH07320497 A JP H07320497A JP 6135158 A JP6135158 A JP 6135158A JP 13515894 A JP13515894 A JP 13515894A JP H07320497 A JPH07320497 A JP H07320497A
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Abstract
(57)【要約】
【目的】 スタンバイ時にプルダウン用ＭＯＳトランジ
スタを通して貫通電流が流れないようにし、冗長使用チ
ップのスタンバイ電流の増加を防止する。 【構成】 スタンバイ時に、不良ワード線を検出するこ
とによって冗長認識を行い、その冗長すべき不良ワード
線において、冗長検出信号ＲＸＤＥＣが供給されたら、
スタンバイ時には活性化信号ＸＡＣＴの反転信号ＸＡＣ
ＴN が“Ｈ”レベルであることから、ＡＮＤゲート１３
の出力によって電位固定用ＮＭＯＳトランジスタＱ１８
がオン状態となってそのワード線ＷＬの電位をＶcc／２
（ビット線電位）に固定する構成とする。
スタを通して貫通電流が流れないようにし、冗長使用チ
ップのスタンバイ電流の増加を防止する。 【構成】 スタンバイ時に、不良ワード線を検出するこ
とによって冗長認識を行い、その冗長すべき不良ワード
線において、冗長検出信号ＲＸＤＥＣが供給されたら、
スタンバイ時には活性化信号ＸＡＣＴの反転信号ＸＡＣ
ＴN が“Ｈ”レベルであることから、ＡＮＤゲート１３
の出力によって電位固定用ＮＭＯＳトランジスタＱ１８
がオン状態となってそのワード線ＷＬの電位をＶcc／２
（ビット線電位）に固定する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に不良ワード線を予備ワード線（以下、冗長ワー
ド線と称する）と置換する冗長構成を採るダイナミック
ＲＡＭなどの半導体記憶装置におけるＸデコーダ回路に
関する。
し、特に不良ワード線を予備ワード線（以下、冗長ワー
ド線と称する）と置換する冗長構成を採るダイナミック
ＲＡＭなどの半導体記憶装置におけるＸデコーダ回路に
関する。
【０００２】
【従来の技術】メモリチップの製造歩留りを実用的水準
以上に保つことは、記憶容量の増大に伴って難しくな
る。この歩留り低下の主な原因である欠陥メモリセルを
救済するために、予備メモリセルをあらかじめチップ内
に配置し、この予備メモリセルを欠陥メモリセルと回路
的に置換するいわゆる冗長構成が採られる。
以上に保つことは、記憶容量の増大に伴って難しくな
る。この歩留り低下の主な原因である欠陥メモリセルを
救済するために、予備メモリセルをあらかじめチップ内
に配置し、この予備メモリセルを欠陥メモリセルと回路
的に置換するいわゆる冗長構成が採られる。
【０００３】この冗長構成において、欠陥メモリセルを
救済する単位は、ワード線（またはビット線）に沿った
行（または列）のライン（メモリセル配列）である。こ
のライン単位での置換のために、通常複数本の冗長ライ
ンが用意される。欠陥メモリセルを含むラインと冗長ラ
インとの置換は、冗長ラインを選択する冗長デコーダに
欠陥アドレスを登録することで行われる。そして、その
登録手段として例えば冗長ヒューズが用いられ、これを
電気的に溶断することによって欠陥アドレスの登録が行
われる。
救済する単位は、ワード線（またはビット線）に沿った
行（または列）のライン（メモリセル配列）である。こ
のライン単位での置換のために、通常複数本の冗長ライ
ンが用意される。欠陥メモリセルを含むラインと冗長ラ
インとの置換は、冗長ラインを選択する冗長デコーダに
欠陥アドレスを登録することで行われる。そして、その
登録手段として例えば冗長ヒューズが用いられ、これを
電気的に溶断することによって欠陥アドレスの登録が行
われる。
【０００４】ダイナミックＲＡＭの基本的な構成を図８
に示す。同図において、平面的にアレイ状に配列された
多数のメモリセルによっててセル・アレイ８１が構成さ
れている。このセル・アレイ８１のワード線はＸ（行）
デコーダ８２によって選択駆動され、ビット線はＹ
（列）デコーダ回路８３によって選択駆動される。Ｘ，
Ｙデコーダ回路８２，８３には、アドレスバッファ８４
を介してＸ，Ｙアドレスが与えられる。
に示す。同図において、平面的にアレイ状に配列された
多数のメモリセルによっててセル・アレイ８１が構成さ
れている。このセル・アレイ８１のワード線はＸ（行）
デコーダ８２によって選択駆動され、ビット線はＹ
（列）デコーダ回路８３によって選択駆動される。Ｘ，
Ｙデコーダ回路８２，８３には、アドレスバッファ８４
を介してＸ，Ｙアドレスが与えられる。
【０００５】Ｘデコーダ回路８２は、行選択信号ＲＡＳ
N （添字“N ”は負論理を表わすものとし、以下同様と
する）を入力とするＲＡＳコントロール回路８５によっ
て制御される。一方、Ｙデコーダ回路８３は、列選択信
号ＣＡＳN を入力とするＣＡＳコントロール回路８６に
よって制御される。このＸ，Ｙアドレス指定によって選
択されたメモリセルのデータはビット線に転送され、セ
ンスアンプ８７によって増幅された後、ＮＡＮＤゲート
８８を介して出力される。
N （添字“N ”は負論理を表わすものとし、以下同様と
する）を入力とするＲＡＳコントロール回路８５によっ
て制御される。一方、Ｙデコーダ回路８３は、列選択信
号ＣＡＳN を入力とするＣＡＳコントロール回路８６に
よって制御される。このＸ，Ｙアドレス指定によって選
択されたメモリセルのデータはビット線に転送され、セ
ンスアンプ８７によって増幅された後、ＮＡＮＤゲート
８８を介して出力される。
【０００６】図９に、Ｘデコーダ回路の従来例を示す。
同図において、電源Ｖccと接地間には、ＰＭＯＳトラン
ジスタＱ９１と２つのＮＭＯＳトランジスタＱ９２，Ｑ
９３が直列に接続されている。ＰＭＯＳトランジスタＱ
９１のゲートには、スタンバイ時に“Ｌ”レベル、アク
ティブ時に“Ｈ”レベルとなる活性化信号ＸＡＣＴが印
加される。また、トランジスタＱ９２，Ｑ９３の各ゲー
トには、アドレス選択信号Ｘ１，Ｘ２が印加される。
同図において、電源Ｖccと接地間には、ＰＭＯＳトラン
ジスタＱ９１と２つのＮＭＯＳトランジスタＱ９２，Ｑ
９３が直列に接続されている。ＰＭＯＳトランジスタＱ
９１のゲートには、スタンバイ時に“Ｌ”レベル、アク
ティブ時に“Ｈ”レベルとなる活性化信号ＸＡＣＴが印
加される。また、トランジスタＱ９２，Ｑ９３の各ゲー
トには、アドレス選択信号Ｘ１，Ｘ２が印加される。
【０００７】ＰＭＯＳトランジスタＱ９１のドレイン端
であるノードａと電源Ｖcc間には、ＰＭＯＳトランジス
タＱ９４が接続されている。このノードａの電圧は、イ
ンバータ９１で反転されてＰＭＯＳトランジスタＱ９４
のゲート入力となる。一方、ブートストラップ回路（図
示せず）から供給されるブースト信号は、ＮＭＯＳトラ
ンジスタＱ９５を介してワード線ＷＬに印加される。
であるノードａと電源Ｖcc間には、ＰＭＯＳトランジス
タＱ９４が接続されている。このノードａの電圧は、イ
ンバータ９１で反転されてＰＭＯＳトランジスタＱ９４
のゲート入力となる。一方、ブートストラップ回路（図
示せず）から供給されるブースト信号は、ＮＭＯＳトラ
ンジスタＱ９５を介してワード線ＷＬに印加される。
【０００８】このＮＭＯＳトランジスタＱ９５のゲート
には、ノードｂの電圧がＮＭＯＳトランジスタＱ９６を
介して印加される。ＮＭＯＳトランジスタＱ９６のゲー
トには、電源Ｖccの電圧が印加されている。また、ワー
ド線ＷＬと接地間には、プルダウン用のＮＭＯＳトラン
ジスタＱ９７が接続されている。このＮＭＯＳトランジ
スタＱ９７のゲートには、ノードｂの電圧がインバータ
９２で反転されて印加される。
には、ノードｂの電圧がＮＭＯＳトランジスタＱ９６を
介して印加される。ＮＭＯＳトランジスタＱ９６のゲー
トには、電源Ｖccの電圧が印加されている。また、ワー
ド線ＷＬと接地間には、プルダウン用のＮＭＯＳトラン
ジスタＱ９７が接続されている。このＮＭＯＳトランジ
スタＱ９７のゲートには、ノードｂの電圧がインバータ
９２で反転されて印加される。
【０００９】上記構成の従来のＸデコーダ回路において
は、活性化信号ＸＡＣＴが“Ｈ”レベルになることによ
って活性化され、アドレス選択信号Ｘ１，Ｘ２によって
選択されたワード線ＷＬへ、ＮＭＯＳトランジスタＱ９
５を介してブースト信号が伝達される。すなわち、活性
化信号ＸＡＣＴが“Ｈ”レベルになると、ＰＭＯＳトラ
ンジスタＱ９１がオフ状態となるため、アドレス選択信
号Ｘ１，Ｘ２による選択時に、ノードｂの電位が“Ｈ”
レベルとなる。これにより、ＮＭＯＳトランジスタＱ９
６，Ｑ９５で構成するセルフブースト回路がオン状態と
なり、ＮＭＯＳトランジスタ９５を介してワード線ＷＬ
へブースト信号が伝達されることになる。
は、活性化信号ＸＡＣＴが“Ｈ”レベルになることによ
って活性化され、アドレス選択信号Ｘ１，Ｘ２によって
選択されたワード線ＷＬへ、ＮＭＯＳトランジスタＱ９
５を介してブースト信号が伝達される。すなわち、活性
化信号ＸＡＣＴが“Ｈ”レベルになると、ＰＭＯＳトラ
ンジスタＱ９１がオフ状態となるため、アドレス選択信
号Ｘ１，Ｘ２による選択時に、ノードｂの電位が“Ｈ”
レベルとなる。これにより、ＮＭＯＳトランジスタＱ９
６，Ｑ９５で構成するセルフブースト回路がオン状態と
なり、ＮＭＯＳトランジスタ９５を介してワード線ＷＬ
へブースト信号が伝達されることになる。
【００１０】一方、非選択時には、ノードｂの電位が
“Ｌ”レベルにあり、プルダウン用のＮＭＯＳトランジ
スタＱ９７がオン状態となるため、ワード線ＷＬは当該
トランジスタＱ９７を介してＧＮＤレベルに固定され
る。また、スタンバイ時にも、同様に、ノードｂの電位
が“Ｌ”レベルにあるために、ワード線ＷＬはＧＮＤレ
ベルに固定される。
“Ｌ”レベルにあり、プルダウン用のＮＭＯＳトランジ
スタＱ９７がオン状態となるため、ワード線ＷＬは当該
トランジスタＱ９７を介してＧＮＤレベルに固定され
る。また、スタンバイ時にも、同様に、ノードｂの電位
が“Ｌ”レベルにあるために、ワード線ＷＬはＧＮＤレ
ベルに固定される。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のＸデコーダ回路においては、冗長ワード線と置き換え
られた不良ワード線は、プルダウン用のＮＭＯＳトラン
ジスタＱ９７により、スタンバイ時、アクティブ時に拘
らずＧＮＤレベルに固定されている。ところで、ワード
線不良モードは、メモリセルの構造上、ワード線断線
（モード）、ワード線‐ワード線ショート（モード
）、ワード線‐ビット線（あるいはセルプレート）シ
ョート（モード）の３つのモードに大別できる。
のＸデコーダ回路においては、冗長ワード線と置き換え
られた不良ワード線は、プルダウン用のＮＭＯＳトラン
ジスタＱ９７により、スタンバイ時、アクティブ時に拘
らずＧＮＤレベルに固定されている。ところで、ワード
線不良モードは、メモリセルの構造上、ワード線断線
（モード）、ワード線‐ワード線ショート（モード
）、ワード線‐ビット線（あるいはセルプレート）シ
ョート（モード）の３つのモードに大別できる。
【００１２】ここで、このワード線不良モードのうち、
モードの場合を考えると、従来のＸデコーダ回路で
は、不良ワード線がスタンバイ時、アクティブ時に拘ら
ずＧＮＤレベルに固定されることになることから、例え
ばＶcc電位（あるいはＨＶcc電位）のビット線（あるい
はセルプレート）との間に、プルダウン用ＮＭＯＳトラ
ンジスタＱ９７を通してスタンバイ時に貫通電流が流れ
るため、冗長使用チップのスタンバイ電流が増加すると
いう問題があった。
モードの場合を考えると、従来のＸデコーダ回路で
は、不良ワード線がスタンバイ時、アクティブ時に拘ら
ずＧＮＤレベルに固定されることになることから、例え
ばＶcc電位（あるいはＨＶcc電位）のビット線（あるい
はセルプレート）との間に、プルダウン用ＮＭＯＳトラ
ンジスタＱ９７を通してスタンバイ時に貫通電流が流れ
るため、冗長使用チップのスタンバイ電流が増加すると
いう問題があった。
【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、スタンバイ時にプル
ダウン用ＭＯＳトランジスタを通して貫通電流が流れな
いようにし、冗長使用チップのスタンバイ電流の増加を
防止した半導体記憶装置を提供することにある。
であり、その目的とするところは、スタンバイ時にプル
ダウン用ＭＯＳトランジスタを通して貫通電流が流れな
いようにし、冗長使用チップのスタンバイ電流の増加を
防止した半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明による半導体記憶
装置は、スタンバイ時に冗長認識して冗長検出信号を出
力する冗長検出回路と、スタンバイ時において冗長検出
信号が出力されたときワード線をビット線電位もしくは
セルプレート電位に固定する第１の電位固定手段と、ス
タンバイ時において冗長検出信号が出力されないときワ
ード線の電位を基準電位に固定する第２の電位固定手段
とを備えた構成となっている。
装置は、スタンバイ時に冗長認識して冗長検出信号を出
力する冗長検出回路と、スタンバイ時において冗長検出
信号が出力されたときワード線をビット線電位もしくは
セルプレート電位に固定する第１の電位固定手段と、ス
タンバイ時において冗長検出信号が出力されないときワ
ード線の電位を基準電位に固定する第２の電位固定手段
とを備えた構成となっている。
【００１５】
【作用】上記構成の半導体記憶装置において、先ずスタ
ンバイ時に不良ワード線を検出することによって冗長認
識を行う。そして、その冗長すべき不良ワード線におい
て、スタンバイ時に冗長検出信号が出力されたら、その
ワード線の電位を第１の電位固定手段によってビット線
電位もしくはセルプレート電位に固定する。これによ
り、ワード線不良モードがモード、即ちワード線‐ビ
ット線（あるいはセルプレート）ショートの場合でも、
両者間に電位差が生じないため、第２の電位固定手段
（プルダウン用ＭＯＳトランジスタ）を通して貫通電流
が流れることはない。
ンバイ時に不良ワード線を検出することによって冗長認
識を行う。そして、その冗長すべき不良ワード線におい
て、スタンバイ時に冗長検出信号が出力されたら、その
ワード線の電位を第１の電位固定手段によってビット線
電位もしくはセルプレート電位に固定する。これによ
り、ワード線不良モードがモード、即ちワード線‐ビ
ット線（あるいはセルプレート）ショートの場合でも、
両者間に電位差が生じないため、第２の電位固定手段
（プルダウン用ＭＯＳトランジスタ）を通して貫通電流
が流れることはない。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明に係るＸデコーダ回路の基
本形を示す回路図である。図１において、電源Ｖccと接
地間には、ＰＭＯＳトランジスタＱ１１と２つのＮＭＯ
ＳトランジスタＱ１２，Ｑ１３が直列に接続されてい
る。ＰＭＯＳトランジスタＱ１１のゲートには、スタン
バイ時に“Ｌ”レベル、アクティブ時に“Ｈ”レベルと
なる活性化信号ＸＡＣＴが印加され、トランジスタＱ１
２，Ｑ１３の各ゲートには、アドレス選択信号Ｘ１，Ｘ
２が印加される。
に説明する。図１は、本発明に係るＸデコーダ回路の基
本形を示す回路図である。図１において、電源Ｖccと接
地間には、ＰＭＯＳトランジスタＱ１１と２つのＮＭＯ
ＳトランジスタＱ１２，Ｑ１３が直列に接続されてい
る。ＰＭＯＳトランジスタＱ１１のゲートには、スタン
バイ時に“Ｌ”レベル、アクティブ時に“Ｈ”レベルと
なる活性化信号ＸＡＣＴが印加され、トランジスタＱ１
２，Ｑ１３の各ゲートには、アドレス選択信号Ｘ１，Ｘ
２が印加される。
【００１７】ＰＭＯＳトランジスタＱ１１のドレイン端
であるノードａと電源Ｖcc間には、ＰＭＯＳトランジス
タＱ１４が接続されている。このノードａの電圧は、イ
ンバータ１１で反転されてＰＭＯＳトランジスタＱ１４
のゲート入力となる。一方、ブートストラップ回路（図
示せず）から供給されるブースト信号は、ＮＭＯＳトラ
ンジスタＱ１５を介してワード線ＷＬに印加される。
であるノードａと電源Ｖcc間には、ＰＭＯＳトランジス
タＱ１４が接続されている。このノードａの電圧は、イ
ンバータ１１で反転されてＰＭＯＳトランジスタＱ１４
のゲート入力となる。一方、ブートストラップ回路（図
示せず）から供給されるブースト信号は、ＮＭＯＳトラ
ンジスタＱ１５を介してワード線ＷＬに印加される。
【００１８】このＮＭＯＳトランジスタＱ１５のゲート
には、ノードｂの電圧がＮＭＯＳトランジスタＱ１６を
介して印加される。ＮＭＯＳトランジスタＱ１６のゲー
トには、電源Ｖccの電圧が印加されている。ワード線Ｗ
Ｌと接地間には、第１の電位固定手段としてのプルダウ
ン用ＮＭＯＳトランジスタＱ１７が接続されている。こ
のＮＭＯＳトランジスタＱ１７のゲートには、ノードｂ
の電圧および後述する冗長検出信号ＲＸＤＥＣを２入力
とするＮＯＲゲート１２の出力が印加される。
には、ノードｂの電圧がＮＭＯＳトランジスタＱ１６を
介して印加される。ＮＭＯＳトランジスタＱ１６のゲー
トには、電源Ｖccの電圧が印加されている。ワード線Ｗ
Ｌと接地間には、第１の電位固定手段としてのプルダウ
ン用ＮＭＯＳトランジスタＱ１７が接続されている。こ
のＮＭＯＳトランジスタＱ１７のゲートには、ノードｂ
の電圧および後述する冗長検出信号ＲＸＤＥＣを２入力
とするＮＯＲゲート１２の出力が印加される。
【００１９】また、ワード線ＷＬとビット線電位（本例
では、Ｖcc／２）との間には、第２の電位固定手段とし
ての電位固定用ＮＭＯＳトランジスタＱ１８が接続され
ている。このＮＭＯＳトランジスタＱ１８のゲートに
は、活性化信号ＸＡＣＴの反転信号ＸＡＣＴN および冗
長検出信号ＲＸＤＥＣを２入力とするＡＮＤゲート１３
の出力が印加される。
では、Ｖcc／２）との間には、第２の電位固定手段とし
ての電位固定用ＮＭＯＳトランジスタＱ１８が接続され
ている。このＮＭＯＳトランジスタＱ１８のゲートに
は、活性化信号ＸＡＣＴの反転信号ＸＡＣＴN および冗
長検出信号ＲＸＤＥＣを２入力とするＡＮＤゲート１３
の出力が印加される。
【００２０】図２は、冗長検出回路の一例を示す回路図
である。この冗長検出回路はスタンバイ時に冗長認識
し、上述した冗長検出信号ＲＸＤＥＣを出力する回路で
ある。図２において、電源Ｖccと接地間には、ＰＭＯＳ
トランジスタＱ２１およびＮＭＯＳトランジスタＱ２２
がヒューズＦｎを挟んで直列に接続されている。ＰＭＯ
ＳトランジスタＱ２１のゲートには活性化信号ＸＡＣＴ
が印加され、ＮＭＯＳトランジスタＱ２２のゲートには
電源Ｖccの電圧が印加されている。
である。この冗長検出回路はスタンバイ時に冗長認識
し、上述した冗長検出信号ＲＸＤＥＣを出力する回路で
ある。図２において、電源Ｖccと接地間には、ＰＭＯＳ
トランジスタＱ２１およびＮＭＯＳトランジスタＱ２２
がヒューズＦｎを挟んで直列に接続されている。ＰＭＯ
ＳトランジスタＱ２１のゲートには活性化信号ＸＡＣＴ
が印加され、ＮＭＯＳトランジスタＱ２２のゲートには
電源Ｖccの電圧が印加されている。
【００２１】この冗長検出回路において、ヒューズＦｎ
が切断されていない非冗長時には、冗長検出信号ＲＸＤ
ＥＣが“Ｌ”レベル（ＧＮＤレベル）にある。一方、不
良ワード線に対応したヒューズＦｎが溶断された冗長時
には、活性化信号ＸＡＣＴが“Ｌ”レベルとなることに
より冗長検出信号ＲＸＤＥＣが“Ｈ”レベル（Ｖccレベ
ル）となる。この冗長検出信号ＲＸＤＥＣは、図１のＸ
デコーダ回路におけるＮＯＲゲート１２およびＡＮＤゲ
ート１３の各一入力となる。
が切断されていない非冗長時には、冗長検出信号ＲＸＤ
ＥＣが“Ｌ”レベル（ＧＮＤレベル）にある。一方、不
良ワード線に対応したヒューズＦｎが溶断された冗長時
には、活性化信号ＸＡＣＴが“Ｌ”レベルとなることに
より冗長検出信号ＲＸＤＥＣが“Ｈ”レベル（Ｖccレベ
ル）となる。この冗長検出信号ＲＸＤＥＣは、図１のＸ
デコーダ回路におけるＮＯＲゲート１２およびＡＮＤゲ
ート１３の各一入力となる。
【００２２】次に、図１のＸデコーダ回路の回路動作に
ついて説明する。Ｘデコーダ回路は、活性化信号ＸＡＣ
Ｔが“Ｈ”レベルになることによって活性化される。こ
のＸデコーダ回路のアクティブ時には、アドレス選択信
号Ｘ１，Ｘ２によって選択されたワード線ＷＬへブース
ト信号が伝達される。
ついて説明する。Ｘデコーダ回路は、活性化信号ＸＡＣ
Ｔが“Ｈ”レベルになることによって活性化される。こ
のＸデコーダ回路のアクティブ時には、アドレス選択信
号Ｘ１，Ｘ２によって選択されたワード線ＷＬへブース
ト信号が伝達される。
【００２３】すなわち、活性化信号ＸＡＣＴが“Ｈ”レ
ベルになると、ＰＭＯＳトランジスタＱ１１がオフ状態
となるため、アドレス選択信号Ｘ１，Ｘ２による選択時
に、ノードｂの電位が“Ｈ”レベルとなる。これによ
り、ＮＭＯＳトランジスタＱ１６，Ｑ１５がオン状態と
なり、ブースト信号がＮＭＯＳトランジスタＱ１５を介
してワード線ＷＬに伝達されることになる。
ベルになると、ＰＭＯＳトランジスタＱ１１がオフ状態
となるため、アドレス選択信号Ｘ１，Ｘ２による選択時
に、ノードｂの電位が“Ｈ”レベルとなる。これによ
り、ＮＭＯＳトランジスタＱ１６，Ｑ１５がオン状態と
なり、ブースト信号がＮＭＯＳトランジスタＱ１５を介
してワード線ＷＬに伝達されることになる。
【００２４】また、非選択時には、ノードｂの電位が
“Ｌ”レベルにあるため、その電位がＮＯＲゲート１２
を介してプルダウン用ＮＭＯＳトランジスタＱ１７のゲ
ートに印加されることにより、当該トランジスタＱ１７
がオン状態となる。これにより、ワード線ＷＬはＮＭＯ
ＳトランジスタＱ１７を介して基準電位であるＧＮＤレ
ベルに固定される。
“Ｌ”レベルにあるため、その電位がＮＯＲゲート１２
を介してプルダウン用ＮＭＯＳトランジスタＱ１７のゲ
ートに印加されることにより、当該トランジスタＱ１７
がオン状態となる。これにより、ワード線ＷＬはＮＭＯ
ＳトランジスタＱ１７を介して基準電位であるＧＮＤレ
ベルに固定される。
【００２５】一方、スタンバイ時には、図２の冗長検出
回路によって不良ワード線の検出が行われる。すなわ
ち、この冗長検出回路において、不良ワード線に対応し
たヒューズＦｎが溶断されていると、活性化信号ＸＡＣ
Ｔが“Ｌ”レベルになることにより、対応する不良ワー
ド線のＸデコーダ回路に対して冗長検出信号ＲＸＤＥＣ
が出力される。
回路によって不良ワード線の検出が行われる。すなわ
ち、この冗長検出回路において、不良ワード線に対応し
たヒューズＦｎが溶断されていると、活性化信号ＸＡＣ
Ｔが“Ｌ”レベルになることにより、対応する不良ワー
ド線のＸデコーダ回路に対して冗長検出信号ＲＸＤＥＣ
が出力される。
【００２６】この冗長検出信号ＲＸＤＥＣは、図１のＸ
デコーダ回路において、ＮＯＲゲート１２およびＡＮＤ
ゲート１３の各一入力となる。これにより、ＮＯＲゲー
ト１２の出力が“Ｌ”レベルとなるため、プルダウン用
ＮＭＯＳトランジスタＱ１７はオフ状態となる。一方、
ＡＮＤゲート１３は活性化信号ＸＡＣＴの反転信号ＸＡ
ＣＴN を他入力とするため、その出力は“Ｈ”レベルと
なる。これにより、電位固定用ＮＭＯＳトランジスタＱ
１８がオン状態となる。
デコーダ回路において、ＮＯＲゲート１２およびＡＮＤ
ゲート１３の各一入力となる。これにより、ＮＯＲゲー
ト１２の出力が“Ｌ”レベルとなるため、プルダウン用
ＮＭＯＳトランジスタＱ１７はオフ状態となる。一方、
ＡＮＤゲート１３は活性化信号ＸＡＣＴの反転信号ＸＡ
ＣＴN を他入力とするため、その出力は“Ｈ”レベルと
なる。これにより、電位固定用ＮＭＯＳトランジスタＱ
１８がオン状態となる。
【００２７】すなわち、活性化信号ＸＡＣＴが“Ｌ”レ
ベルとなるスタンバイ時には、プルダウン用のＮＭＯＳ
トランジスタＱ１７はオフ状態となり、ＮＭＯＳトラン
ジスタＱ１８がオン状態となるため、ワード線ＷＬはビ
ット線電位（本例では、Ｖcc／２）に固定される。これ
により、ワード線不良モードが、ワード線‐ビット線
（セルプレート）ショートのモードの場合であって
も、スタンバイ時にワード線ＷＬがビット線電位（ある
いはセルプレート電位）に固定されることで、両者間に
電位差が生じないため、貫通電流が流れることはない。
ベルとなるスタンバイ時には、プルダウン用のＮＭＯＳ
トランジスタＱ１７はオフ状態となり、ＮＭＯＳトラン
ジスタＱ１８がオン状態となるため、ワード線ＷＬはビ
ット線電位（本例では、Ｖcc／２）に固定される。これ
により、ワード線不良モードが、ワード線‐ビット線
（セルプレート）ショートのモードの場合であって
も、スタンバイ時にワード線ＷＬがビット線電位（ある
いはセルプレート電位）に固定されることで、両者間に
電位差が生じないため、貫通電流が流れることはない。
【００２８】以下、上記構成のＸデコーダ回路を使用し
た場合の冗長構成について、具体例をもって説明する。
図３に、アドレス選択信号Ｘ１，Ｘ２に対応して４本の
ワード線ＷＬ１〜ＷＬ４を単位として構成した場合のＸ
デコーダ回路の回路例を示す。図中、図１と同等部分に
は同一符号を付して示している。
た場合の冗長構成について、具体例をもって説明する。
図３に、アドレス選択信号Ｘ１，Ｘ２に対応して４本の
ワード線ＷＬ１〜ＷＬ４を単位として構成した場合のＸ
デコーダ回路の回路例を示す。図中、図１と同等部分に
は同一符号を付して示している。
【００２９】同図から明らかなように、ブースト信号を
ワード線ＷＬに選択的に供給するＮＭＯＳトランジスタ
Ｑ１５、このトランジスタＱ１５をノードｂの電位に応
じてオン／オフ制御するＮＭＯＳトランジスタＱ１６、
ワード線ＷＬをＧＮＤレベルに固定するプルダウン用Ｎ
ＭＯＳトランジスタＱ１７、ワード線ＷＬをＶcc／２レ
ベルに固定する電位固定用ＮＭＯＳトランジスタＱ１８
が、各ワード線ＷＬ１〜ＷＬ４毎に設けられている。
ワード線ＷＬに選択的に供給するＮＭＯＳトランジスタ
Ｑ１５、このトランジスタＱ１５をノードｂの電位に応
じてオン／オフ制御するＮＭＯＳトランジスタＱ１６、
ワード線ＷＬをＧＮＤレベルに固定するプルダウン用Ｎ
ＭＯＳトランジスタＱ１７、ワード線ＷＬをＶcc／２レ
ベルに固定する電位固定用ＮＭＯＳトランジスタＱ１８
が、各ワード線ＷＬ１〜ＷＬ４毎に設けられている。
【００３０】図４は、冗長用Ｘデコーダ回路の具体例を
示す回路図である。同図において、電源Ｖccと接地間に
ＰＭＯＳトランジスタＱ３１と２つのＮＭＯＳトランジ
スタＱ３２，Ｑ３３が直列に接続されており、ＰＭＯＳ
トランジスタＱ３１のゲートには活性化信号ＸＡＣＴ
が、トランジスタＱ３２，Ｑ３３の各ゲートにはアドレ
ス選択信号Ｘ１，Ｘ２がそれぞれ印加される。ＰＭＯＳ
トランジスタＱ３１のドレイン端であるノードｃと電源
Ｖcc間には、ＰＭＯＳトランジスタＱ３４が接続されて
いる。このノードｃの電圧は、インバータ３１で反転さ
れてＰＭＯＳトランジスタＱ３４のゲート入力となる。
示す回路図である。同図において、電源Ｖccと接地間に
ＰＭＯＳトランジスタＱ３１と２つのＮＭＯＳトランジ
スタＱ３２，Ｑ３３が直列に接続されており、ＰＭＯＳ
トランジスタＱ３１のゲートには活性化信号ＸＡＣＴ
が、トランジスタＱ３２，Ｑ３３の各ゲートにはアドレ
ス選択信号Ｘ１，Ｘ２がそれぞれ印加される。ＰＭＯＳ
トランジスタＱ３１のドレイン端であるノードｃと電源
Ｖcc間には、ＰＭＯＳトランジスタＱ３４が接続されて
いる。このノードｃの電圧は、インバータ３１で反転さ
れてＰＭＯＳトランジスタＱ３４のゲート入力となる。
【００３１】一方、先述したＸデコーダ回路における４
本のワード線ＷＬ１〜ＷＬ４の各々に対応して設けられ
た４本の冗長ワード線ＲＷＬ１〜ＲＷＬ４の各々にブー
スト信号を供給するために、４個のＮＭＯＳトランジス
タＱ３５1 〜Ｑ３５4 が設けられている。この４個のＮ
ＭＯＳトランジスタＱ３５1 〜Ｑ３５4 は、ノードｄの
電圧に応じて４個のＮＭＯＳトランジスタＱ３６1 〜Ｑ
３６4 によってそれぞれオン／オフ制御される。
本のワード線ＷＬ１〜ＷＬ４の各々に対応して設けられ
た４本の冗長ワード線ＲＷＬ１〜ＲＷＬ４の各々にブー
スト信号を供給するために、４個のＮＭＯＳトランジス
タＱ３５1 〜Ｑ３５4 が設けられている。この４個のＮ
ＭＯＳトランジスタＱ３５1 〜Ｑ３５4 は、ノードｄの
電圧に応じて４個のＮＭＯＳトランジスタＱ３６1 〜Ｑ
３６4 によってそれぞれオン／オフ制御される。
【００３２】また、４本の冗長ワード線ＲＷＬ１〜ＲＷ
Ｌ４と接地間には、プルダウン用ＮＭＯＳトランジスタ
Ｑ３７1 〜Ｑ３７4 がそれぞれ接続されている。ＮＭＯ
ＳトランジスタＱ３７1 〜Ｑ３７4 の各ゲートには、ノ
ードｄの電圧がインバータ３２を介して印加される。こ
れにより、活性化信号ＸＡＣＴが“Ｌ”レベルとなるス
タンバイ時に、冗長ワード線ＲＷＬ１〜ＲＷＬ４はトラ
ンジスタＱ３７1 〜Ｑ３７4 を介してＧＮＤレベルに固
定される。
Ｌ４と接地間には、プルダウン用ＮＭＯＳトランジスタ
Ｑ３７1 〜Ｑ３７4 がそれぞれ接続されている。ＮＭＯ
ＳトランジスタＱ３７1 〜Ｑ３７4 の各ゲートには、ノ
ードｄの電圧がインバータ３２を介して印加される。こ
れにより、活性化信号ＸＡＣＴが“Ｌ”レベルとなるス
タンバイ時に、冗長ワード線ＲＷＬ１〜ＲＷＬ４はトラ
ンジスタＱ３７1 〜Ｑ３７4 を介してＧＮＤレベルに固
定される。
【００３３】図５は、冗長ヒューズ回路の具体例を示す
回路図である。図５において、電源Ｖccとノードｅとの
間にはＰＭＯＳトランジスタＱ４１が接続されており、
このＰＭＯＳトランジスタＱ４１のゲートには活性化信
号ＸＡＣＴが印加される。ノードｅと接地間には、ヒュ
ーズＦ１とＮＭＯＳトランジスタＱ４２、ヒューズＦ２
とＮＭＯＳトランジスタＱ４３がそれぞれ直列に接続さ
れている。ＮＭＯＳトランジスタＱ４２，Ｑ４３の各ゲ
ートには、アドレス選択信号Ｘ１，Ｘ２が印加される。
回路図である。図５において、電源Ｖccとノードｅとの
間にはＰＭＯＳトランジスタＱ４１が接続されており、
このＰＭＯＳトランジスタＱ４１のゲートには活性化信
号ＸＡＣＴが印加される。ノードｅと接地間には、ヒュ
ーズＦ１とＮＭＯＳトランジスタＱ４２、ヒューズＦ２
とＮＭＯＳトランジスタＱ４３がそれぞれ直列に接続さ
れている。ＮＭＯＳトランジスタＱ４２，Ｑ４３の各ゲ
ートには、アドレス選択信号Ｘ１，Ｘ２が印加される。
【００３４】電源Ｖccとノードｅとの間にはさらにＰＭ
ＯＳトランジスタＱ４４が接続されている。ノードｅの
電圧は、インバータ４１で反転されてＰＭＯＳトランジ
スタＱ４４のゲート入力になるとともに、プリデコーダ
停止信号ＲＸＤＥＣ０として後述するプリデコーダ回路
に供給される。
ＯＳトランジスタＱ４４が接続されている。ノードｅの
電圧は、インバータ４１で反転されてＰＭＯＳトランジ
スタＱ４４のゲート入力になるとともに、プリデコーダ
停止信号ＲＸＤＥＣ０として後述するプリデコーダ回路
に供給される。
【００３５】ノードｅの電圧はさらに、インバータ４１
で反転された後、インバータ４２およびＮＭＯＳトラン
ジスタＱ４５を介してＮＭＯＳトランジスタＱ４６のゲ
ートに、さらにＮＭＯＳトランジスタＱ４７のゲートに
それぞれ印加される。ＮＭＯＳトランジスタＱ４６は、
ＮＭＯＳトランジスタＱ４８を挟んでＮＭＯＳトランジ
スタＱ４７と直列に接続され、ブートストラップ回路
（図示せず）から供給されるブースト信号０をブースト
信号１として図４の冗長用Ｘデコーダ回路に対して出力
する。
で反転された後、インバータ４２およびＮＭＯＳトラン
ジスタＱ４５を介してＮＭＯＳトランジスタＱ４６のゲ
ートに、さらにＮＭＯＳトランジスタＱ４７のゲートに
それぞれ印加される。ＮＭＯＳトランジスタＱ４６は、
ＮＭＯＳトランジスタＱ４８を挟んでＮＭＯＳトランジ
スタＱ４７と直列に接続され、ブートストラップ回路
（図示せず）から供給されるブースト信号０をブースト
信号１として図４の冗長用Ｘデコーダ回路に対して出力
する。
【００３６】図６は、プリデコーダ回路の具体例を示す
回路図である。図６において、電源Ｖccと接地間には、
ＰＭＯＳトランジスタＱ５１と２つのＮＭＯＳトランジ
スタＱ５２，Ｑ５３が直列に接続されている。ＰＭＯＳ
トランジスタＱ５１のゲートには活性化信号ＸＡＣＴが
印加され、ＮＭＯＳトランジスタＱ５２，Ｑ５３の各ゲ
ートにはアドレス選択信号Ｘ１，Ｘ２が印加される。
回路図である。図６において、電源Ｖccと接地間には、
ＰＭＯＳトランジスタＱ５１と２つのＮＭＯＳトランジ
スタＱ５２，Ｑ５３が直列に接続されている。ＰＭＯＳ
トランジスタＱ５１のゲートには活性化信号ＸＡＣＴが
印加され、ＮＭＯＳトランジスタＱ５２，Ｑ５３の各ゲ
ートにはアドレス選択信号Ｘ１，Ｘ２が印加される。
【００３７】ＰＭＯＳトランジスタＱ５１のドレイン端
であるノードｆと電源Ｖcc間には、ＰＭＯＳトランジス
タＱ５４が接続されている。このノードｆの電圧は、イ
ンバータ５１で反転されてＰＭＯＳトランジスタＱ５４
のゲート入力になるとともに、ＮＡＮＤゲート５２の一
入力となる。このＮＡＮＤゲート５２は、図５の冗長ヒ
ューズ回路から供給されるプリデコーダ停止信号ＲＸＤ
ＥＣ０を他入力としている。
であるノードｆと電源Ｖcc間には、ＰＭＯＳトランジス
タＱ５４が接続されている。このノードｆの電圧は、イ
ンバータ５１で反転されてＰＭＯＳトランジスタＱ５４
のゲート入力になるとともに、ＮＡＮＤゲート５２の一
入力となる。このＮＡＮＤゲート５２は、図５の冗長ヒ
ューズ回路から供給されるプリデコーダ停止信号ＲＸＤ
ＥＣ０を他入力としている。
【００３８】ＮＡＮＤゲート５３の出力は、インバータ
５４およびＮＭＯＳトランジスタＱ５５を介してＮＭＯ
ＳトランジスタＱ５６のゲートに、さらにＮＭＯＳトラ
ンジスタＱ５７のゲートにそれぞれ印加される。ＮＭＯ
ＳトランジスタＱ５６は、ＮＭＯＳトランジスタＱ５８
を挟んでＮＭＯＳトランジスタＱ５７と直列に接続さ
れ、ブートストラップ回路（図示せず）から供給される
ブースト信号０をブースト信号２として図３のＸデコー
ダ回路に対して出力する。
５４およびＮＭＯＳトランジスタＱ５５を介してＮＭＯ
ＳトランジスタＱ５６のゲートに、さらにＮＭＯＳトラ
ンジスタＱ５７のゲートにそれぞれ印加される。ＮＭＯ
ＳトランジスタＱ５６は、ＮＭＯＳトランジスタＱ５８
を挟んでＮＭＯＳトランジスタＱ５７と直列に接続さ
れ、ブートストラップ回路（図示せず）から供給される
ブースト信号０をブースト信号２として図３のＸデコー
ダ回路に対して出力する。
【００３９】上記構成の冗長回路において、図５の冗長
ヒューズ回路は、冗長アドレス選択の場合、図４の冗長
用Ｘデコーダ回路に対してブースト信号１を出力すると
ともに、図６のプリデコーダ回路に対してプリデコーダ
停止信号ＲＸＤＥＣ０を出力する。すると、プリデコー
ダ回路は、図３のＸデコーダ回路に対するブースト信号
２の出力を停止する。その結果、例えばワード線ＷＬ１
が冗長ワード線ＲＷＬ１に置き換えられる。
ヒューズ回路は、冗長アドレス選択の場合、図４の冗長
用Ｘデコーダ回路に対してブースト信号１を出力すると
ともに、図６のプリデコーダ回路に対してプリデコーダ
停止信号ＲＸＤＥＣ０を出力する。すると、プリデコー
ダ回路は、図３のＸデコーダ回路に対するブースト信号
２の出力を停止する。その結果、例えばワード線ＷＬ１
が冗長ワード線ＲＷＬ１に置き換えられる。
【００４０】本具体例の場合、図５の冗長ヒューズ回路
および図６のプリデコーダ回路は、Ｘデコーダ単位であ
る４本のワード線ＷＬ１〜ＷＬ４に対応して４系統設け
られることになる。すなわち、この具体例では、Ｘデコ
ーダ回路単位での冗長例であるので、ワード線ＷＬ１〜
ＷＬ４が冗長ワード線ＲＷＬ１〜ＲＷＬ４に置き換えら
れることになる。
および図６のプリデコーダ回路は、Ｘデコーダ単位であ
る４本のワード線ＷＬ１〜ＷＬ４に対応して４系統設け
られることになる。すなわち、この具体例では、Ｘデコ
ーダ回路単位での冗長例であるので、ワード線ＷＬ１〜
ＷＬ４が冗長ワード線ＲＷＬ１〜ＲＷＬ４に置き換えら
れることになる。
【００４１】図７に、冗長アドレス時（Ａ）および非冗
長アドレス時（Ｂ）のタイミングチャートを示す。同図
において、活性化信号ＸＡＣＴは、スタンバイ時に
“Ｌ”レベル、アクティブ時に“Ｈ”レベルとなる。ま
た、（ａ）〜（ｃ）は図３の各部の電圧波形を表してお
り、（ａ）はノードｂの電圧、（ｂ）はＮＯＲゲート１
２の出力、（ｃ）はＡＮＤゲート１３の出力である。
長アドレス時（Ｂ）のタイミングチャートを示す。同図
において、活性化信号ＸＡＣＴは、スタンバイ時に
“Ｌ”レベル、アクティブ時に“Ｈ”レベルとなる。ま
た、（ａ）〜（ｃ）は図３の各部の電圧波形を表してお
り、（ａ）はノードｂの電圧、（ｂ）はＮＯＲゲート１
２の出力、（ｃ）はＡＮＤゲート１３の出力である。
【００４２】図２の冗長検出回路でＸデコーダ単位の冗
長検出が行われ、冗長検出信号ＲＸＤＥＣが図３のＸデ
コーダ回路に与えられると、スタンバイ時は、活性化信
号ＸＡＣＴが“Ｌ”レベル（ＸＡＣＴN が“Ｈ”レベ
ル）であるため、ＡＮＤゲート１３の出力（ｃ）が
“Ｈ”レベルとなる。これにより、電位固定用ＮＭＯＳ
トランジスタＱ１８1 〜Ｑ１８4 がオン状態となるため
に、ワード線ＷＬ１〜ＷＬ４の電位はＶcc／２（ビット
線電位）に固定される。
長検出が行われ、冗長検出信号ＲＸＤＥＣが図３のＸデ
コーダ回路に与えられると、スタンバイ時は、活性化信
号ＸＡＣＴが“Ｌ”レベル（ＸＡＣＴN が“Ｈ”レベ
ル）であるため、ＡＮＤゲート１３の出力（ｃ）が
“Ｈ”レベルとなる。これにより、電位固定用ＮＭＯＳ
トランジスタＱ１８1 〜Ｑ１８4 がオン状態となるため
に、ワード線ＷＬ１〜ＷＬ４の電位はＶcc／２（ビット
線電位）に固定される。
【００４３】アクティブ時は、活性化信号ＸＡＣＴが
“Ｈ”レベルになり、ＰＭＯＳトランジスタＱ１１がオ
フ状態となるため、アドレス選択信号Ｘ１，Ｘ２による
選択時に、ノードｂの電位（ａ）が“Ｈ”レベルとな
る。これにより、ＮＭＯＳトランジスタＱ１６1 〜Ｑ１
６4 ，Ｑ１５1 〜Ｑ１５4がオン状態となり、ブースト
信号２，２′がＮＭＯＳトランジスタＱ１５1 〜Ｑ１５
4 を介してワード線ＷＬ１〜ＷＬ４に伝達される。この
とき、図６のプリデコーダ回路において、ＮＭＯＳトラ
ンジスタＱ５７，Ｑ５８がオン状態にあり、ブースト信
号２，２′がＧＮＤ電位にあるため、ワード線ＷＬ１〜
ＷＬ４の電位はＧＮＤ電位となる。
“Ｈ”レベルになり、ＰＭＯＳトランジスタＱ１１がオ
フ状態となるため、アドレス選択信号Ｘ１，Ｘ２による
選択時に、ノードｂの電位（ａ）が“Ｈ”レベルとな
る。これにより、ＮＭＯＳトランジスタＱ１６1 〜Ｑ１
６4 ，Ｑ１５1 〜Ｑ１５4がオン状態となり、ブースト
信号２，２′がＮＭＯＳトランジスタＱ１５1 〜Ｑ１５
4 を介してワード線ＷＬ１〜ＷＬ４に伝達される。この
とき、図６のプリデコーダ回路において、ＮＭＯＳトラ
ンジスタＱ５７，Ｑ５８がオン状態にあり、ブースト信
号２，２′がＧＮＤ電位にあるため、ワード線ＷＬ１〜
ＷＬ４の電位はＧＮＤ電位となる。
【００４４】一方、冗長されないＸデコーダ回路では、
冗長検出信号ＲＸＤＥＣが“Ｌ”レベルであり、スタン
バイ時は、活性化信号ＸＡＣＴが“Ｌ”レベルであるこ
とでノードの電圧（ａ）も“Ｌ”レベルであるため、Ｎ
ＯＲゲート１２の出力（ｂ）が“Ｈ”レベルとなる。こ
れにより、プルダウン用ＮＭＯＳトランジスタＱ１７1
〜Ｑ１７4 がオン状態となるため、ワード線ＷＬ１〜Ｗ
Ｌ４の電位はＧＮＤ電位に固定される。アクティブ時に
は、通常アクセスとなる。
冗長検出信号ＲＸＤＥＣが“Ｌ”レベルであり、スタン
バイ時は、活性化信号ＸＡＣＴが“Ｌ”レベルであるこ
とでノードの電圧（ａ）も“Ｌ”レベルであるため、Ｎ
ＯＲゲート１２の出力（ｂ）が“Ｈ”レベルとなる。こ
れにより、プルダウン用ＮＭＯＳトランジスタＱ１７1
〜Ｑ１７4 がオン状態となるため、ワード線ＷＬ１〜Ｗ
Ｌ４の電位はＧＮＤ電位に固定される。アクティブ時に
は、通常アクセスとなる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
スタンバイ時に不良ワード線を検出することによって冗
長認識を行い、その冗長すべき不良ワード線において、
スタンバイ時に冗長検出信号が出力されたら、そのワー
ド線の電位をビット線電位もしくはセルプレート電位に
固定する構成としたことにより、ワード線不良モードが
ワード線‐ビット線（あるいはセルプレート）ショート
の場合でも、プルダウン用ＭＯＳトランジスタを通して
貫通電流が流れることはないので、冗長使用チップのス
タンバイ電流の増加を防止できることになる。
スタンバイ時に不良ワード線を検出することによって冗
長認識を行い、その冗長すべき不良ワード線において、
スタンバイ時に冗長検出信号が出力されたら、そのワー
ド線の電位をビット線電位もしくはセルプレート電位に
固定する構成としたことにより、ワード線不良モードが
ワード線‐ビット線（あるいはセルプレート）ショート
の場合でも、プルダウン用ＭＯＳトランジスタを通して
貫通電流が流れることはないので、冗長使用チップのス
タンバイ電流の増加を防止できることになる。
【図１】本発明に係るＸデコーダ回路の基本形を示す回
路図である。
路図である。
【図２】冗長検出回路の一構成例を示す回路図である。
【図３】Ｘデコーダ回路の具体例を示す回路図である。
【図４】冗長用Ｘデコーダ回路の具体例を示す回路図で
ある。
ある。
【図５】冗長ヒューズ回路の具体例を示す回路図であ
る。
る。
【図６】プリデコーダ回路の具体例を示す回路図であ
る。
る。
【図７】本発明の回路動作を説明するためのタイミング
チャートであり、（Ａ）は冗長アドレス時、（Ｂ）は非
冗長アドレス時をそれぞれ示している。
チャートであり、（Ａ）は冗長アドレス時、（Ｂ）は非
冗長アドレス時をそれぞれ示している。
【図８】ダイナミックＲＡＭの基本構成を示すブロック
図である。
図である。
【図９】Ｘデコーダ回路の従来例を示す回路図である。
【符号の説明】 Ｑ１７，Ｑ１７1 〜Ｑ１７4 プルダウン用ＮＭＯＳト
ランジスタ Ｑ１８，Ｑ１８1 〜Ｑ１８4 電位固定用ＮＭＯＳトラ
ンジスタ Ｆ１，Ｆ２，Ｆｎ ヒューズ ＸＡＣＴ 活性化信号 Ｘ１，Ｘ２ アドレス選択信号 ＲＸＤＥＣ 冗長検出信号
ランジスタ Ｑ１８，Ｑ１８1 〜Ｑ１８4 電位固定用ＮＭＯＳトラ
ンジスタ Ｆ１，Ｆ２，Ｆｎ ヒューズ ＸＡＣＴ 活性化信号 Ｘ１，Ｘ２ アドレス選択信号 ＲＸＤＥＣ 冗長検出信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｆ
Claims (1)
- 【請求項１】 不良ワード線を予備ワード線と置換する
冗長構成を採る半導体記憶装置であって、 スタンバイ時に冗長認識して冗長検出信号を出力する冗
長検出回路と、 スタンバイ時において前記冗長検出信号が出力されたと
きワード線をビット線電位もしくはセルプレート電位に
固定する第１の電位固定手段と、 スタンバイ時において前記冗長検出信号が出力されない
ときワード線の電位を基準電位に固定する第２の電位固
定手段とを備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135158A JPH07320497A (ja) | 1994-05-24 | 1994-05-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6135158A JPH07320497A (ja) | 1994-05-24 | 1994-05-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07320497A true JPH07320497A (ja) | 1995-12-08 |
Family
ID=15145179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135158A Pending JPH07320497A (ja) | 1994-05-24 | 1994-05-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07320497A (ja) |
-
1994
- 1994-05-24 JP JP6135158A patent/JPH07320497A/ja active Pending
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