JPH07318610A - スイッチング損失計測装置 - Google Patents

Abstract

(57)【要約】 【目的】 低コストかつ測定精度を高めてスッチング損
失を計測する。 【構成】 ＧＴＯのターンオン時の電流Ｉ_inを電流検出
器１で検出し、電圧Ｖ_inを電圧検出器２で検出し、コン
パレータ５₁〜５₁₀₀は電流を多数の検出範囲を有して検
出し、アナログスイッチ６₁〜６₁₀₀はコンパレータの各
検出出力に応じて１つがオン制御されてそのときの電圧
Ｖ_inを取り込み、演算抵抗７₁〜７₁₀₀はコンパレータの
検出範囲に応じた抵抗値にされ、演算増幅器８はコンデ
ンサ９と演算抵抗により積分回路に構成し、ＧＴＯのタ
ーンオン又はオフ時の電流変化に応じて１つのアナログ
スイッチを通して演算抵抗には電流と電圧の積に比例し
た積分電流を得、演算増幅器にスイッチング損失に比例
した出力を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用半導体素子のス
ッチング損失を測定する計測装置に関する。

【０００２】

【従来の技術】図３は、従来のディジタル式計測装置を
示す。電力用半導体素子になるＧＴＯのスッチング損失
を測定するにおいて、ＧＴＯのターンオフ又はターンオ
ンに同期させ、変流器等の電流検出器１によってＧＴＯ
のカソード電流を検出し、分圧回路を含む電圧検出器２
によってＧＴＯのアノード・カソード間の電圧を検出す
る。

【０００３】ディジタルメモリ３は、両検出器１、２の
検出出力をサンプル・ホールド回路等を使ってサンプル
値として取り込み、それらをＡ／Ｄ変換器によってディ
ジタル値に変換して時刻別のデータとして記憶する。

【０００４】ディジタルメモリ３と共にマイクロコンピ
ュータ等に構成されるディジタル演算部４は、メモリ３
に記憶される同じ時刻の電流サンプルデータ値と電圧サ
ンプルデータ値とを乗じ、この時刻別の乗算結果を加算
することによりＧＴＯのスッチング損失に比例した数値
を得る。

【０００５】図４にはＧＴＯのターンオン時の電圧と電
流波形（ａ）及びスッチング損失波形（ｂ）を示し、ス
ッチング損失としてはその波形の面積に相当する。ま
た、ディジタル化した波形は、図５に示す。

【０００６】

【発明が解決しようとする課題】最近の電力用半導体素
子は、高耐圧かつ大電流のものが開発されてきている。
このような素子のスッチング損失を従来の測定装置で測
定しようとすると高い測定精度が得られない場合が多
い。この理由を以下に説明する。

【０００７】例えば、耐圧が最大８ＫＶの半導体素子
は、スッチング素子としての回路設計では４ＫＶ程度の
電圧が印加される。この素子のスッチング損失の測定に
は、図４の電圧Ｖ_Dとして４ＫＶが印加されてターンオ
ンさらにはターンオフ制御され、このときの電圧・電流
波形の検出からなされる。

【０００８】ここで、ＧＴＯのターンオン後の電圧Ｖ_D
（オン電圧Ｖ_ON）は、５Ｖ程度にまで低くなる。このた
め、電圧検出器２及びディジタルメモリ３の測定系は、
４ＫＶから５Ｖまでの広い範囲にわたって精度良く測定
できる必要がある。

【０００９】しかし、従来装置のディジタルメモリ３に
おけるアナログ−ディジタル変換には、通常８ビットの
回路素子が使われており、最大値の２５６分の１の分解
能に制限される。

【００１０】したがって、４ＫＶをフルスケールとして
アナログ電圧を取り込むときは、最小値は１５.６Ｖと
いう大きなものになり、オン電圧Ｖ_ONが５Ｖではそのデ
ィジタル値は「００００００００」または「０００００
００１」になり、実際のオン電圧Ｖ_ONとは大きな誤差を
もったサンプル値となる。このような量子化誤差の発生
は、半導体素子のターンオフ時にも発生する。

【００１１】以上の不都合を解消するには、アナログ−
ディジタル変換の回路素子に分解能の高いものを使用す
ることが考えられるが、高価な回路素子になる。

【００１２】なお、測定時間軸についてはスッチング時
間に比べて十分に高い速度で処理できる。

【００１３】本発明の目的は、低コストにしながら測定
精度を高めるスッチング損失の計測装置を提供すること
にある。

【００１４】

【課題を解決するための手段】本発明は、前記課題の解
決を図るため、電力用半導体素子のターンオフ又はター
ンオン時の端子間の検出電圧と検出電流から該素子のス
イッチング損失を計測する計測装置において、前記検出
電流又は検出電圧を多数の検出範囲を有して検出するコ
ンパレータと、前記コンパレータの各検出出力に応じて
１つがオン制御され、前記検出電圧又は検出電流を共通
の入力とする多数のアナログスイッチと、前記各アナロ
グスイッチを通して前記検出電圧又は検出電流が印加さ
れ、前記コンパレータの検出範囲に応じた抵抗値にされ
る多数の演算抵抗と、帰還回路にコンデンサを有し、前
記各演算抵抗を並列の入力抵抗として積分回路に構成さ
れ、前記スイッチング損失に比例した出力を得る演算増
幅器と、を備えたことを特徴とする。

【００１５】

【作用】電力用半導体素子の電流又は電圧をアナログ量
のまま取り込み、電圧又は電流をコンパレータの設定範
囲毎に一定とし、各抵抗を通した積分電流に電流と電圧
の積に比例したものを得ることでスイッチング損失に比
例した出力を得る。

【００１６】

【実施例】図１は、本発明の一実施例を示す回路図であ
る。図３と異なる部分は、ディジタルメモリ３及び演算
部４に代えて、破線ブロックで示すスッチング損失演算
回路を設けた点にある。

【００１７】電流検出器１からの検出出力Ｉ_inは、多数
のコンパレータ５₁〜５₁₀₀の共通の入力電圧にされる。
コンパレータ５₁〜５₁₀₀は、比較電圧が互いに異なる検
出範囲を持つウインドウコンパレータにされ、入力電圧
Ｉ_inの大きさに応じて１つのコンパレータにオン出力を
得る。図示では、コンパレータ５₁が最小の検出範囲に
設定され、コンパレータ５₁₀₀が最大の検出範囲に設定
される。

【００１８】電圧検出器２からの検出出力Ｖ_inは、多数
のアナログスイッチ６₁〜６₁₀₀の共通の入力電圧にされ
る。各アナログスイッチ６₁〜６₁₀₀は、例えばＦＥＴで
構成され、対応するコンパレータ５₁〜５₁₀₀の１つのオ
ン出力によって対応する１つがオン動作し、入力電圧Ｖ
_inを取り込む。

【００１９】演算抵抗７₁〜７₁₀₀は、一端がそれぞれ対
応するアナログスイッチ６₁〜６₁₀₀に直列接続され、他
端が共通接続されて演算増幅器８の入力端子に接続され
る。演算抵抗７₁〜７₁₀₀の各抵抗値Ｒ₁〜Ｒ₁₀₀は、コン
パレータ５₁〜５₁₀₀の検出範囲の逆比に対応させて最も
高い抵抗値から最も低い抵抗値まで順次異なる値にされ
る。

【００２０】演算増幅器８は、帰還回路にコンデンサ９
が設けられ、演算抵抗７₁〜７₁₀₀とによって積分回路に
構成され、出力端子にＧＴＯのスッチング損失に比例し
た電圧Ｖ_outの演算出力を得る。

【００２１】本実施例の動作は、図２に示す各部波形図
を参照して以下に詳細に説明する。

【００２２】スイッチング損失測定開始に先立って、コ
ンデンサ９の放電のためのリセットがなされる。このリ
セットは、例えば、図示省略するが該コンデンサに並列
に設けるアナログスイッチの一定時間のオンでなされ
る。

【００２３】また、スイッチ損失測定期間のみコンデン
サ９の充電を行うこと及び測定終了時の出力を記憶保持
するためには、例えば演算抵抗７₁〜７₁₀₀と演算増幅器
８との接続ライン間に一定時間だけオン制御されるスイ
ッチが設けられる。

【００２４】測定開始にはＧＴＯのゲートにオン制御電
圧を印加する。これにより、ＧＴＯのターンオン時の電
圧Ｖ_inと電流Ｉ_inが図２に示すように変化する。

【００２５】ＧＴＯのオンによって電流Ｉ_inが上昇し始
めたとき、コンパレータ５₁は電流零から設定電流Ｉ₁ま
での範囲でオン出力を発生し、アナログスイッチ６₁を
オンさせる。このオン期間Ｔ₁には抵抗７₁の抵抗値Ｒ₁
とコンデンサ９の容量Ｃの時定数Ｒ₁Ｃによる電圧Ｖ_in
の積分演算動作がなされる。

【００２６】次いで、電流Ｉ_inが設定電流Ｉ₁からＩ₂の
範囲まで上昇したとき、コンパレータ５₂のみがオン出
力を発生し、アナログスイッチ６₂をオンさせる。この
オン期間Ｔ₂には抵抗７₂の抵抗値Ｒ₂とコンデンサ９の
容量Ｃの時定数Ｒ₂Ｃによる電圧Ｖ_inの積分動作がなさ
れる。

【００２７】同様の積分動作は、電流Ｉ_inがコンパレー
タ５₉₉や５₁₀₀の検出範囲にまで上昇するに応じてアナ
ログスイッチ６₉₉や６₁₀₀がオンされ、そのオン期間Ｔ
₉₉やＴ₁₀₀に抵抗７₉₉や７₁₀₀の抵抗値Ｒ₉₉、Ｒ₁₀₀とコ
ンデンサ９の容量Ｃの時定数Ｒ₉₉Ｃ、Ｒ₁₀₀Ｃによる電
圧Ｖ_inの積分動作がなされる。

【００２８】ここで、各積分期間では電圧Ｖ_inにより各
抵抗７₁〜７₁₀₀に流れる積分電流は電圧Ｖ_inと電流Ｉ_in
との積に相当することから、演算増幅器８の最終的な出
力Ｖ_outは、ＧＴＯのスイッチング損失に比例したもの
になる。

【００２９】これを演算式で示すと、次式のようにな
る。

【００３０】

【数１】

【００３１】上記式で、各積分期間ではコンパレータ５
₁〜５₁₀₀の設定範囲により電流Ｉ_inが一定のものになる
ことから、

【００３２】

【数２】

【００３３】となる。また、抵抗７₁〜７₁₀₀は、電流Ｉ
_inの大きさに逆比例した抵抗値Ｒ₁〜Ｒ₁₀₀になることか
ら、

【００３４】

【数３】Ｉ₁＝１／Ｒ₁Ｃ、Ｉ₂＝１／Ｒ₂Ｃ、・・・、Ｉ
₁₀₀＝１／Ｒ₁₀₀Ｃ に相当する。

【００３５】したがって、本実施例によれば、電流Ｉ_in
及び電圧Ｖ_inを１００の範囲に分離設定してそれぞれの
範囲でのスイッチング損失分を求め、その総和でスイッ
チング損失を求める。

【００３６】ここで、スイッチング損失の演算には、電
流Ｉ_in及び電圧Ｖ_inが零から最大値までのいずれの範囲
にあっても演算量として取り込まれており、分解能が要
求される量をアナログ量のまま取り込むことにより量子
化誤差の発生が無く、損失計算の制度を高めることがで
きる。

【００３７】なお、実施例において、ＧＴＯのターンオ
フ時は電流Ｉ_inと電圧Ｖ_inの入力を逆にする構成にする
こともできる。

【００３８】また、コンパレータ５₁〜５₁₀₀の検出範囲
及び抵抗７₁〜７₁₀₀の抵抗値比は、同じ比率にするに限
らず、電流Ｉ_in及び電圧Ｖ_inの変化率が大きく変わる期
間ほど小さい比率に設計して測定精度を一層高くするこ
とができる。

【００３９】また、破線ブロックのスイッチング損失演
算回路は、ＩＣ化してその小型化と低コスト化を図るこ
とができる。

【００４０】

【発明の効果】以上のとおり、本発明によれば、電力用
半導体素子のターンオフ又はターンオン時の端子間の検
出電圧と検出電流から該素子のスイッチング損失を計測
するにおいて、電力用半導体素子の電流又は電圧をアナ
ログ量のまま取り込み、電圧又は電流をコンパレータの
設定範囲毎に一定とし、各抵抗を通した積分電流に電流
と電圧の積に比例したものを得ることでスイッチング損
失に比例した出力を得るようにしたため、従来のディジ
タル方式のものに比べて分解能による量子化誤差の発生
が無くなり、測定精度を高めることができる効果があ
る。

【００４１】また、回路構成上は、高価なＡ／Ｄ変換器
を不要にし、ＩＣ化も容易なアナログスイッチ等で構成
でき、コストダウンを図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図。

【図２】実施例の各部波形図。

【図３】従来の回路構成図。

【図４】ターンオン時のアナログ波形図。

【図５】ターンオン時のディジタル波形図。

【符号の説明】

１…電流検出器 ２…電圧検出器 ５₁、５₁₀₀…コンパレータ ６₁、６₁₀₀…アナログスイッチ ７₁、７₁₀₀…演算抵抗 ８…演算増幅器 ９…コンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電力用半導体素子のターンオフ又はター
   ンオン時の端子間の検出電圧と検出電流から該素子のス
   イッチング損失を計測するスイッチング損失計測装置に
   おいて、 前記検出電流又は検出電圧を多数の検出範囲を有して検
   出するコンパレータと、 前記コンパレータの各検出出力に応じて１つがオン制御
   され、前記検出電圧又は検出電流を共通の入力とする多
   数のアナログスイッチと、 前記各アナログスイッチを通して前記検出電圧又は検出
   電流が印加され、前記コンパレータの検出範囲に応じた
   抵抗値にされる多数の演算抵抗と、 帰還回路にコンデンサを有し、前記各演算抵抗を並列の
   入力抵抗として積分回路に構成され、前記スイッチング
   損失に比例した出力を得る演算増幅器と、を備えたこと
   を特徴とするスイッチング損失計測装置。