JPH07302310A - Ｉｃカードの記憶方式 - Google Patents
Ｉｃカードの記憶方式Info
- Publication number
- JPH07302310A JPH07302310A JP6113869A JP11386994A JPH07302310A JP H07302310 A JPH07302310 A JP H07302310A JP 6113869 A JP6113869 A JP 6113869A JP 11386994 A JP11386994 A JP 11386994A JP H07302310 A JPH07302310 A JP H07302310A
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- JP
- Japan
- Prior art keywords
- logic circuit
- signal pattern
- card
- pattern
- amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 安全性の向上と、カードの再利用が行える記
憶方式をもつＣＰＵを搭載しないＩＣカードを得る。 【構成】 ロジック回路パターンを外部からプログラム
でき、電気的に消去、再プログラムできるＰＬＤ素子７
をＩＣに内蔵し、付加価値使用量に応じてＰＬＤ素子７
のロジック回路パターンを使用状況毎に変更する。ＰＬ
Ｄ素子７を通過して得られる出力信号パターンからあら
かじめ決められた手段によりその内容を判断する。
憶方式をもつＣＰＵを搭載しないＩＣカードを得る。 【構成】 ロジック回路パターンを外部からプログラム
でき、電気的に消去、再プログラムできるＰＬＤ素子７
をＩＣに内蔵し、付加価値使用量に応じてＰＬＤ素子７
のロジック回路パターンを使用状況毎に変更する。ＰＬ
Ｄ素子７を通過して得られる出力信号パターンからあら
かじめ決められた手段によりその内容を判断する。
Description
【０００１】
【産業上の利用分野】本発明は、テレホンカード、ポイ
ントカード、プリペイドカード等の、特定の付加価値使
用量を記憶させるＩＣカードの記憶方式に関する。
ントカード、プリペイドカード等の、特定の付加価値使
用量を記憶させるＩＣカードの記憶方式に関する。
【０００２】
【従来の技術】現在一般的に使用されているＩＣカード
は、ＩＣカードに内蔵される集積回路がＣＰＵとＩＣメ
モリを組み合わせたタイプと、ＩＣメモリのみ内蔵され
るタイプの２つに分類されるが、特定の付加価値使用量
を記憶するために使われるのは、後者のＩＣメモリだけ
内蔵されるタイプのものが多い。後者のＩＣメモリに
は、一度書き込んだら書き換えができないヒューズＲＯ
Ｍ、ＯＴＰＲＯＭ、ＥＰＲＯＭ（紫外線遮断により使
用）や、電気的に書き換えが可能なＥＥＰＲＯＭ等が一
般に使用され、付加価値使用量がデータとして記憶され
る。そして、ＩＣカードの外部からの信号により受動的
に前記ＩＣメモリの制御がおこなわれる。
は、ＩＣカードに内蔵される集積回路がＣＰＵとＩＣメ
モリを組み合わせたタイプと、ＩＣメモリのみ内蔵され
るタイプの２つに分類されるが、特定の付加価値使用量
を記憶するために使われるのは、後者のＩＣメモリだけ
内蔵されるタイプのものが多い。後者のＩＣメモリに
は、一度書き込んだら書き換えができないヒューズＲＯ
Ｍ、ＯＴＰＲＯＭ、ＥＰＲＯＭ（紫外線遮断により使
用）や、電気的に書き換えが可能なＥＥＰＲＯＭ等が一
般に使用され、付加価値使用量がデータとして記憶され
る。そして、ＩＣカードの外部からの信号により受動的
に前記ＩＣメモリの制御がおこなわれる。
【０００３】
【発明が解決しようとする課題】ＣＰＵを搭載したＩＣ
カードに於いては、そのＣＰＵが能動的に作用し、特定
の条件が一致した場合にのみ記憶データの読み出し／書
き込みが行えるようになっており、高度な安全性が確保
されている。しかし、ＣＰＵを搭載せずＩＣメモリのみ
を搭載したＩＣカードでは、ＩＣカード外部からの制御
により受動的にＩＣメモリの操作が行われるようになっ
ているため、その制御手順さえ解れば、簡単に読み出し
／書き換えが行われるため安全性の確保に問題があっ
た。また、搭載されるＩＣメモリが一度書き込んだら書
き換えができないタイプが使用されている場合、安全性
は確保できるが、使用終了したＩＣカードについては再
利用できず、使い捨てとなってしまう。本発明は、これ
らの問題を解決するもので、ＣＰＵを搭載せずに安全性
の向上と、カードの再利用が行えるＩＣカードの記憶方
式を提供するものである。
カードに於いては、そのＣＰＵが能動的に作用し、特定
の条件が一致した場合にのみ記憶データの読み出し／書
き込みが行えるようになっており、高度な安全性が確保
されている。しかし、ＣＰＵを搭載せずＩＣメモリのみ
を搭載したＩＣカードでは、ＩＣカード外部からの制御
により受動的にＩＣメモリの操作が行われるようになっ
ているため、その制御手順さえ解れば、簡単に読み出し
／書き換えが行われるため安全性の確保に問題があっ
た。また、搭載されるＩＣメモリが一度書き込んだら書
き換えができないタイプが使用されている場合、安全性
は確保できるが、使用終了したＩＣカードについては再
利用できず、使い捨てとなってしまう。本発明は、これ
らの問題を解決するもので、ＣＰＵを搭載せずに安全性
の向上と、カードの再利用が行えるＩＣカードの記憶方
式を提供するものである。
【０００４】
【課題を解決するための手段】本発明は、上記問題点を
解決するため、特定の付加価値使用量を記憶するＩＣカ
ードに於いて、ロジック回路パターンをＩＣカードの外
部より変更可能で、前記ロジック回路パターンを記憶す
る機能をもつロジック回路素子を、ＩＣカード内のＩＣ
に内蔵し、前記ロジック回路素子に付加価値使用量に対
応してロジック回路パターンを使用状況毎に変更して記
憶させ、入力端子から入力される特定信号パターンに対
し、前記ロジック回路素子を通過した特定信号パターン
を前記ロジック回路素子に記憶させたロジック回路パタ
ーンと対比し、付加価値使用量を判断するように回路構
成する。
解決するため、特定の付加価値使用量を記憶するＩＣカ
ードに於いて、ロジック回路パターンをＩＣカードの外
部より変更可能で、前記ロジック回路パターンを記憶す
る機能をもつロジック回路素子を、ＩＣカード内のＩＣ
に内蔵し、前記ロジック回路素子に付加価値使用量に対
応してロジック回路パターンを使用状況毎に変更して記
憶させ、入力端子から入力される特定信号パターンに対
し、前記ロジック回路素子を通過した特定信号パターン
を前記ロジック回路素子に記憶させたロジック回路パタ
ーンと対比し、付加価値使用量を判断するように回路構
成する。
【０００５】すなわち、ロジック回路パターンをＩＣカ
ードの外部回路からプログラムでき、さらに電気的な消
去と再プログラムの可能なＰＬＤ素子（Programmable L
ogicDeviceロジック回路素子）をＩＣカードに搭載する
ＩＣに内蔵する。このＰＬＤ素子に対し、付加価値使用
量に対応するロジック回路パターンをホストコンピュー
タよりプログラムし記憶させる。付加価値使用量の確認
は、前記ＰＬＤ素子に特定パターンの信号を入力するこ
とにより、付加価値使用量に対応したロジック回路素子
を通過して変化した特定出力信号パターンの照合により
現在の付加価値使用量を判断するものである。すなわ
ち、従来、ＩＣメモリに対し付加価値使用量をデータと
して記憶させていたのに対し、本発明では付加価値使用
量をロジック回路パターンに置き換えて記憶させてい
る。また、ＩＣメモリからのデータ読み出しに相当する
操作として、特定パターン信号を該ＩＣカードに入力
し、ロジック回路パターン通過により変化する出力信号
パターンをホストコンピュータで照合することにより正
規の読み出しを行っている。
ードの外部回路からプログラムでき、さらに電気的な消
去と再プログラムの可能なＰＬＤ素子（Programmable L
ogicDeviceロジック回路素子）をＩＣカードに搭載する
ＩＣに内蔵する。このＰＬＤ素子に対し、付加価値使用
量に対応するロジック回路パターンをホストコンピュー
タよりプログラムし記憶させる。付加価値使用量の確認
は、前記ＰＬＤ素子に特定パターンの信号を入力するこ
とにより、付加価値使用量に対応したロジック回路素子
を通過して変化した特定出力信号パターンの照合により
現在の付加価値使用量を判断するものである。すなわ
ち、従来、ＩＣメモリに対し付加価値使用量をデータと
して記憶させていたのに対し、本発明では付加価値使用
量をロジック回路パターンに置き換えて記憶させてい
る。また、ＩＣメモリからのデータ読み出しに相当する
操作として、特定パターン信号を該ＩＣカードに入力
し、ロジック回路パターン通過により変化する出力信号
パターンをホストコンピュータで照合することにより正
規の読み出しを行っている。
【０００６】
【作用】ＩＣカードに記憶されている内容は、直接、入
力時の付加価値使用量を表すものではなく、また、特定
入力信号パターンとの照合によりＩＣカードの正統性の
確認も行え、安全性の向上が図れる。また、ＰＬＤ素子
は、ロジック回路パターンの記憶はできるものの、その
記憶内容を読み出す機能をもっていないため、偽造、改
竄をより困難なものとしている。万一、不正行為による
障害が発生したとしても、入力信号パターンの変更する
範囲は、ロジック回路パターンの変更で対応は可能で、
ＩＣカードに依存することなく、ホストコンピュータ側
のみで対策がとれる特徴がある。
力時の付加価値使用量を表すものではなく、また、特定
入力信号パターンとの照合によりＩＣカードの正統性の
確認も行え、安全性の向上が図れる。また、ＰＬＤ素子
は、ロジック回路パターンの記憶はできるものの、その
記憶内容を読み出す機能をもっていないため、偽造、改
竄をより困難なものとしている。万一、不正行為による
障害が発生したとしても、入力信号パターンの変更する
範囲は、ロジック回路パターンの変更で対応は可能で、
ＩＣカードに依存することなく、ホストコンピュータ側
のみで対策がとれる特徴がある。
【０００７】
【実施例】次に本発明の実施例について図を参照して説
明する。図１は、本実施例のＩＣカードの回路ブロック
の概略構成図を示す。ＩＣカードは、外部との接続に８
個の入出力端子を使い、そのデータの入出力はシリアル
にて行われることが一般的となっている。そのため、ロ
ジック回路パターンのプログラムデータまたは、特定信
号パターンは、例えば８ビット単位のシリアルデータと
してデータ入力端子１より入力される。該シリアルデー
タは、シフトレジスタ４によりパラレルデータに変換さ
れ、ＰＬＤ素子７に入力される。ロジック回路パターン
のプログラムモードと、特定信号パターンの入力モード
との切り替えのための、モード切り替え信号は入力端子
２よりモードデコーダ５に入力され、上記のそれぞれの
モードに応じてシフトレジスタ４、ＰＬＤ素子７、及び
シフトレジスタ８が制御される。データの入出力のタイ
ミングは、クロック信号入力端子３からクロックジェネ
レータ６に入力される信号のタイミングに同期して行わ
れる。
明する。図１は、本実施例のＩＣカードの回路ブロック
の概略構成図を示す。ＩＣカードは、外部との接続に８
個の入出力端子を使い、そのデータの入出力はシリアル
にて行われることが一般的となっている。そのため、ロ
ジック回路パターンのプログラムデータまたは、特定信
号パターンは、例えば８ビット単位のシリアルデータと
してデータ入力端子１より入力される。該シリアルデー
タは、シフトレジスタ４によりパラレルデータに変換さ
れ、ＰＬＤ素子７に入力される。ロジック回路パターン
のプログラムモードと、特定信号パターンの入力モード
との切り替えのための、モード切り替え信号は入力端子
２よりモードデコーダ５に入力され、上記のそれぞれの
モードに応じてシフトレジスタ４、ＰＬＤ素子７、及び
シフトレジスタ８が制御される。データの入出力のタイ
ミングは、クロック信号入力端子３からクロックジェネ
レータ６に入力される信号のタイミングに同期して行わ
れる。
【０００８】データ入力端子１から入力された特定信号
パターンは、ＰＬＤ素子７を通過することにより、例え
ば８ビットのパラレルデータに変換し、次のシフトレジ
スタ８によって再度シリアルデータに変換、データ出力
端子９より出力される。ＰＬＤ素子７にてパラレルデー
タの変換される手順を以下に説明する。
パターンは、ＰＬＤ素子７を通過することにより、例え
ば８ビットのパラレルデータに変換し、次のシフトレジ
スタ８によって再度シリアルデータに変換、データ出力
端子９より出力される。ＰＬＤ素子７にてパラレルデー
タの変換される手順を以下に説明する。
【０００９】図２は、ＰＬＤ素子７の概略構成とビット
信号の動作説明図である。図２（ａ）のロジック回路パ
ターンに示すようにプログラムされたＰＬＤ素子７に、
特定信号パターンとして例えば、図２（ａ）のＰＬＤ素
子７の左側にビット信号パターン”１０１０１０１０”
を入力すると、出力信号パターンとしてＰＬＤ素子７の
出力（図２で右側端）に変換されたビット信号パター
ン”１１１０１０１０”が得られる。このビット信号パ
ターンを、予め決めておいた付加価値使用量のビット信
号パターンと照合し、現在の付加価値使用量を判断す
る。その後、付加価値使用量に応じて図２（ｂ）のロジ
ック回路パターンに示すようにＰＬＤ素子７の内部構成
を変えプログラムを換える。これにより前述と同じく、
ビット信号パターン”１０１０１０１０”をＰＬＤ素子
７の入力端（左側）から入力して得られる出力のビット
信号パターンが”００１１１０１０”となり、付加価値
使用量の書き換えを行ったことになる。このように特定
入力信号パターンと出力信号パターンの整合手段を前も
って規定しておくことにより、確実で安全なデータの読
み出しが可能となる。本実施例では、入力信号パターン
を１種類としているが、２種類以上のビット信号パター
ンを用意し、照合する出力ビット信号パターンもそれに
合わせて用意することで、正統性の確認も可能であり、
更に安全性を向上させることも可能である。
信号の動作説明図である。図２（ａ）のロジック回路パ
ターンに示すようにプログラムされたＰＬＤ素子７に、
特定信号パターンとして例えば、図２（ａ）のＰＬＤ素
子７の左側にビット信号パターン”１０１０１０１０”
を入力すると、出力信号パターンとしてＰＬＤ素子７の
出力（図２で右側端）に変換されたビット信号パター
ン”１１１０１０１０”が得られる。このビット信号パ
ターンを、予め決めておいた付加価値使用量のビット信
号パターンと照合し、現在の付加価値使用量を判断す
る。その後、付加価値使用量に応じて図２（ｂ）のロジ
ック回路パターンに示すようにＰＬＤ素子７の内部構成
を変えプログラムを換える。これにより前述と同じく、
ビット信号パターン”１０１０１０１０”をＰＬＤ素子
７の入力端（左側）から入力して得られる出力のビット
信号パターンが”００１１１０１０”となり、付加価値
使用量の書き換えを行ったことになる。このように特定
入力信号パターンと出力信号パターンの整合手段を前も
って規定しておくことにより、確実で安全なデータの読
み出しが可能となる。本実施例では、入力信号パターン
を１種類としているが、２種類以上のビット信号パター
ンを用意し、照合する出力ビット信号パターンもそれに
合わせて用意することで、正統性の確認も可能であり、
更に安全性を向上させることも可能である。
【００１０】
【発明の効果】以上説明したように、本発明は、ホスト
コンピュータからの受動的作用で動作するＣＰＵを搭載
しないＩＣカードにおいて、ＩＣカードに記憶される内
容が直接付加価値使用量を表すデータではないことと、
入力信号パターン、ロジック回路パターンの各々のパタ
ーンの組合せを複雑化させることができること等からＩ
Ｃカードの安全性を向上させる効果が得られる。また、
ＰＬＤ素子は、ロジック回路パターンを外部から書き換
えが行えることが可能であることから、使用終了したＩ
Ｃカードに対し再利用できる効果もある。更に、万一不
正行為発生による対策が必要となった場合でも、不特定
多数に行き渡るＩＣカードの回収等の対策に依存するこ
となく、ホストコンピュータ側で照合するパターンを変
更して対応することも可能である。
コンピュータからの受動的作用で動作するＣＰＵを搭載
しないＩＣカードにおいて、ＩＣカードに記憶される内
容が直接付加価値使用量を表すデータではないことと、
入力信号パターン、ロジック回路パターンの各々のパタ
ーンの組合せを複雑化させることができること等からＩ
Ｃカードの安全性を向上させる効果が得られる。また、
ＰＬＤ素子は、ロジック回路パターンを外部から書き換
えが行えることが可能であることから、使用終了したＩ
Ｃカードに対し再利用できる効果もある。更に、万一不
正行為発生による対策が必要となった場合でも、不特定
多数に行き渡るＩＣカードの回収等の対策に依存するこ
となく、ホストコンピュータ側で照合するパターンを変
更して対応することも可能である。
【図１】本発明のＩＣの概略構成図を示す。
【図２】本発明のＰＬＤ素子動作のビット信号パターン
構成図を示す。図２（ａ）はＰＬＤ素子に於けるビット
信号パターンの入出力関係の一例。図２（ｂ）は図２
（ａ）のＰＬＤ素子のビット信号パターンを書き換えた
一例。
構成図を示す。図２（ａ）はＰＬＤ素子に於けるビット
信号パターンの入出力関係の一例。図２（ｂ）は図２
（ａ）のＰＬＤ素子のビット信号パターンを書き換えた
一例。
１ データ入力端子 ２ モード切り替え信号入力端子 ３ クロック信号入力端子 ４ シフトレジスタ ５ モードデコーダ ６ クロックジェネレータ ７ ＰＬＤ（Programmable Logic Device）素子 ８ シフトレジスタ ９ データ出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年４月１４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】 特定の付加価値使用量を記憶するＩＣカ
ードに於いて、ロジック回路パターンをＩＣカードの外
部より変更可能で、前記ロジック回路パターンを記憶す
る機能をもつロジック回路素子を、ＩＣカード内のＩＣ
に内蔵し、前記ロジック回路素子に付加価値使用量に対
応してロジック回路パターンを使用状況毎に変更して記
憶させ、入力端子から入力される特定信号パターンに対
し、前記ロジック回路素子を通過した特定信号パターン
を前記ロジック回路素子に記憶させたロジック回路パタ
ーンと対比し、付加価値使用量を判断するように回路構
成したＩＣカードの記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6113869A JPH07302310A (ja) | 1994-04-28 | 1994-04-28 | Ｉｃカードの記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6113869A JPH07302310A (ja) | 1994-04-28 | 1994-04-28 | Ｉｃカードの記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302310A true JPH07302310A (ja) | 1995-11-14 |
Family
ID=14623151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6113869A Pending JPH07302310A (ja) | 1994-04-28 | 1994-04-28 | Ｉｃカードの記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302310A (ja) |
-
1994
- 1994-04-28 JP JP6113869A patent/JPH07302310A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030806 |