JPH0728090A - Liquid crystal display device and its production - Google Patents

Liquid crystal display device and its production

Info

Publication number
JPH0728090A
JPH0728090A JP17384393A JP17384393A JPH0728090A JP H0728090 A JPH0728090 A JP H0728090A JP 17384393 A JP17384393 A JP 17384393A JP 17384393 A JP17384393 A JP 17384393A JP H0728090 A JPH0728090 A JP H0728090A
Authority
JP
Japan
Prior art keywords
thin film
electrode
film transistor
gate
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17384393A
Other languages
Japanese (ja)
Inventor
Yumi Kihara
由美 木原
Hiroyoshi Nakamura
弘喜 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17384393A priority Critical patent/JPH0728090A/en
Publication of JPH0728090A publication Critical patent/JPH0728090A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To reduce the thickness of the insulating film of a holding capacitance and to lower parasitic resistance so as to reduce the area of the holding capacitance and to improve frequency characteristics by constituting a MIM capacitance specified in a lower electrode, insulating film and upper electrode as the holding capacitance of a signal line driving circuit. CONSTITUTION:The MIM type holding capacitance in a part where a thin-film transistor(TFT) 3 for video signal writing and the holding capacitance 4 is integrally formed is composed of the lower electrode 41 metallized by doping with the same impurity as the impurity of the semiconductor active layer 31 of the TFT 3, the same insulating film 43 as the gate insulating film 34 of the TFT 3 and the upper electrode 42 of the same layer as the layer of the gate 35 of the TFT 3. Namely, the lower electrode 41 is formed to have an area larger than the area of the upper electrode 42. The source 33 and drain 32 of the TFT are simultaneously doped to make the part 41a of the lower electrode 41 lower in resistance than the central part. Therefore, the parasitic resistance of the lower electrode 41 is lowered and the frequency characteristics are improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、アクティブマトリク
ス型液晶表示装置及びその製造方法に係わり特に駆動回
路一体型の信号線駆動回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device and a method of manufacturing the same, and more particularly to a signal line drive circuit integrated with a drive circuit.

【0002】[0002]

【従来の技術】文字や図形のキャラクター表示用液晶表
示装置としては、規則的に配列された多数のアドレス配
線電極とデータ配線電極を交差させ、この交差した各区
画を画素とするマトリクス型液晶表示装置が多用されて
いる。そして、さらに大容量で高精細の表示を指向する
場合は、アドレス配線電極とデータ配線電極に対応する
ゲート線とソース線の交点に駆動用スイッチング素子を
備えたアクティブマトリクス型液晶表示装置が用いられ
ている。このようなスイッチング素子としては、高速応
答に優れフルカラー表示に適するものとして薄膜トラン
ジスタが用いられている。
2. Description of the Related Art A liquid crystal display device for displaying characters and figures is a matrix type liquid crystal display in which a large number of regularly arranged address wiring electrodes and data wiring electrodes are crossed and each crossed section is a pixel. The device is heavily used. Further, in the case of aiming at a higher-capacity and higher-definition display, an active matrix type liquid crystal display device having a driving switching element at an intersection of a gate line and a source line corresponding to an address wiring electrode and a data wiring electrode is used. ing. As such a switching element, a thin film transistor is used because it has excellent high-speed response and is suitable for full-color display.

【0003】さらに、従来の、薄膜トランジスタを順次
駆動するための信号線走査駆動回路は、図3に示すよう
に、映像信号書き込み用薄膜トランジスタとサンプルホ
ールド容量とが一体化された映像信号のサンプルホール
ド回路を基板上に形成している。即ち、薄膜トランジス
タ部分は、例えば多結晶シリコンからなる半導体活性層
31、その両側のソース電極32、ドレイン電極33、ゲート
絶縁膜34、ゲート電極35、層間絶縁膜層44、表示信号線
2(ゲート線)及び信号線7(ソース線)とから構成さ
れている。また、サンプルホールド容量部分は、下電極
41、絶縁膜43及び上電極42のMIM型容量から構成され
ている。
Further, as shown in FIG. 3, a conventional signal line scanning drive circuit for sequentially driving thin film transistors includes a video signal sample and hold circuit in which a video signal writing thin film transistor and a sample and hold capacitor are integrated. Are formed on the substrate. That is, the thin film transistor portion is, for example, a semiconductor active layer made of polycrystalline silicon.
31, a source electrode 32 on both sides thereof, a drain electrode 33, a gate insulating film 34, a gate electrode 35, an interlayer insulating film layer 44, a display signal line 2 (gate line) and a signal line 7 (source line). . In addition, the sample and hold capacitor part is
41, the insulating film 43 and the upper electrode 42 are composed of MIM type capacitors.

【0004】そして、サンプルホールド容量部分の下電
極41は薄膜トランジスタ部分のドレイン電極35と同一材
で、絶縁膜43は層間絶縁膜層44と同一材で、上電極42は
表示信号線2と同一材で形成された容量で構成されてい
る。
The lower electrode 41 of the sample and hold capacitor portion is made of the same material as the drain electrode 35 of the thin film transistor portion, the insulating film 43 is made of the same material as the interlayer insulating film layer 44, and the upper electrode 42 is made of the same material as the display signal line 2. It is composed of a capacitor formed by.

【0005】[0005]

【発明が解決しようとする課題】上記の図3に示すよう
な、駆動回路一体型のサンプルホールド回路のMIM型
容量においては、薄膜トランジスタの層間絶縁膜層44と
しては一定の膜厚が必要である。従ってこれと同一の膜
厚のMIM型容量の絶縁膜43では膜厚が厚すぎるため、
ホールド容量を形成するためには大面積が必要となる。
これは液晶表示装置の小型化に支障をもたらすだけでは
なく、ピンホールなどの欠陥による歩留まりの低下が生
じ易い問題も発生する。
In the MIM type capacitor of the sample hold circuit integrated with the driving circuit as shown in FIG. 3, the interlayer insulating film layer 44 of the thin film transistor needs to have a constant film thickness. . Therefore, since the MIM type capacitor insulating film 43 having the same thickness as this is too thick,
A large area is required to form the hold capacitor.
This not only hinders the miniaturization of the liquid crystal display device, but also causes a problem that the yield is likely to decrease due to defects such as pinholes.

【0006】この問題に対する改善として、特開昭62−
178296号公報に示されるように、ホールド容量を薄膜ト
ランジスタと同一構造の金属−酸化膜−半導体層(MO
S)型容量とすることにより、容量部分の面積低下と歩
留まり向上を計る提案がなされている。
As an improvement to this problem, Japanese Patent Laid-Open No. 62-
As disclosed in Japanese Patent No. 178296, a metal-oxide film-semiconductor layer (MO layer having the same structure as that of a thin film transistor for holding capacitance) is formed.
Proposals have been made to reduce the area of the capacitance portion and improve the yield by using the S) type capacitance.

【0007】しかしながら、このMOS型容量の場合、
MOS型容量の電極の一つは半導体層となるが、この層
は当然のことながらシート抵抗が大きい。即ち、寄生抵
抗が大きく、しかも容量と直列接続される構成であるた
めに周波数特性が悪く、高周波数領域でインピーダンス
が高くなって容量部への電圧の充電が不十分となってし
まう。このため、動作的には、映像信号の書き込み用薄
膜トランジスタがオンしている間は所定の電圧がかかる
が、容量に十分充電される前にオフとなってしまい、所
望の電圧を保持するというホールド容量の機能が果たせ
ないことになってしまう問題がある。
However, in the case of this MOS type capacitor,
One of the electrodes of the MOS type capacitor serves as a semiconductor layer, which naturally has a large sheet resistance. That is, since the parasitic resistance is large and the capacitor is connected in series with the capacitor, the frequency characteristic is poor, the impedance becomes high in a high frequency region, and the charging of the voltage to the capacitor portion becomes insufficient. Therefore, in operation, a predetermined voltage is applied while the thin film transistor for writing the video signal is on, but the thin film transistor is turned off before the capacitor is sufficiently charged, and the desired voltage is held. There is a problem that the capacity function cannot be fulfilled.

【0008】この発明は以上の問題に鑑みてなされたも
ので、ホールド容量の小面積化と周波数特性を確保した
小型で高性能の駆動回路一体型の液晶表示装置を提供す
ることを目的とする。
The present invention has been made in view of the above problems, and an object of the present invention is to provide a small-sized and high-performance liquid crystal display device integrated with a drive circuit, which secures a small area of a hold capacitor and frequency characteristics. .

【0009】[0009]

【課題を解決するための手段】この発明は、基板上に規
則的に配列された多数のゲート線とソース線、及び前記
ゲート線とソース線との交点に設けられたスイッチング
用薄膜トランジスタと、前記薄膜トランジスタを順次駆
動するための信号線走査駆動回路及びゲート線走査駆動
回路を少なくとも備えた液晶表示装置において、上記信
号線駆動回路はソース電極、ドレイン電極、半導体活性
層、ゲート絶縁層及びゲート電極を少なくとも備えた映
像信号書き込み用薄膜トランジスタと、下電極−絶縁膜
−上電極からなるMIM型容量とから成るサンプルホー
ルド回路を少なくとも備え、前記MIM型容量の下電極
は前記薄膜トランジスタの半導体活性層材に不純物をド
ープした金属化層からなり、前記MIM型容量の絶縁膜
は前記薄膜トランジスタのゲート絶縁層材からなり、前
記MIM型容量の上電極は前記薄膜トランジスタのゲー
ト電極材からなる液晶表示装置であり、また、上記信号
線駆動回路はソース電極、ドレイン電極、半導体活性
層、ゲート絶縁層及びゲート電極を少なくとも備えた映
像信号書き込み用薄膜トランジスタと、下電極−絶縁膜
−上電極からなるMIM型容量とから成るサンプルホー
ルド回路を少なくとも備え、前記薄膜トランジスタの半
導体活性層と前記MIM型容量の下電極を同時に成膜形
成する工程と、前記薄膜トランジスタのゲート絶縁層と
前記MIM型容量の絶縁膜を同時に成膜形成する工程
と、前記薄膜トランジスタのゲート電極と前記MIM型
容量の上電極を同時に成膜形成する工程と、前記薄膜ト
ランジスタのソース及びドレイン部に不純物をドープし
てソース及びドレイン電極を形成する工程とを少なくと
も備えた液晶表示装置の製造方法である。
According to the present invention, a large number of gate lines and source lines regularly arranged on a substrate, and switching thin film transistors provided at intersections of the gate lines and source lines are provided. In a liquid crystal display device including at least a signal line scanning drive circuit and a gate line scanning drive circuit for sequentially driving thin film transistors, the signal line drive circuit includes a source electrode, a drain electrode, a semiconductor active layer, a gate insulating layer, and a gate electrode. At least a sample hold circuit including a thin film transistor for writing a video signal and a MIM type capacitor including a lower electrode, an insulating film and an upper electrode is provided. And an insulating film of the MIM-type capacitor is a thin film transistor. Is a liquid crystal display device made of a gate insulating layer material of a transistor, the upper electrode of the MIM type capacitor is made of a gate electrode material of the thin film transistor, and the signal line driving circuit is a source electrode, a drain electrode, a semiconductor active layer, a gate. A thin film transistor for video signal writing, which includes at least an insulating layer and a gate electrode, and a sample hold circuit including a MIM-type capacitor including a lower electrode, an insulating film, and an upper electrode. Forming a lower electrode at the same time, forming a gate insulating layer of the thin film transistor and an insulating film of the MIM type capacitor at the same time, and forming a gate electrode of the thin film transistor and an upper electrode of the MIM type capacitor at the same time. The process of film formation and the source and drain parts of the thin film transistor Objects to be doped is a manufacturing method of a liquid crystal display device including at least a step of forming source and drain electrodes.

【0010】[0010]

【作用】本発明によれば、小面積で大容量のホールド容
量を確保できるだけでなく、MIM型容量の下電極のシ
ート抵抗を下げることができるため、寄生抵抗が小さ
く、周波数特性を向上させることが出来る。
According to the present invention, not only a large holding capacitance can be secured in a small area, but also the sheet resistance of the lower electrode of the MIM type capacitance can be lowered, so that the parasitic resistance is small and the frequency characteristic is improved. Can be done.

【0011】ここで、容量の大きさは絶縁膜の面積に比
例し、厚さに反比例するので、小面積で大きな容量とす
るためには、絶縁膜をできるだけ薄くすればよい。もち
ろんピンホールなどのないことが必要である。駆動回路
一体型のアクティブマトリクス型液晶表示装置の場合
は、スイッチング素子の薄膜トランジスタのゲート絶縁
膜材をホールド容量の絶縁膜と兼ねるのがよいと考えら
れるが、この方法では以下の問題があり、実用化は困難
である。
Since the magnitude of the capacitance is proportional to the area of the insulating film and inversely proportional to the thickness thereof, the insulating film may be made as thin as possible in order to obtain a large capacitance in a small area. Of course, there must be no pinholes. In the case of an active matrix type liquid crystal display device integrated with a drive circuit, it is considered good to use the gate insulating film material of the thin film transistor of the switching element also as the insulating film of the hold capacitor. However, this method has the following problems It is difficult to convert.

【0012】即ち、薄膜トランジスタのゲート絶縁膜の
成膜時にホールド容量の絶縁膜を同時に成膜させてホー
ルド容量を形成する場合、薄膜トランジスタの半導体層
をホールド容量の下電極としたMOS容量を形成するこ
とになる。この半導体層のシート抵抗は、膜形成時の不
純物濃度及び膜厚、印加電圧などで変化させることがで
きるが、薄膜トランジスタの活性層として用いる場合は
シート抵抗は数十kΩ以上となる。一方、ホールド容量
としては数pF程度、また周波数特性としては数MHz
以上が必要である。従って、薄膜トランジスタの活性層
としての必要条件を満たしながら、同時にホールド容量
としての必要条件を満足させることは実質的に不可能で
ある。
That is, when a hold capacitor is formed by simultaneously forming an insulating film of a hold capacitor when forming a gate insulating film of a thin film transistor, a MOS capacitor having a semiconductor layer of the thin film transistor as a lower electrode of the hold capacitor should be formed. become. The sheet resistance of this semiconductor layer can be changed by the impurity concentration and film thickness at the time of film formation, the applied voltage, etc., but when used as an active layer of a thin film transistor, the sheet resistance becomes several tens kΩ or more. On the other hand, the hold capacitance is about several pF, and the frequency characteristic is several MHz.
The above is necessary. Therefore, it is practically impossible to satisfy the requirement for the hold capacitor while satisfying the requirement for the active layer of the thin film transistor.

【0013】しかしながら、半導体層は成膜時の不純物
濃度によりその抵抗値を下げることができる。図4に薄
膜シリコンに不純物をドープし、それぞれ700 度で活性
化した場合の不純物濃度と抵抗率との関係を示す。半導
体層の膜厚は0.1 μm程度であるが、図4から明らかな
ように、シート抵抗としては数百MΩから数十MΩまで
変化している。活性化率にもよるが、このように同じ膜
厚でも不純物濃度を変化させることにより、シート抵抗
値を大きく変化させることができる。
However, the resistance value of the semiconductor layer can be lowered depending on the impurity concentration during film formation. FIG. 4 shows the relationship between the impurity concentration and the resistivity when the thin film silicon is doped with impurities and activated at 700 degrees. The film thickness of the semiconductor layer is about 0.1 μm, but as is clear from FIG. 4, the sheet resistance changes from several hundred MΩ to several tens MΩ. Although it depends on the activation rate, the sheet resistance value can be largely changed by changing the impurity concentration even with the same film thickness.

【0014】従って、薄膜トランジスタの半導体活性層
成膜時に、同時にホールド容量の下電極準備層を成膜
し、この下電極準備層に不純物を打ち込んでシート抵抗
を充分下げて下電極とする。そして、この下電極の上に
薄膜トランジスタのゲート絶縁膜成膜時に同時にホール
ド容量の絶縁膜を成膜すれば、小面積で大容量、且つ寄
生抵抗の小さいホールド容量を形成することができる。
Therefore, when the semiconductor active layer of the thin film transistor is formed, the lower electrode preparation layer of the holding capacitor is formed at the same time, and impurities are implanted in the lower electrode preparation layer to sufficiently reduce the sheet resistance to form the lower electrode. Then, by forming an insulating film of a hold capacitor at the same time as forming the gate insulating film of the thin film transistor on the lower electrode, it is possible to form a hold capacitor having a large area and a small parasitic resistance with a small area.

【0015】尚、薄膜トランジスタのゲート絶縁膜を熱
酸化法で酸化させて形成する場合は、酸化レートが濃度
により多少異なってくるので、設定条件に充分注意する
必要がある。しかし、CVD法などの低温工程で形成す
る場合は、その必要はない。
When the gate insulating film of the thin film transistor is formed by oxidation by the thermal oxidation method, the oxidation rate will vary depending on the concentration, so it is necessary to pay sufficient attention to the setting conditions. However, this is not necessary when forming in a low temperature process such as the CVD method.

【0016】また、ホールド容量の下電極のシート抵抗
を充分下げることが出来ない場合は、寄生抵抗をさらに
下げる必要がある。即ち、例えばホールド容量の下電極
の面積を上電極の面積よりも大きく形成することも有効
である。このようにすることによって、下電極の上電極
よりも面積の大きい部分、即ち下電極の露出部分には、
薄膜トランジスタのソース及びドレイン電極と同様に不
純物が打ち込まれるので、この部分のシート抵抗が下が
り、ホールド容量全体の寄生抵抗も下がることになる。
If the sheet resistance of the lower electrode of the hold capacitor cannot be reduced sufficiently, it is necessary to further reduce the parasitic resistance. That is, for example, it is also effective to form the area of the lower electrode of the hold capacitor larger than the area of the upper electrode. By doing this, a portion having a larger area than the upper electrode of the lower electrode, that is, the exposed portion of the lower electrode,
Since impurities are implanted in the same way as the source and drain electrodes of the thin film transistor, the sheet resistance of this portion is lowered, and the parasitic resistance of the entire hold capacitance is also lowered.

【0017】さらに、ホールド容量を分割し、並列に接
続することは製造歩留まりを上げるうえで非常に有効で
ある。ホールド容量部には所定の面積が必要であり、ピ
ンホールの全くない絶縁膜を形成することは困難であ
り、その分だけ製造歩留まりが低下することは避けられ
ない。従って、ホールド容量を分割し並列に接続してお
き、絶縁膜のピンホールによる不良が発生した場合は、
この不良のホールド容量部分を切り離すことによって、
製造歩留まりの低下を防止することができる。
Further, dividing the holding capacitance and connecting them in parallel is very effective in increasing the manufacturing yield. Since the hold capacitor portion requires a predetermined area, it is difficult to form an insulating film without pinholes, and it is inevitable that the manufacturing yield is reduced accordingly. Therefore, if the hold capacitor is divided and connected in parallel and a defect occurs due to the pinhole in the insulating film,
By disconnecting this defective hold capacitance part,
It is possible to prevent a decrease in manufacturing yield.

【0018】[0018]

【実施例】以下に、本発明の実施例について、図1を用
いて詳細に説明する。図1(A)はアクティブマトリク
ス型液晶表示装置の信号線走査駆動回路及びスイッチン
グ素子としての薄膜トランジスタを含む概略構成を示
し、図1(B)は信号線走査駆動回路の映像信号書き込
み用薄膜トランジスタとMIM型サンプルホールド容量
の概略構成をそれぞれ示す。
Embodiments of the present invention will be described in detail below with reference to FIG. FIG. 1A shows a schematic configuration including a signal line scanning drive circuit and a thin film transistor as a switching element of an active matrix liquid crystal display device, and FIG. 1B shows a video signal writing thin film transistor of a signal line scanning drive circuit and an MIM. The schematic configurations of the mold sample-hold capacitors are shown below.

【0019】図1(A)において、映像信号書き込み用
薄膜トランジスタ3のドレイン電極に表示信号線2が接
続され、表示信号が伝送される。走査回路1の出力端子
は映像信号書き込み用薄膜トランジスタ3のゲート電極
に接続され、走査回路1からの出力パルスによって薄膜
トランジスタ3を一定期間だけオンさせて表示信号をサ
ンプリングして薄膜トランジスタ3のソース電極に接続
された信号線7に取り込む。薄膜トランジスタ3のソー
ス電極には信号線7と並列にホールド容量4が接続され
る。ホールド容量4には定電位線5から一定の電位が供
給される。
In FIG. 1A, the display signal line 2 is connected to the drain electrode of the video signal writing thin film transistor 3 to transmit the display signal. The output terminal of the scanning circuit 1 is connected to the gate electrode of the thin film transistor 3 for writing the video signal, and the output pulse from the scanning circuit 1 turns on the thin film transistor 3 for a certain period to sample the display signal and connect it to the source electrode of the thin film transistor 3. The captured signal line 7 is loaded. The hold capacitor 4 is connected to the source electrode of the thin film transistor 3 in parallel with the signal line 7. A constant potential is supplied to the hold capacitor 4 from the constant potential line 5.

【0020】また、信号線7は液素セル9の薄膜トラン
ジスタ8のソース電極に接続され、薄膜トランジスタ8
のゲート電極は各画素のゲート線に接続されて、各画素
の液晶セルへの信号の書き込みが行われる。8は各液晶
セルの容量である。
The signal line 7 is connected to the source electrode of the thin film transistor 8 of the liquid crystal cell 9,
Is connected to the gate line of each pixel, and a signal is written in the liquid crystal cell of each pixel. 8 is the capacity of each liquid crystal cell.

【0021】図1(B)は、図1(A)の映像信号書き
込み用薄膜トランジスタ3とホールド容量4が一体型に
形成された部分の概略構成を示すものである。図1
(B)において、MIM型サンプルホールド容量は、Si
の薄膜からなる半導体層に、例えばPをドープして低抵
抗化した下電極41と、CVD法により成膜したSiO2から
なる絶縁膜43と、不純物としてPをドープした多結晶Si
薄膜からなる上電極42とから構成されている。
FIG. 1B shows a schematic structure of a portion in which the video signal writing thin film transistor 3 and the hold capacitor 4 of FIG. 1A are integrally formed. Figure 1
In (B), the MIM type sample and hold capacitance is Si
In the semiconductor layer made of a thin film of, for example, a lower electrode 41 doped with P to reduce its resistance, an insulating film 43 made of SiO2 formed by a CVD method, and a polycrystalline Si doped with P as an impurity.
The upper electrode 42 is made of a thin film.

【0022】このホールド容量の下電極41は、サンプル
ホールド回路のスイッチング用薄膜トランジスタの半導
体活性層31と同時に成膜形成される。また、ホールド容
量の下電極41の一端部は薄膜トランジスタのソース電極
の一端部とつながっている。さらに、ホールド容量の絶
縁膜43は、薄膜トランジスタのゲート絶縁膜34と同時に
成膜形成され、ホールド容量の上電極42は、薄膜トラン
ジスタのゲート電極35と同時に成膜形成される。
The lower electrode 41 of the hold capacitor is formed simultaneously with the semiconductor active layer 31 of the switching thin film transistor of the sample hold circuit. Further, one end of the lower electrode 41 of the hold capacitor is connected to one end of the source electrode of the thin film transistor. Further, the insulating film 43 of the hold capacitor is formed simultaneously with the gate insulating film 34 of the thin film transistor, and the upper electrode 42 of the hold capacitor is formed simultaneously with the gate electrode 35 of the thin film transistor.

【0023】ホールド容量の上電極42の形成後は、薄膜
トランジスタのソース33及びドレイン32部への不純物注
入、層間絶縁膜44の成膜形成、ソース電極及びドレイン
電極のコンタクトホールの形成および表示信号線2、信
号線7の電極配線は通常の方法で形成される。
After the upper electrode 42 of the hold capacitor is formed, impurities are injected into the source 33 and the drain 32 of the thin film transistor, the interlayer insulating film 44 is formed, the contact holes of the source electrode and the drain electrode are formed, and the display signal line is formed. 2. The electrode wiring of the signal line 7 is formed by a usual method.

【0024】ここで、ホールド容量の下電極41は、Pの
ドープ量が少なすぎるとMOS型容量と同様の問題が生
ずる。従って、不純物の活性化率にもよるが、5×1017
/cm3 以上が必要であり、望ましくは5×1018/cm
3 以上であるとよい。
Here, the lower electrode 41 of the hold capacitor has the same problem as the MOS type capacitor when the P doping amount is too small. Therefore, depending on the activation rate of impurities, 5 × 10 17
/ Cm 3 or more is required, preferably 5 × 10 18 / cm
It should be 3 or more.

【0025】また、この下電極41は、上電極42に比べて
その面積は大きく形成されている。即ち、下電極41の周
囲は約2μmづつ上電極42より大きく形成されている。
従って、この約2μmのはみだした部分は薄膜トランジ
スタのソース33及びドレイン32部がドープされる工程で
同時にドーピングされて、図1(B)のクロスハッチン
グ部分41a は下電極41の中央部分よりもさらに低抵抗化
されている。このような構成とすることにより、ホール
ド容量の下電極41の寄生抵抗をさらに下げることが出
来、周波数特性もその分向上する。
The area of the lower electrode 41 is larger than that of the upper electrode 42. That is, the circumference of the lower electrode 41 is formed larger than the upper electrode 42 by about 2 μm.
Therefore, the protruding portion of about 2 μm is simultaneously doped in the process of doping the source 33 and the drain 32 of the thin film transistor, and the cross-hatched portion 41 a of FIG. 1B is lower than the central portion of the lower electrode 41. Has been made resistant. With such a configuration, the parasitic resistance of the lower electrode 41 of the hold capacitor can be further reduced, and the frequency characteristic can be improved accordingly.

【0026】薄膜トランジスタのゲート絶縁膜34及びホ
ールド容量の絶縁膜43の形成は、上記実施例ではCVD
法によって成膜したが、半導体層の熱酸化膜形成により
成膜する場合は以下の注意が必要である。即ち、ホール
ド容量を形成する部分はPなどの不純物を注入している
ため、薄膜トランジスタの活性層部分と比較するとその
熱酸化速度に注意する必要がある。即ち、図5に示すよ
うに、Pをドープして熱酸化した場合のドープ量と酸化
レートの特性から、1×1020/cm3 以上のドーピング
を行った場合は熱酸化速度が非常に大きくなることがわ
かる。
The gate insulating film 34 of the thin film transistor and the insulating film 43 of the holding capacitor are formed by the CVD in the above embodiment.
Although the film is formed by the method, the following precautions are necessary when forming the film by forming the thermal oxide film of the semiconductor layer. That is, since impurities such as P are implanted into the portion forming the hold capacitor, it is necessary to pay attention to the thermal oxidation rate thereof as compared with the active layer portion of the thin film transistor. That is, as shown in FIG. 5, from the characteristics of the doping amount and the oxidation rate when P is doped and thermally oxidized, the thermal oxidation rate is very high when doping of 1 × 10 20 / cm 3 or more is performed. You can see.

【0027】従って、ホールド容量の絶縁膜43を熱酸化
法で成膜する場合、不純物濃度に対応して熱酸化速度が
大きく変化して、その容量値も変化することに留意し、
不純物をドープした絶縁膜のシート抵抗値と容量値を適
切に選定する必要がある。
Therefore, when the insulating film 43 of the hold capacitor is formed by the thermal oxidation method, it should be noted that the thermal oxidation rate greatly changes corresponding to the impurity concentration, and the capacitance value also changes.
It is necessary to appropriately select the sheet resistance value and capacitance value of the insulating film doped with impurities.

【0028】以上のような絶縁膜のシート抵抗値と容量
値の検討については、上記実施例のように下電極41の面
積を上電極42の面積よりも大きく形成し、そのはみだし
部分のシート抵抗を小さくする構成も有効であるが、図
2に示すような構成も有効である。即ち、ホールド容量
の下電極41の厚さを薄膜トランジスタの活性層31の厚さ
よりも厚くして、ホールド容量の下電極41のシート抵抗
値を低下させることもできる。尚、図2において、図1
(B)と同様の構成部分は同一の番号で示している。こ
のような形成方法は種々の方法が選択できるが、例え
ば、ホールド容量の下電極の部分のみ2層化したり、あ
るいは2種類のマスクとエッチングにより形成すること
ができる。
Regarding the examination of the sheet resistance value and the capacitance value of the insulating film as described above, the area of the lower electrode 41 is formed larger than the area of the upper electrode 42 as in the above embodiment, and the sheet resistance of the protruding portion is formed. Although the configuration for reducing the is also effective, the configuration as shown in FIG. 2 is also effective. That is, the thickness of the lower electrode 41 of the hold capacitor may be made larger than the thickness of the active layer 31 of the thin film transistor to reduce the sheet resistance value of the lower electrode 41 of the hold capacitor. In addition, in FIG.
The same components as in (B) are indicated by the same numbers. Although various methods can be selected as such a forming method, for example, only the lower electrode portion of the holding capacitor can be formed into two layers, or can be formed by two types of masks and etching.

【0029】さらに、このようなホールド容量を複数配
置し、並列に接続することによって(図示せず)、製造
歩留まりが向上するだけでなく、寄生抵抗を増加させる
ことなく容量値を大きくすることができる。従って、周
波数特性及び製造歩留まりを低下させることなくホール
ド容量を大きくすることができる。
Further, by disposing a plurality of such holding capacitors and connecting them in parallel (not shown), not only the manufacturing yield is improved but also the capacitance value can be increased without increasing the parasitic resistance. it can. Therefore, the hold capacitance can be increased without lowering the frequency characteristics and the manufacturing yield.

【0030】[0030]

【発明の効果】以上のように本発明によれば、アクティ
ブマトリクス型液晶表示装置の駆動回路一体型の信号線
駆動回路のホールド容量として、下電極は薄膜トランジ
スタの半導体活性層と同じ不純物をドープして金属化し
た層とし、絶縁膜は薄膜トランジスタのゲート絶縁膜と
同じ絶縁膜とし、上電極は薄膜トランジスタのゲート電
極と同じ層としたMIM型容量を構成することによっ
て、ホールド容量の絶縁膜を薄膜化するとともに寄生抵
抗を下げることができるため、ホールド容量の小面積化
と周波数特性の向上を得ることができる。
As described above, according to the present invention, the lower electrode is doped with the same impurities as the semiconductor active layer of the thin film transistor as a hold capacitance of the signal line drive circuit integrated with the drive circuit of the active matrix type liquid crystal display device. And a metallized layer, the insulating film is the same insulating film as the gate insulating film of the thin film transistor, and the upper electrode is the same layer as the gate electrode of the thin film transistor. In addition, since the parasitic resistance can be reduced, the area of the hold capacitor can be reduced and the frequency characteristic can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示すもので、図1(A)は
アクティブマトリクス型液晶表示装置の信号線走査駆動
回路及びスイッチング素子としての薄膜トランジスタを
含む概略構成を示し、図1(B)は信号線走査駆動回路
の映像信号書き込み用薄膜トランジスタとMIM型サン
プルホールド容量の概略構成をそれぞれ示す。
1A and 1B show an embodiment of the present invention, in which FIG. 1A shows a schematic structure including a signal line scan driver circuit of an active matrix liquid crystal display device and a thin film transistor as a switching element, and FIG. 8A and 8B show schematic configurations of a thin film transistor for writing a video signal and a MIM type sample hold capacitor of a signal line scanning drive circuit, respectively.

【図2】本発明の他の実施例を図1(B)に対応して示
す概略構成図。
FIG. 2 is a schematic configuration diagram showing another embodiment of the present invention, corresponding to FIG.

【図3】従来の図1(B)に対応する概略構成図。FIG. 3 is a schematic configuration diagram corresponding to the conventional FIG. 1 (B).

【図4】薄膜シリコンに不純物をドープし、それぞれ70
0 度で活性化した場合の不純物濃度と抵抗率との関係を
示す特性図。
[Fig. 4] Thin film silicon is doped with impurities and 70
FIG. 4 is a characteristic diagram showing the relationship between the impurity concentration and the resistivity when activated at 0 degrees.

【図5】半導体層にPをドープして熱酸化した場合のド
ープ量と酸化レートとの関係を示す特性図。
FIG. 5 is a characteristic diagram showing a relationship between a doping amount and an oxidation rate when a semiconductor layer is doped with P and thermally oxidized.

【符号の説明】[Explanation of symbols]

2…表示信号線 5…定電位線 7…信号線 31…薄膜トランジスタの半導体活性層 32…薄膜トランジスタのドレイン電極 33…薄膜トランジスタのソース電極 34…薄膜トランジスタのゲート絶縁膜 35…薄膜トランジスタのゲート電極 41…ホールド容量の下電極 42…ホールド容量の上電極 43…ホールド容量の絶縁膜 44…層間絶縁膜 2 ... Display signal line 5 ... Constant potential line 7 ... Signal line 31 ... Thin film transistor semiconductor active layer 32 ... Thin film transistor drain electrode 33 ... Thin film transistor source electrode 34 ... Thin film transistor gate insulating film 35 ... Thin film transistor gate electrode 41 ... Hold capacitance Lower electrode 42 ... Hold capacitor upper electrode 43 ... Hold capacitor insulating film 44 ... Interlayer insulating film

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】基板上に規則的に配列された多数のゲート
線とソース線、及び前記ゲート線とソース線との交点に
設けられたスイッチング用薄膜トランジスタと、前記薄
膜トランジスタを順次駆動するための信号線走査駆動回
路及びゲート線走査駆動回路を少なくとも備えた液晶表
示装置において、上記信号線駆動回路はソース電極、ド
レイン電極、半導体活性層、ゲート絶縁層及びゲート電
極を少なくとも備えた映像信号書き込み用薄膜トランジ
スタと、下電極−絶縁膜−上電極からなるMIM型容量
とから成るサンプルホールド回路を少なくとも備え、前
記MIM型容量の下電極は前記薄膜トランジスタの半導
体活性層材に不純物をドープした金属化層からなり、前
記MIM型容量の絶縁膜は前記薄膜トランジスタのゲー
ト絶縁層材からなり、前記MIM型容量の上電極は前記
薄膜トランジスタのゲート電極材からなることを特徴と
する液晶表示装置。
1. A plurality of gate lines and source lines regularly arranged on a substrate, switching thin film transistors provided at intersections of the gate lines and source lines, and a signal for sequentially driving the thin film transistors. In a liquid crystal display device including at least a line scan drive circuit and a gate line scan drive circuit, the signal line drive circuit includes a source electrode, a drain electrode, a semiconductor active layer, a gate insulating layer, and a thin film transistor for writing a video signal. And a sample hold circuit including a lower electrode-insulating film-upper electrode and a MIM-type capacitor. The lower electrode of the MIM-type capacitor includes a metallized layer obtained by doping a semiconductor active layer material of the thin film transistor with impurities. The insulating film of the MIM type capacitor is made of the gate insulating layer material of the thin film transistor. The electrode on the MIM type capacitance liquid crystal display device, comprising the gate electrode material of the thin film transistor.
【請求項2】基板上に規則的に配列された多数のゲート
線とソース線、及び前記ゲート線とソース線との交点に
設けられたスイッチング用薄膜トランジスタと、前記薄
膜トランジスタを順次駆動するための信号線走査駆動回
路及びゲート線走査駆動回路を少なくとも備えた液晶表
示装置の製造方法において、上記信号線駆動回路はソー
ス電極、ドレイン電極、半導体活性層、ゲート絶縁層及
びゲート電極を少なくとも備えた映像信号書き込み用薄
膜トランジスタと、下電極−絶縁膜−上電極からなるM
IM型容量とから成るサンプルホールド回路を少なくと
も備え、前記薄膜トランジスタの半導体活性層と前記M
IM型容量の下電極とを同時に成膜形成する工程と、前
記薄膜トランジスタのゲート絶縁層と前記MIM型容量
の絶縁膜を同時に成膜して形成する工程と、前記薄膜ト
ランジスタのゲート電極と前記MIM型容量の上電極を
同時に成膜形成する工程と、前記薄膜トランジスタのソ
ース及びドレイン部に不純物をドープしてソース及びド
レイン電極を形成する工程とを少なくとも備えたことを
特徴とする液晶表示装置の製造方法。
2. A plurality of gate lines and source lines regularly arranged on a substrate, switching thin film transistors provided at intersections of the gate lines and source lines, and a signal for sequentially driving the thin film transistors. In a method of manufacturing a liquid crystal display device including at least a line scan drive circuit and a gate line scan drive circuit, the signal line drive circuit includes a video signal including at least a source electrode, a drain electrode, a semiconductor active layer, a gate insulating layer, and a gate electrode. M composed of a thin film transistor for writing, and a lower electrode-insulating film-upper electrode
At least a sample hold circuit including an IM type capacitor is provided, and the semiconductor active layer of the thin film transistor and the M
Forming a lower electrode of the IM type capacitor at the same time, forming a gate insulating layer of the thin film transistor and an insulating film of the MIM type capacitor at the same time, and forming a gate electrode of the thin film transistor and the MIM type A method of manufacturing a liquid crystal display device, comprising at least a step of simultaneously forming a film of an upper electrode of a capacitor and a step of doping a source and a drain portion of the thin film transistor with impurities to form a source and a drain electrode. .
JP17384393A 1993-07-14 1993-07-14 Liquid crystal display device and its production Pending JPH0728090A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17384393A JPH0728090A (en) 1993-07-14 1993-07-14 Liquid crystal display device and its production

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17384393A JPH0728090A (en) 1993-07-14 1993-07-14 Liquid crystal display device and its production

Publications (1)

Publication Number Publication Date
JPH0728090A true JPH0728090A (en) 1995-01-31

Family

ID=15968195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17384393A Pending JPH0728090A (en) 1993-07-14 1993-07-14 Liquid crystal display device and its production

Country Status (1)

Country Link
JP (1) JPH0728090A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6108055A (en) * 1995-03-30 2000-08-22 Sanyo Electric Co., Ltd. Display and method of fabricating the same
US7164408B2 (en) 2002-09-30 2007-01-16 Seiko Epson Corporation Electro-optical device, method of manufacturing the same, and electronic apparatus
US7227597B2 (en) 1997-12-31 2007-06-05 Samsung Electronics Co., Ltd. Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate
KR20220123620A (en) * 2015-11-26 2022-09-08 엘지디스플레이 주식회사 Display Device and Method of Manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6108055A (en) * 1995-03-30 2000-08-22 Sanyo Electric Co., Ltd. Display and method of fabricating the same
US7227597B2 (en) 1997-12-31 2007-06-05 Samsung Electronics Co., Ltd. Liquid crystal display having a source electrode and a metal pattern for a storage capacitor formed on an insulating substrate
US7271857B2 (en) 1997-12-31 2007-09-18 Samsung Electronics Co., Ltd. Method for manufacturing a liquid crystal display
US7164408B2 (en) 2002-09-30 2007-01-16 Seiko Epson Corporation Electro-optical device, method of manufacturing the same, and electronic apparatus
KR20220123620A (en) * 2015-11-26 2022-09-08 엘지디스플레이 주식회사 Display Device and Method of Manufacturing the same

Similar Documents

Publication Publication Date Title
KR100292767B1 (en) LCD Display
US5159477A (en) Active matrix display device having additional capacitors connected to switching elements and additional capacitor common line
US5428250A (en) Line material, electronic device using the line material and liquid crystal display
US7259035B2 (en) Methods of forming thin-film transistor display devices
US4582395A (en) Active matrix assembly for a liquid crystal display device including an insulated-gate-transistor
TW406210B (en) Active matrix display device
JP3402909B2 (en) Thin film transistor device and liquid crystal display device
JP2950061B2 (en) Liquid crystal display device
CN101196668A (en) Display device and method of producing the same
JP3454340B2 (en) Liquid crystal display
JP2827570B2 (en) Liquid crystal display
US5337172A (en) Liquid crystal matrix control employing doped semiconductor pixel electrode surrounded by undoped channel region
EP0605176A1 (en) An active matrix type liquid crystal display panel and a method for producing the same
US5677547A (en) Thin film transistor and display device including same
JPH0451120A (en) Liquid crystal display element array driven by thin-film electric field effect type transistor
JPH0728090A (en) Liquid crystal display device and its production
JP2898509B2 (en) Active matrix substrate and manufacturing method thereof
JP2000310766A (en) Driving method for active matrix substrate and liquid crystal display device
JP2001051300A (en) Liquid crystal display device
JPH10335671A (en) Driver monolithic driving element
JPH08201852A (en) Active matrix display device
JPH01277217A (en) Active matrix type liquid crystal display element array
JPS6236687A (en) Display unit
JPH04280228A (en) Thin film field effect type transistor driving liquid crystal display element array and driving method thereof
JP3095880B2 (en) Active matrix display device