JPH07273780A - バス回路およびバスの終端抵抗切り替え方法 - Google Patents
バス回路およびバスの終端抵抗切り替え方法Info
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- JPH07273780A JPH07273780A JP6062778A JP6277894A JPH07273780A JP H07273780 A JPH07273780 A JP H07273780A JP 6062778 A JP6062778 A JP 6062778A JP 6277894 A JP6277894 A JP 6277894A JP H07273780 A JPH07273780 A JP H07273780A
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Abstract
(57)【要約】
【目的】バス未使用時に終端抵抗に流れる電流を少なく
し、バス回路の低消費電力化を図る。 【構成】データバス１上にデータが送受信しているとき
には、出力制御回路１０−１〜１０−Ｎが、終端回路３
０をバスの特性インピーダンス近傍の抵抗値にするため
に、スイッチ５−１および５−２をオンにする。スイッ
チが切り替わる時間分、データバス１のバスラインを延
長して伝送遅延時間を大きくしておく。また、データバ
ス１の未使用時には、出力制御回路１０−１〜１０−Ｎ
が、特性インピーダンス近傍の抵抗値よりも高抵抗に切
り替えるために、スイッチ５−１および５−２をオフに
する。その際に、バスに伝送された最後のデータが終端
回路３０に到着するまでの時間分は、抵抗値をバスの特
性インピーダンス近傍の抵抗値に保持しておく。
し、バス回路の低消費電力化を図る。 【構成】データバス１上にデータが送受信しているとき
には、出力制御回路１０−１〜１０−Ｎが、終端回路３
０をバスの特性インピーダンス近傍の抵抗値にするため
に、スイッチ５−１および５−２をオンにする。スイッ
チが切り替わる時間分、データバス１のバスラインを延
長して伝送遅延時間を大きくしておく。また、データバ
ス１の未使用時には、出力制御回路１０−１〜１０−Ｎ
が、特性インピーダンス近傍の抵抗値よりも高抵抗に切
り替えるために、スイッチ５−１および５−２をオフに
する。その際に、バスに伝送された最後のデータが終端
回路３０に到着するまでの時間分は、抵抗値をバスの特
性インピーダンス近傍の抵抗値に保持しておく。
Description
【０００１】
【産業上の利用分野】本発明は、データを伝送するバス
の終端回路に関し、特に、終端回路がバスの特性インピ
ーダンス近傍の抵抗値と、この抵抗よりも高抵抗の抵抗
値とに切り替えができることを特徴としたバス回路に関
する。
の終端回路に関し、特に、終端回路がバスの特性インピ
ーダンス近傍の抵抗値と、この抵抗よりも高抵抗の抵抗
値とに切り替えができることを特徴としたバス回路に関
する。
【０００２】
【従来の技術】図２に、バスの終端回路の従来技術の基
本構成図を示す。
本構成図を示す。
【０００３】図２において、データを伝送する伝送線路
のデータバス１には、データ処理装置である複数のユニ
ット２−１〜２−Ｎが接続されている。各ユニット２−
１〜２−Ｎには、データを送受信するための送受信部８
−１〜８−Ｎが備えられている。図２においては、デー
タバス１が複数ある場合を示している。データバス１に
は、反射を防ぐために終端回路が接続されており、終端
回路には終端抵抗３−１および３−２を備えている。
のデータバス１には、データ処理装置である複数のユニ
ット２−１〜２−Ｎが接続されている。各ユニット２−
１〜２−Ｎには、データを送受信するための送受信部８
−１〜８−Ｎが備えられている。図２においては、デー
タバス１が複数ある場合を示している。データバス１に
は、反射を防ぐために終端回路が接続されており、終端
回路には終端抵抗３−１および３−２を備えている。
【０００４】また、図２においては、終端にテブナン終
端を用いているが、以下に示す理由から一つの抵抗で終
端を行う回路よりテブナン終端を用いるのが一般的であ
る。
端を用いているが、以下に示す理由から一つの抵抗で終
端を行う回路よりテブナン終端を用いるのが一般的であ
る。
【０００５】１．一つの抵抗で終端を行う回路では、終
端用電源に低電圧電源を用いなければならないが、低電
圧電源は電源効率が悪い。
端用電源に低電圧電源を用いなければならないが、低電
圧電源は電源効率が悪い。
【０００６】２．一つの抵抗で終端を行う回路では、信
号レベルにより終端用電源に双方向の電流が流れる。
（双方向電源が必要） ３．一つの抵抗で終端を行う回路では、特性インピーダ
ンスにより終端抵抗の抵抗値が決まってしまうため、バ
スに接続されたユニットの送受信回路のＤＣ特性によ
り、終端電源に専用の電源を用いなければならない。
号レベルにより終端用電源に双方向の電流が流れる。
（双方向電源が必要） ３．一つの抵抗で終端を行う回路では、特性インピーダ
ンスにより終端抵抗の抵抗値が決まってしまうため、バ
スに接続されたユニットの送受信回路のＤＣ特性によ
り、終端電源に専用の電源を用いなければならない。
【０００７】
【発明が解決しようとする課題】図２に示す終端抵抗の
値は、データバス１の特性インピーダンスをＺ０、終端
抵抗の抵抗値をＲ１およびＲ２とすると、以下に示す数
式で示されるのが一般的である。
値は、データバス１の特性インピーダンスをＺ０、終端
抵抗の抵抗値をＲ１およびＲ２とすると、以下に示す数
式で示されるのが一般的である。
【０００８】
【数１】Ｚ０＝Ｒ１＊Ｒ２／（Ｒ１＋Ｒ２） 終端抵抗Ｒ１およびＲ２は、固定値であり、データバス
１が未使用状態にもかかわらず常に電流が流れている。
その電流をＩとすると、数２に示すように表すことがで
きる。
１が未使用状態にもかかわらず常に電流が流れている。
その電流をＩとすると、数２に示すように表すことがで
きる。
【０００９】
【数２】Ｉ＝Ｖ／（Ｒ１＋Ｒ２） 一例として終端電流計算例を以下に示す。各係数をＶ＝
３．３ｖ、Ｚ０＝５０Ω、Ｒ１＝１００Ω、Ｒ２＝１０
０Ωである場合、終端に流れる電流および消費電力は、
数３に示すようになる。
３．３ｖ、Ｚ０＝５０Ω、Ｒ１＝１００Ω、Ｒ２＝１０
０Ωである場合、終端に流れる電流および消費電力は、
数３に示すようになる。
【００１０】
【数３】Ｉ＝Ｖ／（Ｒ１＋Ｒ２）＝３．３／２００＝１
６．５ｍＡ Ｐ＝（Ｒ１＋Ｒ２）＊Ｉ2 ＝２００＊（１６．５＊１０‐3）2＝５４．５ｍＷ このように、かなりの電流および消費電力となる。
６．５ｍＡ Ｐ＝（Ｒ１＋Ｒ２）＊Ｉ2 ＝２００＊（１６．５＊１０‐3）2＝５４．５ｍＷ このように、かなりの電流および消費電力となる。
【００１１】現在、コンピュータなどの低消費電力化
は、「エレクトロニクス」１９９３年７月号第５頁から
第６頁に記載されているように、グリーンＰＣとして特
にクローズアップされている。前述した従来技術のよう
に、終端抵抗に流れる電流は無視できなくなりつつあ
る。
は、「エレクトロニクス」１９９３年７月号第５頁から
第６頁に記載されているように、グリーンＰＣとして特
にクローズアップされている。前述した従来技術のよう
に、終端抵抗に流れる電流は無視できなくなりつつあ
る。
【００１２】本発明は、上記課題を解決するために、バ
ス回路の低消費電力化を図ることを目的とする。
ス回路の低消費電力化を図ることを目的とする。
【００１３】
【課題を解決するための手段】上述目的を達成するた
め、伝送制御信号に基づいてデータの送受信を行なう複
数のユニットが接続されるバスを終端する終端部を備え
るバス回路であって、前記終端部は、前記複数のユニッ
トのデータ送受信時に前記バスの信号の反射をおさえる
ための第１の終端抵抗手段と、前記第１の終端抵抗手段
より抵抗値が大きい第２の終端抵抗手段と、前記複数の
ユニットがデータを送受信しているか否かを検出する検
出手段と、前記検出手段により検出された結果に基づい
て、前記複数のユニットのデータ送受信時に前記第１の
終端抵抗手段を前記バスに接続させ、前記複数のユニッ
トでデータを送受信していないときに前記第２の終端抵
抗手段を前記バスに接続させるように切り替える切り替
え手段とを備える。
め、伝送制御信号に基づいてデータの送受信を行なう複
数のユニットが接続されるバスを終端する終端部を備え
るバス回路であって、前記終端部は、前記複数のユニッ
トのデータ送受信時に前記バスの信号の反射をおさえる
ための第１の終端抵抗手段と、前記第１の終端抵抗手段
より抵抗値が大きい第２の終端抵抗手段と、前記複数の
ユニットがデータを送受信しているか否かを検出する検
出手段と、前記検出手段により検出された結果に基づい
て、前記複数のユニットのデータ送受信時に前記第１の
終端抵抗手段を前記バスに接続させ、前記複数のユニッ
トでデータを送受信していないときに前記第２の終端抵
抗手段を前記バスに接続させるように切り替える切り替
え手段とを備える。
【００１４】
【作用】検出手段は、複数のユニット間でデータを送受
信しているか否かを検出する。この検出は、バスに伝送
されたデータに基づいて行なってもよいし、ユニットの
伝送制御信号（送信イネーブル信号／ディセーブル信
号）に基づいて行なってもよい。
信しているか否かを検出する。この検出は、バスに伝送
されたデータに基づいて行なってもよいし、ユニットの
伝送制御信号（送信イネーブル信号／ディセーブル信
号）に基づいて行なってもよい。
【００１５】切り替え手段は、検出手段により検出され
た結果に基づいて、前記複数のユニットのデータ送受信
時に前記第１の終端抵抗手段を前記バスに接続させ、前
記複数のユニットでデータを送受信していないときに前
記第２の終端抵抗手段を前記バスに接続させるように切
り替える。これにより、バス使用時に、好ましくは特性
インピーダンスに等しい第１の終端抵抗手段を接続して
おき、バスの信号の反射をおさえる。また、バス未使用
時に終端回路を高抵抗側に切り替えて終端回路に流れる
電流を低減でき、バス回路の低消費電力化を実現でき
る。
た結果に基づいて、前記複数のユニットのデータ送受信
時に前記第１の終端抵抗手段を前記バスに接続させ、前
記複数のユニットでデータを送受信していないときに前
記第２の終端抵抗手段を前記バスに接続させるように切
り替える。これにより、バス使用時に、好ましくは特性
インピーダンスに等しい第１の終端抵抗手段を接続して
おき、バスの信号の反射をおさえる。また、バス未使用
時に終端回路を高抵抗側に切り替えて終端回路に流れる
電流を低減でき、バス回路の低消費電力化を実現でき
る。
【００１６】また、第２の終端抵抗手段から前記第１の
終端抵抗に切り替えるときには、伝送遅延手段で、複数
のユニットからのデータの伝送を、あらかじめ定めた時
間遅延させることにより、第１の終端抵抗手段に切り替
わる前にデータが終端回路に入射して反射するのを防ぐ
ことができる。伝送遅延手段としては、バスの伝送路長
を延長させたり、ディレイラインを挿入しておくことが
できる。さらに、前記第１の終端抵抗手段から前記第２
の終端抵抗手段に切り替えるときには、遅延切り替え手
段で、複数のユニットからのデータ送信終了後あらかじ
め定めた時間経過後に切り替えることにより、送信され
たデータが受信される前に、第２の終端抵抗手段（高抵
抗）に切り替わるのを防ぐことができる。
終端抵抗に切り替えるときには、伝送遅延手段で、複数
のユニットからのデータの伝送を、あらかじめ定めた時
間遅延させることにより、第１の終端抵抗手段に切り替
わる前にデータが終端回路に入射して反射するのを防ぐ
ことができる。伝送遅延手段としては、バスの伝送路長
を延長させたり、ディレイラインを挿入しておくことが
できる。さらに、前記第１の終端抵抗手段から前記第２
の終端抵抗手段に切り替えるときには、遅延切り替え手
段で、複数のユニットからのデータ送信終了後あらかじ
め定めた時間経過後に切り替えることにより、送信され
たデータが受信される前に、第２の終端抵抗手段（高抵
抗）に切り替わるのを防ぐことができる。
【００１７】
【実施例】以下、図面を参照して実施例を説明する。
【００１８】図１は、本発明の第１の実施例におけるバ
ス回路の構成図を示す。図１において、データを伝送す
る伝送線路のデータバス１には、データ処理装置である
複数のユニット２−１〜２−Ｎが接続されている。各ユ
ニット２−１〜２−Ｎには、データを送受信するための
送受信部８−１〜８−Ｎが備えられている。図１におい
ては、データバス１が複数ある場合を示している。デー
タバス１には、反射を防ぐために終端回路３０が接続さ
れており、終端回路３０には終端抵抗３−１、３−２、
３−３および３−４とスイッチ５−１および５−２とを
備えている。終端回路３０のスイッチ５−１および５−
２は、各ユニットの送受信部から出力される制御信号に
より制御され、ＭＯＳトランジスタで構成する。送受信
部８−１〜８−Ｎには、スイッチ５−１および５−２を
制御するための伝送制御信号であるイネーブル／ディセ
ーブル信号１１−１〜１１−Ｎを伝送制御信号線４に出
力する出力制御回路１０−１〜１０−Ｎをそれぞれ備え
ている。出力制御回路１０−１〜１０−Ｎは、各ユニッ
トの送信回路のイネーブル／ディセーブル信号に基づい
て出力される。また、終端抵抗３−１、３−２、３−
３、３−４の抵抗値を、それぞれＲ１、Ｒ２、Ｒ３、Ｒ
４とすると、各抵抗の抵抗値は、以下に示すような関係
にある。
ス回路の構成図を示す。図１において、データを伝送す
る伝送線路のデータバス１には、データ処理装置である
複数のユニット２−１〜２−Ｎが接続されている。各ユ
ニット２−１〜２−Ｎには、データを送受信するための
送受信部８−１〜８−Ｎが備えられている。図１におい
ては、データバス１が複数ある場合を示している。デー
タバス１には、反射を防ぐために終端回路３０が接続さ
れており、終端回路３０には終端抵抗３−１、３−２、
３−３および３−４とスイッチ５−１および５−２とを
備えている。終端回路３０のスイッチ５−１および５−
２は、各ユニットの送受信部から出力される制御信号に
より制御され、ＭＯＳトランジスタで構成する。送受信
部８−１〜８−Ｎには、スイッチ５−１および５−２を
制御するための伝送制御信号であるイネーブル／ディセ
ーブル信号１１−１〜１１−Ｎを伝送制御信号線４に出
力する出力制御回路１０−１〜１０−Ｎをそれぞれ備え
ている。出力制御回路１０−１〜１０−Ｎは、各ユニッ
トの送信回路のイネーブル／ディセーブル信号に基づい
て出力される。また、終端抵抗３−１、３−２、３−
３、３−４の抵抗値を、それぞれＲ１、Ｒ２、Ｒ３、Ｒ
４とすると、各抵抗の抵抗値は、以下に示すような関係
にある。
【００１９】
【数３】Ｒ１／Ｒ２＝Ｒ３／Ｒ４ Ｒ１＜＜Ｒ３、Ｒ２＜＜Ｒ４ また、データバス１の特性インピーダンスをＺ０とする
と、スイッチ５−１および５−２が導通状態になったと
きには、以下に示す関係が成り立つものとする。
と、スイッチ５−１および５−２が導通状態になったと
きには、以下に示す関係が成り立つものとする。
【００２０】
【数４】Ｚ０＝１／（１／Ｒ１＋１／Ｒ２＋１／Ｒ３＋
１／Ｒ４） スイッチ５−１および５−２が非導通状態の時は以下に
示す関係が成り立つものとする。
１／Ｒ４） スイッチ５−１および５−２が非導通状態の時は以下に
示す関係が成り立つものとする。
【００２１】
【数５】Ｚ０＜＜Ｒ３＊Ｒ４／（Ｒ３＋Ｒ４） すなわち、終端回路の抵抗値は、スイッチ５−１および
５−２が導通状態になったときには、データバス１の特
性インピーダンスに等しく、スイッチ５−１および５−
２が非導通状態になったときには、データバス１の特性
インピーダンスより大きい抵抗値をもつことになる。デ
ータバス１上をデータが送受信しているときには、終端
回路の終端抵抗をデータバス１の特性インピーダンスに
等しくなるようにスイッチ５−１および５−２を導通状
態（出力イネーブル）にするために出力信号レベルをＨ
ｉｇｈレベルにし、データバス１をデータが送受信して
いないときには、終端回路の終端抵抗をデータバス１の
特性インピーダンスより大きくなるようにスイッチ５−
１および５−２を非導通状態（ディセーブル）にするた
めに出力信号レベルを終端電圧レベルにしている。ま
た、伝送制御信号線４には、出力制御回路１０−１〜１
０−Ｎと終端抵抗３−５、３−６とが接続されている。
５−２が導通状態になったときには、データバス１の特
性インピーダンスに等しく、スイッチ５−１および５−
２が非導通状態になったときには、データバス１の特性
インピーダンスより大きい抵抗値をもつことになる。デ
ータバス１上をデータが送受信しているときには、終端
回路の終端抵抗をデータバス１の特性インピーダンスに
等しくなるようにスイッチ５−１および５−２を導通状
態（出力イネーブル）にするために出力信号レベルをＨ
ｉｇｈレベルにし、データバス１をデータが送受信して
いないときには、終端回路の終端抵抗をデータバス１の
特性インピーダンスより大きくなるようにスイッチ５−
１および５−２を非導通状態（ディセーブル）にするた
めに出力信号レベルを終端電圧レベルにしている。ま
た、伝送制御信号線４には、出力制御回路１０−１〜１
０−Ｎと終端抵抗３−５、３−６とが接続されている。
【００２２】また、データバス１は、スイッチ５−１お
よび５−２のスイッチング動作遅延時間を考慮し、デー
タバス１上をデータが伝送する際の伝送遅延時間が、ス
イッチング動作遅延時間より大きくなるように、データ
バス１は、最も終端回路３０に近いユニット２−Ｎ以降
を伝送制御信号線４よりも伝送路長を長くしている。ま
た、出力制御回路１０−１〜１０−Ｎの出力信号のタイ
ミングは、出力イネーブル時はＨｉｇｈレベルをデータ
送信とともに出力し、出力ディセーブル時は、データバ
ス１がユニット２−Ｎ以降のバスラインを延長した分の
伝送時間からスイッチ５−１および５−２の動作遅延時
間分を引いた時間以上、Ｈｉｇｈレベルを保持し、その
後終端レベルとする。出力イネーブルから出力ディセー
ブルに切り替える際には、データバス１上を伝送するデ
ータの送受信が終了しないうちにスイッチ５−１および
５−２が切り替わってしまうのを防ぐために、ユニット
２−Ｎ以降を延長した分の伝送時間とスイッチング動作
遅延時間とを考慮してあらかじめ定めた時間、Ｈｉｇｈ
レベルを保持するようにしている。この場合、出力制御
回路の後段に、タイミング調整回路１００−１〜１００
−Ｎをそれぞれ付加することにより対応できる。タイミ
ング調整回路１００−１〜１００−Ｎの回路構成を図１
２に示す。図１２に示すように、あらかじめ定めた時間
分のディレイを挿入することで、あらかじめ定めた時間
分Ｈｉｇｈレベルを保持することができる。
よび５−２のスイッチング動作遅延時間を考慮し、デー
タバス１上をデータが伝送する際の伝送遅延時間が、ス
イッチング動作遅延時間より大きくなるように、データ
バス１は、最も終端回路３０に近いユニット２−Ｎ以降
を伝送制御信号線４よりも伝送路長を長くしている。ま
た、出力制御回路１０−１〜１０−Ｎの出力信号のタイ
ミングは、出力イネーブル時はＨｉｇｈレベルをデータ
送信とともに出力し、出力ディセーブル時は、データバ
ス１がユニット２−Ｎ以降のバスラインを延長した分の
伝送時間からスイッチ５−１および５−２の動作遅延時
間分を引いた時間以上、Ｈｉｇｈレベルを保持し、その
後終端レベルとする。出力イネーブルから出力ディセー
ブルに切り替える際には、データバス１上を伝送するデ
ータの送受信が終了しないうちにスイッチ５−１および
５−２が切り替わってしまうのを防ぐために、ユニット
２−Ｎ以降を延長した分の伝送時間とスイッチング動作
遅延時間とを考慮してあらかじめ定めた時間、Ｈｉｇｈ
レベルを保持するようにしている。この場合、出力制御
回路の後段に、タイミング調整回路１００−１〜１００
−Ｎをそれぞれ付加することにより対応できる。タイミ
ング調整回路１００−１〜１００−Ｎの回路構成を図１
２に示す。図１２に示すように、あらかじめ定めた時間
分のディレイを挿入することで、あらかじめ定めた時間
分Ｈｉｇｈレベルを保持することができる。
【００２３】終端レベルは、終端回路３０の抵抗分割比
と終端電源レベルＶで決まり、終端レベルをＶＴＴとす
ると、数６のように表すことができる。
と終端電源レベルＶで決まり、終端レベルをＶＴＴとす
ると、数６のように表すことができる。
【００２４】
【数６】ＶＴＴ＝Ｖ＊Ｒ２／（Ｒ１＋Ｒ２） ＝Ｖ＊（Ｒ２／／Ｒ４）／（Ｒ１／／Ｒ３＋Ｒ２／／Ｒ
４） スイッチ５−１および５−２の動作は、伝送制御信号線
４がＨｉｇｈレベルの時はＯＮ、終端レベルの時はＯＦ
Ｆとなる。
４） スイッチ５−１および５−２の動作は、伝送制御信号線
４がＨｉｇｈレベルの時はＯＮ、終端レベルの時はＯＦ
Ｆとなる。
【００２５】つぎに、終端回路の切り替え動作について
図１０を参照して説明する。図１０に、ユニット２−１
の出力制御回路１０−１および送受信部８−１の出力レ
ベルと終端回路３０への入力レベルと、スイッチ５−１
および５−２の動作状態と、インピーダンスの整合状況
とのタイムチャートを示す。図１０において、データバ
ス１および伝送制御信号線４の伝送遅延は、１０ｎｓ／
ｍとし、データバス１のユニット２−１から終端回路ま
での伝送路長を１３００ｍｍとし、伝送制御信号線４の
伝送路長を１０００ｍｍとする。このため、データバス
１の伝送路長は、伝送制御信号線４のそれより３００ｍ
ｍ長いので、データバス１の伝送遅延時間は、伝送御信
号線４より３ｎｓ大きくなる。また、スイッチ５−１お
よび５−２の動作遅延時間を、２ｎｓとする。さらに、
出力制御回路１０−１は、データバス１の伝送遅延時間
からスイッチ５−１および５−２の動作遅延時間を引い
た時間（３ｎｓ−２ｎｓ＝１ｎｓ）分以上、イネーブル
からディセーブルに切り替わる際に、イネーブル状態を
保持するようにし、ここではこの保持する時間を２ｎｓ
とする。
図１０を参照して説明する。図１０に、ユニット２−１
の出力制御回路１０−１および送受信部８−１の出力レ
ベルと終端回路３０への入力レベルと、スイッチ５−１
および５−２の動作状態と、インピーダンスの整合状況
とのタイムチャートを示す。図１０において、データバ
ス１および伝送制御信号線４の伝送遅延は、１０ｎｓ／
ｍとし、データバス１のユニット２−１から終端回路ま
での伝送路長を１３００ｍｍとし、伝送制御信号線４の
伝送路長を１０００ｍｍとする。このため、データバス
１の伝送路長は、伝送制御信号線４のそれより３００ｍ
ｍ長いので、データバス１の伝送遅延時間は、伝送御信
号線４より３ｎｓ大きくなる。また、スイッチ５−１お
よび５−２の動作遅延時間を、２ｎｓとする。さらに、
出力制御回路１０−１は、データバス１の伝送遅延時間
からスイッチ５−１および５−２の動作遅延時間を引い
た時間（３ｎｓ−２ｎｓ＝１ｎｓ）分以上、イネーブル
からディセーブルに切り替わる際に、イネーブル状態を
保持するようにし、ここではこの保持する時間を２ｎｓ
とする。
【００２６】まず、ユニット２−１がデータ伝送を始め
た場合（図１０におけるｔ１のとき）の動作を説明す
る。出力制御回路１０−１は、出力イネーブル状態とな
りＨｉｇｈレベルを出力する。伝送制御信号線４は、出
力制御回路１０−１に合わせて終端レベルからＨｉｇｈ
レベルになり、伝送遅延時間の１０ｎｓ後に、スイッチ
５−１および５−２は、終端レベルからＨｉｇｈレベル
になったところで、スイッチ５−１および５−２をＯＮ
する。スイッチ５−１および５−２は、動作遅延時間の
２ｎｓ後に、ＯＮ状態に切り替わる。このとき終端回路
３０は、抵抗が全てつながるため、このとき終端回路３
０に流れる電流をＩ1とするとＩ1は数７に示すようにな
る。
た場合（図１０におけるｔ１のとき）の動作を説明す
る。出力制御回路１０−１は、出力イネーブル状態とな
りＨｉｇｈレベルを出力する。伝送制御信号線４は、出
力制御回路１０−１に合わせて終端レベルからＨｉｇｈ
レベルになり、伝送遅延時間の１０ｎｓ後に、スイッチ
５−１および５−２は、終端レベルからＨｉｇｈレベル
になったところで、スイッチ５−１および５−２をＯＮ
する。スイッチ５−１および５−２は、動作遅延時間の
２ｎｓ後に、ＯＮ状態に切り替わる。このとき終端回路
３０は、抵抗が全てつながるため、このとき終端回路３
０に流れる電流をＩ1とするとＩ1は数７に示すようにな
る。
【００２７】
【数７】Ｉ1＝Ｖ／((Ｒ１＋Ｒ２）＊（Ｒ３＋Ｒ４）／
（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４)) この状態は、データバス１の特性インピーダンスに等し
いので、インピーダンス整合がとれる。また、ユニット
２−１の送受信部８−１から送出されたデータは、伝送
遅延時間により１３ｎｓ後に終端回路に入力し、この時
にはスイッチが切り替わった後なのでインピーダンス整
合がとれる。
（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４)) この状態は、データバス１の特性インピーダンスに等し
いので、インピーダンス整合がとれる。また、ユニット
２−１の送受信部８−１から送出されたデータは、伝送
遅延時間により１３ｎｓ後に終端回路に入力し、この時
にはスイッチが切り替わった後なのでインピーダンス整
合がとれる。
【００２８】つぎに、ユニット２−１のデータ伝送が終
わった直後（図１０におけるｔ２のとき）の動作を説明
する。ユニット２−１の送受信部８−１では、データ送
出後に、出力レベルをディセーブル状態にし、ユニット
２−１の出力制御回路１０−１は、２ｎｓ時間Ｈｉｇｈ
レベルを保持し、その後出力ディセーブル状態となり終
端レベルを出力する。伝送制御信号線４は、出力制御回
路１０−１に合わせてＨｉｇｈレベルから終端レベルに
なり、スイッチ５−１および５−２は、終端レベルにな
ったところでスイッチ５−１および５−２をＯＦＦす
る。スイッチ５−１および５−２は、動作遅延時間の２
ｎｓ後に、ＯＦＦ状態に切り替わる。このとき終端回路
３０は、接続されている抵抗が終端抵抗３−３および３
−４のみとなるため、このとき終端回路３０に流れる電
流をＩ2とすると数８に示すようになる。
わった直後（図１０におけるｔ２のとき）の動作を説明
する。ユニット２−１の送受信部８−１では、データ送
出後に、出力レベルをディセーブル状態にし、ユニット
２−１の出力制御回路１０−１は、２ｎｓ時間Ｈｉｇｈ
レベルを保持し、その後出力ディセーブル状態となり終
端レベルを出力する。伝送制御信号線４は、出力制御回
路１０−１に合わせてＨｉｇｈレベルから終端レベルに
なり、スイッチ５−１および５−２は、終端レベルにな
ったところでスイッチ５−１および５−２をＯＦＦす
る。スイッチ５−１および５−２は、動作遅延時間の２
ｎｓ後に、ＯＦＦ状態に切り替わる。このとき終端回路
３０は、接続されている抵抗が終端抵抗３−３および３
−４のみとなるため、このとき終端回路３０に流れる電
流をＩ2とすると数８に示すようになる。
【００２９】
【数８】Ｉ2＝Ｖ／（Ｒ３＋Ｒ４） Ｒ３およびＲ４は、上記条件数３より、Ｒ１およびＲ２
よりそれぞれ高抵抗であるため、Ｉ1とＩ2とは数９に示
すような関係になる。
よりそれぞれ高抵抗であるため、Ｉ1とＩ2とは数９に示
すような関係になる。
【００３０】
【数９】Ｉ2＜＜Ｉ1 以上のように、バス未使用時に終端回路３０に流れる電
流を低減することができる。また、スイッチ５−１およ
び５−２の動作遅延時間を考慮して、データを送出する
際にはスイッチ５−１および５−２の動作遅延時間以上
データバスラインを延長し、データ送出後にはデータバ
スラインを延長した時間分からスイッチ５−１および５
−２の動作遅延時間を引いた時間以上、スイッチの切り
替えを遅らせることより、伝送に影響無く抵抗値を切り
替えることができる。
流を低減することができる。また、スイッチ５−１およ
び５−２の動作遅延時間を考慮して、データを送出する
際にはスイッチ５−１および５−２の動作遅延時間以上
データバスラインを延長し、データ送出後にはデータバ
スラインを延長した時間分からスイッチ５−１および５
−２の動作遅延時間を引いた時間以上、スイッチの切り
替えを遅らせることより、伝送に影響無く抵抗値を切り
替えることができる。
【００３１】つぎに、第２の実施例を説明する。図３に
第２の実施例におけるバス回路の構成図を示す。図１と
同じ機能を備えるものは、同一符号を付けてある。本実
施例においては、図１と異なる構成として、各ユニット
２−１〜２−Ｎ内に出力制御回路１０−１〜１０−Ｎを
設けず、共通の出力制御回路１１０を一つ設けている。
出力制御回路１１０は、データバス１のバス使用状態に
合わせて動作し、コンパレ−タ６−１、コンパレータ６
−２およびＡＮＤ回路７を備える。コンパレ−タ６−１
は、あらかじめ定めた基準電圧Ｖｒｅｆ＋とデータバス
１からのデータの電圧とを比較し、コンパレータ６−２
は、あらかじめ定めた基準電圧Ｖｒｅｆ−とデータバス
１からのデータの電圧とを比較し、それぞれ比較した結
果を出力する。コンパレ−タ６−１およびコンパレータ
６−２からの比較結果をＡＮＤ回路７を介することによ
り、データの送受信時を検出する。タイミング調整回路
１２は、ＡＮＤ回路７のＬｏｗ出力を一時保持する回路
であり、第１の実施例と同様に、ユニット２−Ｎ以降を
延長した分の伝送時間とスイッチング動作遅延時間とを
考慮してあらかじめ定めた時間、Ｈｉｇｈレベルを保持
するようにしている。このタイミング調整回路１２の回
路図の一例を図５に示す。タイミング調整回路１２は、
インバ−タ回路１３、ＤＥＬＡＹ回路１４およびＯＲ回
路１５を備える。図６に、図５に示すタイミング調整回
路１２のタイムチャートを示す。ＤＥＬＡＹ回路１４の
遅延時間は、データバス１がラインを延長した時間分か
らスイッチ５−１および５−２の動作遅延を引いた時間
以上に設定しておく。
第２の実施例におけるバス回路の構成図を示す。図１と
同じ機能を備えるものは、同一符号を付けてある。本実
施例においては、図１と異なる構成として、各ユニット
２−１〜２−Ｎ内に出力制御回路１０−１〜１０−Ｎを
設けず、共通の出力制御回路１１０を一つ設けている。
出力制御回路１１０は、データバス１のバス使用状態に
合わせて動作し、コンパレ−タ６−１、コンパレータ６
−２およびＡＮＤ回路７を備える。コンパレ−タ６−１
は、あらかじめ定めた基準電圧Ｖｒｅｆ＋とデータバス
１からのデータの電圧とを比較し、コンパレータ６−２
は、あらかじめ定めた基準電圧Ｖｒｅｆ−とデータバス
１からのデータの電圧とを比較し、それぞれ比較した結
果を出力する。コンパレ−タ６−１およびコンパレータ
６−２からの比較結果をＡＮＤ回路７を介することによ
り、データの送受信時を検出する。タイミング調整回路
１２は、ＡＮＤ回路７のＬｏｗ出力を一時保持する回路
であり、第１の実施例と同様に、ユニット２−Ｎ以降を
延長した分の伝送時間とスイッチング動作遅延時間とを
考慮してあらかじめ定めた時間、Ｈｉｇｈレベルを保持
するようにしている。このタイミング調整回路１２の回
路図の一例を図５に示す。タイミング調整回路１２は、
インバ−タ回路１３、ＤＥＬＡＹ回路１４およびＯＲ回
路１５を備える。図６に、図５に示すタイミング調整回
路１２のタイムチャートを示す。ＤＥＬＡＹ回路１４の
遅延時間は、データバス１がラインを延長した時間分か
らスイッチ５−１および５−２の動作遅延を引いた時間
以上に設定しておく。
【００３２】つぎに、終端回路の切り替え動作について
図４および図５を参照して説明する。図４に、本実施例
におけるタイムチャートを示す。出力制御回路１１０に
おけるＶｒｅｆ＋は、終端レベルＶＴＴよりやや高め
に、Ｖｒｅｆ−は、終端レベルＶＴＴよりやや低めに設
定し、終端レベルＶＴＴを挟み込むようなレベルとす
る。コンパレ−タ６−１および６−２は、データバス１
の信号レベルを監視していて、Ｖｒｅｆ＋より信号レベ
ルが低く、Ｖｒｅｆ−より信号レベルが高い時のみＡＮ
Ｄ回路７がＨｉｇｈレベル（データバス１の未使用時）
を出力し、それ以外はＬｏｗレベルを出力する（データ
バス１の使用時）。
図４および図５を参照して説明する。図４に、本実施例
におけるタイムチャートを示す。出力制御回路１１０に
おけるＶｒｅｆ＋は、終端レベルＶＴＴよりやや高め
に、Ｖｒｅｆ−は、終端レベルＶＴＴよりやや低めに設
定し、終端レベルＶＴＴを挟み込むようなレベルとす
る。コンパレ−タ６−１および６−２は、データバス１
の信号レベルを監視していて、Ｖｒｅｆ＋より信号レベ
ルが低く、Ｖｒｅｆ−より信号レベルが高い時のみＡＮ
Ｄ回路７がＨｉｇｈレベル（データバス１の未使用時）
を出力し、それ以外はＬｏｗレベルを出力する（データ
バス１の使用時）。
【００３３】まず、いずれかのユニットのデータ伝送が
終わった場合（図４におけるｔ３のとき）の動作を説明
する。データバス１は、データ伝送が終わると終端レベ
ルとなるため、出力制御回路１１０のＡＮＤ回路７はＨ
ｉｇｈレベルを出力する。ＡＮＤ回路７がＨｉｇｈレベ
ルを出力すると、図６において、タイミング調整回路１
２のインバ−タ回路１３はＬｏｗレベルを出力すが、Ｏ
Ｒ回路１５はＤＥＬＡＹ回路１４の遅延分遅れてＬｏｗ
レベルを出力する。タイミング調整回路１２出力がＬｏ
ｗレベルになると、スイッチ５−１および５−２はＯＦ
Ｆする。スイッチ５−１および５−２をＯＦＦすると、
終端回路３０に接続されている抵抗が３−３および３−
４のみとなるため、このとき終端回路３０に流れる電流
をＩ3とすると、Ｉ3は、数１０に示すように表せる。
終わった場合（図４におけるｔ３のとき）の動作を説明
する。データバス１は、データ伝送が終わると終端レベ
ルとなるため、出力制御回路１１０のＡＮＤ回路７はＨ
ｉｇｈレベルを出力する。ＡＮＤ回路７がＨｉｇｈレベ
ルを出力すると、図６において、タイミング調整回路１
２のインバ−タ回路１３はＬｏｗレベルを出力すが、Ｏ
Ｒ回路１５はＤＥＬＡＹ回路１４の遅延分遅れてＬｏｗ
レベルを出力する。タイミング調整回路１２出力がＬｏ
ｗレベルになると、スイッチ５−１および５−２はＯＦ
Ｆする。スイッチ５−１および５−２をＯＦＦすると、
終端回路３０に接続されている抵抗が３−３および３−
４のみとなるため、このとき終端回路３０に流れる電流
をＩ3とすると、Ｉ3は、数１０に示すように表せる。
【００３４】
【数１０】Ｉ3＝Ｖ／（Ｒ３＋Ｒ４） 次に、上記状態から、あるユニットがデータ伝送を始め
た場合（図４におけるｔ４のとき）を考える。データバ
ス１にはユニットからの伝送データが送られるため、出
力制御回路１１０のＡＮＤ回路７はＬｏｗレベルを出力
する。タイミング調整回路１２は、出力制御回路１１０
のＡＮＤ回路７からＬｏｗレベルを受けるとＯＲ回路１
５からＨｉｇｈレベルを出力する。ＯＲ回路１５がＨｉ
ｇｈレベルになったところでスイッチ５−１および５−
２をＯＮする。これにより終端回路３０は抵抗が全てつ
ながるため、このとき終端回路３０に流れる電流をＩ4
とすると、Ｉ4は数１１に示すように表せる。
た場合（図４におけるｔ４のとき）を考える。データバ
ス１にはユニットからの伝送データが送られるため、出
力制御回路１１０のＡＮＤ回路７はＬｏｗレベルを出力
する。タイミング調整回路１２は、出力制御回路１１０
のＡＮＤ回路７からＬｏｗレベルを受けるとＯＲ回路１
５からＨｉｇｈレベルを出力する。ＯＲ回路１５がＨｉ
ｇｈレベルになったところでスイッチ５−１および５−
２をＯＮする。これにより終端回路３０は抵抗が全てつ
ながるため、このとき終端回路３０に流れる電流をＩ4
とすると、Ｉ4は数１１に示すように表せる。
【００３５】
【数１１】Ｉ4＝Ｖ／((Ｒ１＋Ｒ２）＊（Ｒ３＋Ｒ４）
／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４)) Ｒ１およびＲ２は、上記条件よりＲ３、Ｒ４より低抵抗
であるため、Ｉ3とＩ4とは数１２に示すような関係にな
る。
／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４)) Ｒ１およびＲ２は、上記条件よりＲ３、Ｒ４より低抵抗
であるため、Ｉ3とＩ4とは数１２に示すような関係にな
る。
【００３６】
【数１２】Ｉ3＜＜Ｉ4 以上のように、データバス１からデータを送受信中か否
かを検出することにより、終端回路３０のスイッチを制
御してバス未使用時に終端回路３０に流れる電流を低減
することができる。また、終端回路３０を高抵抗から特
性インピーダンス近傍に切り替える時は、スイッチ５−
１および５−２の動作遅延時間以上データバスラインを
延長し、特性インピーダンス近傍から高抵抗に切り替え
る時は、データバスラインを延長した時間分からスイッ
チ５−１および５−２の動作遅延時間を引いた時間以上
抵抗の切り替えを遅らせることより、伝送に影響無く抵
抗値を切り替えることができる。
かを検出することにより、終端回路３０のスイッチを制
御してバス未使用時に終端回路３０に流れる電流を低減
することができる。また、終端回路３０を高抵抗から特
性インピーダンス近傍に切り替える時は、スイッチ５−
１および５−２の動作遅延時間以上データバスラインを
延長し、特性インピーダンス近傍から高抵抗に切り替え
る時は、データバスラインを延長した時間分からスイッ
チ５−１および５−２の動作遅延時間を引いた時間以上
抵抗の切り替えを遅らせることより、伝送に影響無く抵
抗値を切り替えることができる。
【００３７】つぎに第３の実施例を説明する。図１１に
第３の実施例におけるバス回路の構成図を示す。図１と
同じ機能を備えるものは、同一符号を付けてある。本実
施例においては、図１と異なる構成として、データバス
１の伝送路長を延長させる代わりに、データの伝送を遅
延させるディレイラインを終端回路３０とユニット２−
Ｎとの間に挿入している。ディレイラインにおいて遅延
させる時間は、前述した第１の実施例における伝送路長
を延長させて伝送遅延時間を大きくした分と同じだけ、
すなわち、スイッチング動作遅延時間より大きい時間分
データを遅延させる。このようにすることにより、伝送
路長を長くすることなく、スイッチング動作遅延時間の
影響を受けずに低消費電力を図ることができる。
第３の実施例におけるバス回路の構成図を示す。図１と
同じ機能を備えるものは、同一符号を付けてある。本実
施例においては、図１と異なる構成として、データバス
１の伝送路長を延長させる代わりに、データの伝送を遅
延させるディレイラインを終端回路３０とユニット２−
Ｎとの間に挿入している。ディレイラインにおいて遅延
させる時間は、前述した第１の実施例における伝送路長
を延長させて伝送遅延時間を大きくした分と同じだけ、
すなわち、スイッチング動作遅延時間より大きい時間分
データを遅延させる。このようにすることにより、伝送
路長を長くすることなく、スイッチング動作遅延時間の
影響を受けずに低消費電力を図ることができる。
【００３８】つぎに、第１の実施例、第２の実施例およ
び第３の実施例における終端電流の具体的な計算例を以
下に示す。各係数をＶ＝３．３ｖ、Ｚ０＝４５Ω、Ｒ１
＝１００Ω、Ｒ２＝１００Ω、Ｒ３＝９００Ω、Ｒ４＝
９００Ωとする。このとき、終端に流れる電流および消
費電力は、数１３に示すようになる。
び第３の実施例における終端電流の具体的な計算例を以
下に示す。各係数をＶ＝３．３ｖ、Ｚ０＝４５Ω、Ｒ１
＝１００Ω、Ｒ２＝１００Ω、Ｒ３＝９００Ω、Ｒ４＝
９００Ωとする。このとき、終端に流れる電流および消
費電力は、数１３に示すようになる。
【００３９】
【数１３】（終端が高抵抗の時、すなわち、データバス
１の未使用時） Ｉ＝Ｖ／（Ｒ３＋Ｒ４） ＝３．３／（９００＋９００）＝１．８３ｍＡ Ｐ＝（Ｒ３＋Ｒ４）＊Ｉ2 ＝１８００＊（０．００１８３）2＝６ｍＷ （終端が特性インピーダンス近傍の時、すなわち、デー
タバス１の使用時） Ｉ＝Ｖ／（（Ｒ１＋Ｒ２）＊（Ｒ３＋Ｒ４）／（Ｒ１＋
Ｒ２＋Ｒ３＋Ｒ４））＝３．３／（２００＊１８００／
２０００）＝１８．３３ｍＡ Ｐ＝（Ｒ１＋Ｒ２）＊（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋
Ｒ３＋Ｒ４）＊Ｉ2＝１８０＊（０．００１８３３）2＝
６０ｍＷ このように、データバス未使用時には、使用時の１／１
０の消費電力にすることができ、低消費電力化が実現で
きることがわかる。また、本発明は、バスの活性化率の
低いバスほど有効となる。
１の未使用時） Ｉ＝Ｖ／（Ｒ３＋Ｒ４） ＝３．３／（９００＋９００）＝１．８３ｍＡ Ｐ＝（Ｒ３＋Ｒ４）＊Ｉ2 ＝１８００＊（０．００１８３）2＝６ｍＷ （終端が特性インピーダンス近傍の時、すなわち、デー
タバス１の使用時） Ｉ＝Ｖ／（（Ｒ１＋Ｒ２）＊（Ｒ３＋Ｒ４）／（Ｒ１＋
Ｒ２＋Ｒ３＋Ｒ４））＝３．３／（２００＊１８００／
２０００）＝１８．３３ｍＡ Ｐ＝（Ｒ１＋Ｒ２）＊（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋
Ｒ３＋Ｒ４）＊Ｉ2＝１８０＊（０．００１８３３）2＝
６０ｍＷ このように、データバス未使用時には、使用時の１／１
０の消費電力にすることができ、低消費電力化が実現で
きることがわかる。また、本発明は、バスの活性化率の
低いバスほど有効となる。
【００４０】また、第１の実施例における出力制御回路
１０−１〜１０−Ｎの他の動作例を、図７、図８および
図９に示す。図７、図８および図９には、送受信回路８
−１〜８−Ｎ、出力制御回路１０−１〜１０−Ｎ、スイ
ッチ５−１および５−２のオン／オフの使用極性が第１
の実施例と異なる場合に使用極性にあわせて、回路を構
成する場合を示している。なお、図７、図８および図９
には、タイミング調整回路１００−１〜１００−Ｎを図
示していないが、出力制御回路の後段にタイミング調整
回路を設けることができる。
１０−１〜１０−Ｎの他の動作例を、図７、図８および
図９に示す。図７、図８および図９には、送受信回路８
−１〜８−Ｎ、出力制御回路１０−１〜１０−Ｎ、スイ
ッチ５−１および５−２のオン／オフの使用極性が第１
の実施例と異なる場合に使用極性にあわせて、回路を構
成する場合を示している。なお、図７、図８および図９
には、タイミング調整回路１００−１〜１００−Ｎを図
示していないが、出力制御回路の後段にタイミング調整
回路を設けることができる。
【００４１】図８は、出力制御回路１０−１〜１０−Ｎ
の出力イネーブル信号がＨｉｇｈレベルの時に、出力制
御回路が伝送制御信号線４にＨｉｇｈレベルを出力する
例を示している。出力制御回路の出力信号レベルは、第
１の実施例と同様に、終端レベルＶＴＴからＨｉｇｈレ
ベル、Ｈｉｇｈレベルから終端レベルＶＴＴの変化のみ
となる。また、図９は、出力イネーブル信号がＬｏｗレ
ベルの時に、出力制御回路が伝送制御信号線４にＬｏｗ
レベルを出力する例を示している。出力制御回路の出力
信号レベルは、終端レベルＶＴＴからＬｏｗレベル、Ｌ
ｏｗレベルから終端レベルＶＴＴの変化のみとなる。図
７は、上記例とは違って伝送制御信号線４を使用しない
例を示している。出力制御回路１０−１〜１０−Ｎの出
力を全てＯＲゲート９に入力し、ＯＲゲート９から終端
回路３０に送出する。
の出力イネーブル信号がＨｉｇｈレベルの時に、出力制
御回路が伝送制御信号線４にＨｉｇｈレベルを出力する
例を示している。出力制御回路の出力信号レベルは、第
１の実施例と同様に、終端レベルＶＴＴからＨｉｇｈレ
ベル、Ｈｉｇｈレベルから終端レベルＶＴＴの変化のみ
となる。また、図９は、出力イネーブル信号がＬｏｗレ
ベルの時に、出力制御回路が伝送制御信号線４にＬｏｗ
レベルを出力する例を示している。出力制御回路の出力
信号レベルは、終端レベルＶＴＴからＬｏｗレベル、Ｌ
ｏｗレベルから終端レベルＶＴＴの変化のみとなる。図
７は、上記例とは違って伝送制御信号線４を使用しない
例を示している。出力制御回路１０−１〜１０−Ｎの出
力を全てＯＲゲート９に入力し、ＯＲゲート９から終端
回路３０に送出する。
【００４２】以上示した例のように、送受信回路８−１
〜８−Ｎ、出力制御回路１０−１〜１０−Ｎ、スイッチ
５−１、５−２の使用極性に合わせて、回路を組むこと
が可能である。
〜８−Ｎ、出力制御回路１０−１〜１０−Ｎ、スイッチ
５−１、５−２の使用極性に合わせて、回路を組むこと
が可能である。
【００４３】上記実施例において、終端レベルＶＴＴ
（終端電圧レベル）が、各ユニット２−１〜２−Ｎの中
の送受信回路８−１〜８−Ｎの受信回路でデータを検出
するための基準電圧と同じになってしまった場合または
その基準電圧の近傍の電圧の場合に、そのままにしてお
くとデータバス未使用時にユニット内の送受信回路にお
いてラッチアップ等の誤動作を起こす恐れや、受信回路
の貫通電流による送受信回路の破壊などの恐れがある。
これを防ぐ方法としては、以下に示す２つの方法をとる
ことができる。
（終端電圧レベル）が、各ユニット２−１〜２−Ｎの中
の送受信回路８−１〜８−Ｎの受信回路でデータを検出
するための基準電圧と同じになってしまった場合または
その基準電圧の近傍の電圧の場合に、そのままにしてお
くとデータバス未使用時にユニット内の送受信回路にお
いてラッチアップ等の誤動作を起こす恐れや、受信回路
の貫通電流による送受信回路の破壊などの恐れがある。
これを防ぐ方法としては、以下に示す２つの方法をとる
ことができる。
【００４４】（１）受信回路の基準電圧に入力ヒステリ
シス特性を持たせる方法 （２）終端レベルＶＴＴを受信回路の基準電圧に一致し
ないように設定する方法以下に、図１４および図１５を
参照して上記２つの方法を説明する。
シス特性を持たせる方法 （２）終端レベルＶＴＴを受信回路の基準電圧に一致し
ないように設定する方法以下に、図１４および図１５を
参照して上記２つの方法を説明する。
【００４５】図１４に、上記（１）の方法をとる場合の
受信回路の基準電圧の設定例を示す。図１４において、
ＶｔｈＨは、受信信号がＬｏｗからＨｉｇｈに切り替わ
る際の各受信回路における基準電圧レベルを示し、ΔＶ
ｔｈＨは、ＶｔｈＨのバラツキ量を示している。また、
ＶｔｈＬは、受信信号がＨｉｇｈからＬｏｗに切り替わ
る際の各受信回路における基準電圧レベルを示し、ΔＶ
ｔｈＬは、ＶｔｈＬのバラツキ量を示している。終端レ
ベルＶＴＴは、ＶｔｈＨ±ΔＶｔｈＨまたはＶｔｈＬ±
ΔＶｔｈＬ以外に設定すればよいので図１４における
（ａ）〜（ｃ）に示すように設定することができる。す
なわち、受信回路は、あらかじめ定めた基準電圧値に基
づいて前記バス上のデータを検出し、終端回路では、終
端電圧レベルを、あらかじめ定めた基準電圧値（Ｖｔ
ｈ）の許容範囲（±ΔＶｔｈ）以外の電位とする。
受信回路の基準電圧の設定例を示す。図１４において、
ＶｔｈＨは、受信信号がＬｏｗからＨｉｇｈに切り替わ
る際の各受信回路における基準電圧レベルを示し、ΔＶ
ｔｈＨは、ＶｔｈＨのバラツキ量を示している。また、
ＶｔｈＬは、受信信号がＨｉｇｈからＬｏｗに切り替わ
る際の各受信回路における基準電圧レベルを示し、ΔＶ
ｔｈＬは、ＶｔｈＬのバラツキ量を示している。終端レ
ベルＶＴＴは、ＶｔｈＨ±ΔＶｔｈＨまたはＶｔｈＬ±
ΔＶｔｈＬ以外に設定すればよいので図１４における
（ａ）〜（ｃ）に示すように設定することができる。す
なわち、受信回路は、あらかじめ定めた基準電圧値に基
づいて前記バス上のデータを検出し、終端回路では、終
端電圧レベルを、あらかじめ定めた基準電圧値（Ｖｔ
ｈ）の許容範囲（±ΔＶｔｈ）以外の電位とする。
【００４６】それぞれの場合の関係式を示すと数１４に
示すようになる。
示すようになる。
【００４７】
【数１４】図１４（ａ）の場合 ＶＴＴ＞ＶｔｈＨ＋Δ
ＶｔｈＨ 図１４（ｂ）の場合 ＶｔｈＬ＋ΔＶｔｈＬ＜ＶＴＴ＜
ＶｔｈＨ−ΔＶｔｈＨ 図１４（ｃ）の場合 ＶＴＴ＜ＶｔｈＬ−ΔＶｔｈＬ 例えば、ＶｔｈＨを１．７（Ｖ）、ＶｔｈＬを１．５
（Ｖ）とし、ΔＶｔｈＨおよびΔＶｔｈＬを５０（ｍ
Ｖ）とすると、ＶＴＴは数１５に示すようないずれかの
関係が成り立つように設定すればよい。
ＶｔｈＨ 図１４（ｂ）の場合 ＶｔｈＬ＋ΔＶｔｈＬ＜ＶＴＴ＜
ＶｔｈＨ−ΔＶｔｈＨ 図１４（ｃ）の場合 ＶＴＴ＜ＶｔｈＬ−ΔＶｔｈＬ 例えば、ＶｔｈＨを１．７（Ｖ）、ＶｔｈＬを１．５
（Ｖ）とし、ΔＶｔｈＨおよびΔＶｔｈＬを５０（ｍ
Ｖ）とすると、ＶＴＴは数１５に示すようないずれかの
関係が成り立つように設定すればよい。
【００４８】
【数１５】図１４（ａ）の場合 ＶＴＴ＞１．７５
（Ｖ） 図１４（ｂ）の場合 １．５５（Ｖ）＜ＶＴＴ＜１．６
５（Ｖ） 図１４（ｃ）の場合 ＶＴＴ＜１．４５（Ｖ） さらに、基準電圧にヒステリシス特定を持つことで、ノ
イズマージンが増え、ノイズに強い回路を実現すること
ができる。
（Ｖ） 図１４（ｂ）の場合 １．５５（Ｖ）＜ＶＴＴ＜１．６
５（Ｖ） 図１４（ｃ）の場合 ＶＴＴ＜１．４５（Ｖ） さらに、基準電圧にヒステリシス特定を持つことで、ノ
イズマージンが増え、ノイズに強い回路を実現すること
ができる。
【００４９】また、図１５に、上記（２）の方法をとる
場合の受信回路の基準電圧の設定例を示す。図１５にお
いて、Ｖｔｈは、各受信回路における基準電圧レベルを
示し、ΔＶｔｈは、Ｖｔｈのバラツキ量を示している。
終端レベルＶＴＴは、Ｖｔｈ±ΔＶｔｈ以外に設定すれ
ばよいので図１５における（ａ）および（ｂ）に示すよ
うに設定することができる。それぞれの場合の関係式を
示すと数１６に示すようになる。
場合の受信回路の基準電圧の設定例を示す。図１５にお
いて、Ｖｔｈは、各受信回路における基準電圧レベルを
示し、ΔＶｔｈは、Ｖｔｈのバラツキ量を示している。
終端レベルＶＴＴは、Ｖｔｈ±ΔＶｔｈ以外に設定すれ
ばよいので図１５における（ａ）および（ｂ）に示すよ
うに設定することができる。それぞれの場合の関係式を
示すと数１６に示すようになる。
【００５０】
【数１６】図１５（ａ）の場合 ＶＴＴ＞Ｖｔｈ＋ΔＶ
ｔｈ 図１５（ｂ）の場合 ＶＴＴ＜Ｖｔｈ−ΔＶｔｈ このように設定することにより、誤動作等を防止するこ
とができる。
ｔｈ 図１５（ｂ）の場合 ＶＴＴ＜Ｖｔｈ−ΔＶｔｈ このように設定することにより、誤動作等を防止するこ
とができる。
【００５１】以上説明したように、上記複数の実施例に
よれば、データ送受信時にはインピーダンスを整合させ
るのでインピーダンス不整合による反射を抑えることが
でき、データバス未使用時にはバス回路の低消費電力化
を図ることができる。
よれば、データ送受信時にはインピーダンスを整合させ
るのでインピーダンス不整合による反射を抑えることが
でき、データバス未使用時にはバス回路の低消費電力化
を図ることができる。
【００５２】また、終端回路にユニットからのイネーブ
ル信号が伝送されて抵抗値を切り替えるまでの時間分以
上にバスラインを延長することで、あるユニットからバ
スに伝送されたデータが終端回路３０に到着する時には
抵抗値が高抵抗からバスの特性インピーダンス近傍の抵
抗値に切り替えておくことができる。さらに、ユニット
のディセーブル信号が伝送されてからバスに伝送された
最後のデータが終端回路３０に到着するまでの時間分以
上に抵抗値をバスの特性インピーダンス近傍の抵抗値に
保持し、一定時間経過後、高抵抗の抵抗値に切り替える
ことで、バスラインと終端回路との接続部のインピーダ
ンス不整合による反射を抑えることができる。
ル信号が伝送されて抵抗値を切り替えるまでの時間分以
上にバスラインを延長することで、あるユニットからバ
スに伝送されたデータが終端回路３０に到着する時には
抵抗値が高抵抗からバスの特性インピーダンス近傍の抵
抗値に切り替えておくことができる。さらに、ユニット
のディセーブル信号が伝送されてからバスに伝送された
最後のデータが終端回路３０に到着するまでの時間分以
上に抵抗値をバスの特性インピーダンス近傍の抵抗値に
保持し、一定時間経過後、高抵抗の抵抗値に切り替える
ことで、バスラインと終端回路との接続部のインピーダ
ンス不整合による反射を抑えることができる。
【００５３】
【発明の効果】本発明によれば、バス未使用時に終端抵
抗に流れる電流を少なくし、バス回路の低消費電力化を
図ることができる。また、スイッチが切り替わる時間
分、データバスのバスラインを延長して伝送遅延時間を
大きくしておくことにより、伝送に影響無く抵抗値を切
り替えることができる。さらに、バスに伝送された最後
のデータが終端回路に到着するまでの時間分、抵抗値を
バスの特性インピーダンス近傍の抵抗値に保持しておく
ことにより、伝送に影響無く抵抗値を切り替えることが
できる。
抗に流れる電流を少なくし、バス回路の低消費電力化を
図ることができる。また、スイッチが切り替わる時間
分、データバスのバスラインを延長して伝送遅延時間を
大きくしておくことにより、伝送に影響無く抵抗値を切
り替えることができる。さらに、バスに伝送された最後
のデータが終端回路に到着するまでの時間分、抵抗値を
バスの特性インピーダンス近傍の抵抗値に保持しておく
ことにより、伝送に影響無く抵抗値を切り替えることが
できる。
【図１】本発明の一実施例を示す構成図。
【図２】従来技術の基本構成図。
【図３】本発明の第２の実施例を示す構成図。
【図４】図３に示す構成におけるタイムチャート。
【図５】図３に示す構成におけるタイミング調整回路の
回路図。
回路図。
【図６】図３に示す構成におけるタイミング調整回路の
タイムチャート。
タイムチャート。
【図７】図１における伝送制御信号例を示す説明図。
【図８】図１における伝送制御信号例を示す説明図。
【図９】図１における伝送制御信号例を示す説明図。
【図１０】図１に示す構成におけるタイムチャート。
【図１１】本発明の第３の実施例を示す構成図。
【図１２】図１に示す構成におけるタイミング調整回路
の回路図。
の回路図。
【図１３】図１に示す構成におけるタイミング調整回路
のタイムチャート。
のタイムチャート。
【図１４】受信回路の基準電圧設定の説明図。
【図１５】受信回路の基準電圧設定の説明図。
１…データバス、２−１〜２−Ｎ…ユニット、３−１〜
３−６…終端抵抗、４…伝送制御信号、５−１〜５−２
…スイッチ、６−１〜６−２…コンパレ−タ、７…ＡＮ
Ｄ回路、８−１〜８−Ｎ…送受信回路、９…ＯＲ回路、
１０−１〜１０−Ｎ…出力制御回路、１１−１〜１１−
Ｎ…出力イネーブル／ディセーブル信号、１２…タイミ
ング調整回路、１３…インバ−タ回路、１４…ＤＥＬＡ
Ｙ回路、１５…ＯＲ回路。
３−６…終端抵抗、４…伝送制御信号、５−１〜５−２
…スイッチ、６−１〜６−２…コンパレ−タ、７…ＡＮ
Ｄ回路、８−１〜８−Ｎ…送受信回路、９…ＯＲ回路、
１０−１〜１０−Ｎ…出力制御回路、１１−１〜１１−
Ｎ…出力イネーブル／ディセーブル信号、１２…タイミ
ング調整回路、１３…インバ−タ回路、１４…ＤＥＬＡ
Ｙ回路、１５…ＯＲ回路。
Claims (5)
- 【請求項１】伝送制御信号に基づいてデータの送受信を
行なう複数のユニットが接続されるバスを終端する終端
部を備えるバス回路であって、 前記終端部は、 前記複数のユニットのデータ送受信時に前記バスの信号
の反射をおさえるための第１の終端抵抗手段と、 前記第１の終端抵抗手段より抵抗値が大きい第２の終端
抵抗手段と、 前記複数のユニットがデータを送受信しているか否かを
検出する検出手段と、 前記検出手段により検出された結果に基づいて、前記複
数のユニットのデータ送受信時に前記第１の終端抵抗手
段を前記バスに接続させ、前記複数のユニットでデータ
を送受信していないときに前記第２の終端抵抗手段を前
記バスに接続させるように切り替える切り替え手段とを
備えることを特徴とするバス回路。 - 【請求項２】請求項１において、前記切り替え手段は、 前記第２の終端抵抗手段から前記第１の終端抵抗手段に
切り替えるときに、前記複数のユニットからのデータの
伝送を、あらかじめ定めた時間遅延させる伝送遅延手段
と、 前記第１の終端抵抗手段から前記第２の終端抵抗手段に
切り替えるときに、前記複数のユニットからのデータ送
信終了後あらかじめ定めた時間経過後に切り替える遅延
切り替え手段とを備えることを特徴とするバス回路。 - 【請求項３】請求項１において、前記検出手段は、前記
検出を、前記バスに伝送されたデータと、前記ユニット
の前記伝送制御信号とのうち、いずれかに基づいて行な
うことを特徴とするバス回路。 - 【請求項４】データを送受信する複数のユニットが接続
されるバスの終端抵抗を切り替える方法であって、 前記複数のユニットのいずれかからのデータ送信時に、
前記バスの信号の反射をおさえるための第１の終端抵抗
を前記バスに接続させ、 前記第２の終端抵抗から前記第１の終端抵抗に切り替え
るときに、前記複数のユニットからのデータの伝送を、
データ送信開始時からあらかじめ定めた時間遅延させ、 前記複数のユニットからのデータ送信終了後、あらかじ
め定めた時間経過後に、前記第１の終端抵抗から、前記
第１の終端抵抗より抵抗値が大きい第２の終端抵抗に切
り替えることを特徴とするバスの終端抵抗切り替え方
法。 - 【請求項５】それぞれ、データをバスに送信する送信回
路およびバスからデータを受信する受信回路を備える複
数のユニットと、前記バスを終端し、前記データがバス
を送受信していないときにあらかじめ定めた終端電圧レ
ベルを保持するための終端部とを有するバス回路であっ
て、 前記受信回路は、あらかじめ定めた基準電圧値に基づい
て前記バス上のデータを検出し、 前記終端部は、前記終端電圧レベルを、前記あらかじめ
定めた基準電圧値の許容範囲以外の電位とすることを特
徴とするバス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06277894A JP3184702B2 (ja) | 1994-03-31 | 1994-03-31 | バス回路およびバスの終端抵抗切り替え方法 |
| US08/411,461 US5802390A (en) | 1994-03-31 | 1995-03-28 | Data bus circuit and method of changing over termination resistor of the data bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06277894A JP3184702B2 (ja) | 1994-03-31 | 1994-03-31 | バス回路およびバスの終端抵抗切り替え方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273780A true JPH07273780A (ja) | 1995-10-20 |
| JP3184702B2 JP3184702B2 (ja) | 2001-07-09 |
Family
ID=13210174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06277894A Expired - Lifetime JP3184702B2 (ja) | 1994-03-31 | 1994-03-31 | バス回路およびバスの終端抵抗切り替え方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5802390A (ja) |
| JP (1) | JP3184702B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206918A (ja) * | 2008-02-28 | 2009-09-10 | Nec Corp | 送信回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990031800A (ko) | 1997-10-14 | 1999-05-06 | 윤종용 | 플라피 디스크 드라이브를 구비한 노트북 컴퓨터 |
| US6418500B1 (en) * | 1999-02-12 | 2002-07-09 | Fujitsu Limited | Feedback control for termination adjustment |
| JP3859943B2 (ja) * | 2000-07-25 | 2006-12-20 | エルピーダメモリ株式会社 | データ送信装置、データ転送システムおよび方法 |
| US6621369B2 (en) * | 2001-11-30 | 2003-09-16 | Nokia Corporation | Method and system for determining transmission path delay |
| US20040133912A1 (en) * | 2002-10-22 | 2004-07-08 | Chris Thomas | Method and apparatus of IEEE 1394 tone transmission in beta mode |
| US7881430B2 (en) * | 2006-07-28 | 2011-02-01 | General Electric Company | Automatic bus management |
| US10019386B2 (en) * | 2015-05-06 | 2018-07-10 | Nxp B.V. | Interface detection circuit |
| US10425361B2 (en) | 2017-03-16 | 2019-09-24 | Trane International Inc. | Dynamic allocation of termination resistors in a communication network |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067143A (en) * | 1989-06-26 | 1991-11-19 | Origin Electric Co., Ltd. | Current detecting circuit for X-ray tube |
| US5117331A (en) * | 1991-05-16 | 1992-05-26 | Compaq Computer Corporation | Bus control signal routing and termination |
| US5239559A (en) * | 1991-11-08 | 1993-08-24 | Methode Electronics, Inc. | Terminator method and apparatus |
-
1994
- 1994-03-31 JP JP06277894A patent/JP3184702B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-28 US US08/411,461 patent/US5802390A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206918A (ja) * | 2008-02-28 | 2009-09-10 | Nec Corp | 送信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5802390A (en) | 1998-09-01 |
| JP3184702B2 (ja) | 2001-07-09 |
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