JPH07273670A - Viterbi decoder - Google Patents
Viterbi decoderInfo
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- JPH07273670A JPH07273670A JP5864994A JP5864994A JPH07273670A JP H07273670 A JPH07273670 A JP H07273670A JP 5864994 A JP5864994 A JP 5864994A JP 5864994 A JP5864994 A JP 5864994A JP H07273670 A JPH07273670 A JP H07273670A
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- path
- path metric
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、畳み込み符号化された
信号系列を最尤復号するビタビ復号器に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Viterbi decoder for maximum likelihood decoding a convolutionally encoded signal sequence.
【０００２】[0002]
【従来の技術】畳み込み符号化された信号系列の最尤復
号法とは、送信側で畳み込み符号化されて送信され、伝
送路で雑音が付加された信号系列を受信側で入力し、符
号化の規則を満足するような全ての情報系列（符号化前
の信号系列）の内、最も確からしい情報系列を求めるも
のである。2. Description of the Related Art A maximum likelihood decoding method for a convolutionally coded signal sequence is convolutionally coded at the transmission side and transmitted, and a signal sequence to which noise is added at the transmission path is input at the reception side and encoded. The most probable information sequence is obtained from all the information sequences (signal sequences before encoding) that satisfy the above rule.
【０００３】畳み込み符号化された信号系列の最尤復号
法を実現するものとして、ビタビ復号器が広く知られて
いる（特開昭６０ー１１１５３３号公報，特開昭６１−
６６４１２号公報，特開昭６１−１６１０２７号公報
等）。A Viterbi decoder is widely known as a means for implementing a maximum likelihood decoding method for a convolutionally encoded signal sequence (Japanese Patent Laid-Open Nos. 60-111533 and 61-61).
66412, JP-A-61-161027, etc.).
【０００４】図１は、一般的なビタビ復号器の構成を示
すものである。図１を用いて、従来例のビタビ復号器に
ついて説明する。FIG. 1 shows the configuration of a general Viterbi decoder. A conventional Viterbi decoder will be described with reference to FIG.
【０００５】本従来例では、拘束長３、符号化率１／２
のビタビ復号器について説明する。０は、１時点毎に入
力される受信信号である。１は、枝メトリックである。
２は、選択情報である。３は、復号出力である。４は、
受信信号０を入力し、枝メトリック１を求める枝メトリ
ック生成回路である。５は、枝メトリック１を入力し、
選択情報２を出力するＡＣＳ回路である。６は、選択情
報２を入力し、状態毎に保存し、最尤状態、あるいは任
意の状態から最古ビットを復号出力３として出力するパ
スメモリである。図４は、前記ＡＣＳ回路５の内部構成
を示すものである。１０〜１７は、１時点毎に入力され
る枝メトリックである。１８〜２１は、パスメトリック
である。２２〜２９は、新たなパスメトリックの候補で
ある。３０〜３３は、選択情報である。３４〜３７は、
新たなパスメトリックである。５０〜５７は、それぞれ
枝メトリック１０〜１７とパスメトリック１８，１８，
１９，１９，２０，２０，２１，２１とを入力し、２つ
の入力を加算して、それぞれ新たなパスメトリックの候
補２２〜２９として出力する加算手段である。２５８〜
２６１は、それぞれ新たなパスメトリックの候補２２〜
２５と２６〜２９とを入力し、２つの入力のうち小さい
方を判定して、その情報をそれぞれ選択情報３０〜３３
として出力する比較手段である。６２〜６５は、それぞ
れ新たなパスメトリックの候補２２〜２５と２６〜２９
と選択情報３０〜３３とを入力し、選択情報３０〜３３
の情報に従って、２つの新たなパスメトリックの候補の
内一つをそれぞれ新たなパスメトリック３４〜３７とし
て出力する選択手段である。６６〜６９は、それぞれ新
たなパスメトリック３４〜３７を保存し、次の時点でそ
れぞれパスメトリック１８〜２１として出力するメモリ
である。In this conventional example, the constraint length is 3 and the coding rate is 1/2.
The Viterbi decoder will be described. 0 is a received signal input at each time point. 1 is a branch metric.
2 is selection information. Reference numeral 3 is a decoded output. 4 is
This is a branch metric generation circuit that receives a received signal 0 and obtains a branch metric 1. 5 inputs the branch metric 1,
This is an ACS circuit that outputs selection information 2. Reference numeral 6 denotes a path memory which inputs the selection information 2, saves it for each state, and outputs the oldest bit from the maximum likelihood state or an arbitrary state as the decoding output 3. FIG. 4 shows the internal structure of the ACS circuit 5. 10 to 17 are branch metrics input at each time point. 18 to 21 are path metrics. 22 to 29 are new path metric candidates. 30 to 33 are selection information. 34 to 37 are
This is a new path metric. 50-57 are branch metrics 10-17 and path metrics 18, 18, respectively.
19, 19, 20, 20, 21, and 21 are input, the two inputs are added, and the addition means outputs the new path metric candidates 22 to 29, respectively. 258-
261 are new path metric candidates 22 to
25 and 26 to 29 are input, the smaller one of the two inputs is determined, and the information is selected as the selection information 30 to 33, respectively.
Is a comparison means for outputting as. 62 to 65 are new path metric candidates 22 to 25 and 26 to 29, respectively.
And the selection information 30 to 33 are input, and the selection information 30 to 33
It is a selection means that outputs one of the two new path metric candidates as new path metrics 34 to 37, respectively, according to the information of 1. Reference numerals 66 to 69 are memories that store new path metrics 34 to 37, respectively, and output them as path metrics 18 to 21 at the next time point.
【０００６】上記した構成の従来のビタビ復号器の動作
を以下に説明する。まず、枝メトリック生成回路４は、
受信信号０を入力し、枝毎に枝メトリック１を求める。
次に、ＡＣＳ回路５は、枝メトリック１を入力する。こ
こで、枝メトリック１は、枝メトリック１０〜１７で構
成されている。ＡＣＳ回路５は、まず、加算手段５０〜
５７において、枝メトリック１０〜１７とパスメトリッ
ク１８〜２１とを状態遷移の枝毎に加算して、状態毎に
２つずつの新たなパスメトリックの候補２２〜２９を求
める。次に、比較手段２５８〜２６１において、新たな
パスメトリックの候補２２〜２９の大小を合流する状態
毎に判定し、状態毎に選択情報３０〜３３を出力する。
そして、選択手段６２〜６５において、選択情報３０〜
３３に従って、新たなパスメトリックの候補２２〜２９
からそれぞれ一つを選択し、新たなパスメトリック３４
〜３７として出力する。更に、メモリ６６〜６９におい
て、新たなパスメトリック３４〜３７を次の時点でのパ
スメトリックとして保存する。パスメモリ６は、選択情
報２を入力する。ここで、選択情報２は、選択情報３０
〜３３で構成されている。パスメモリ６は、選択情報２
を状態毎に保存し、最尤状態、あるいは任意の状態から
最古ビットを復号出力３として出力する。このように、
従来のビタビ復号器の構成では、ＡＣＳ回路に於て、１
時点の内に、加算、比較、選択の処理を順次行なってい
た。The operation of the conventional Viterbi decoder having the above configuration will be described below. First, the branch metric generation circuit 4
The received signal 0 is input and the branch metric 1 is obtained for each branch.
Next, the ACS circuit 5 inputs the branch metric 1. Here, the branch metric 1 is composed of branch metrics 10 to 17. The ACS circuit 5 first adds the addition means 50-
At 57, the branch metrics 10 to 17 and the path metrics 18 to 21 are added for each branch of the state transition to obtain two new path metric candidates 22 to 29 for each state. Next, in the comparing means 258 to 261, the size of the new path metric candidates 22 to 29 is determined for each state to be merged, and the selection information 30 to 33 is output for each state.
Then, in the selection means 62 to 65, the selection information 30 to
33, new path metric candidates 22 to 29
Select one from each and select a new path metric 34
Output as ~ 37. Further, the new path metrics 34 to 37 are stored in the memories 66 to 69 as the path metrics at the next time point. The path memory 6 inputs the selection information 2. Here, the selection information 2 is the selection information 30.
Is composed of ~ 33. The path memory 6 has the selection information 2
Is stored for each state, and the oldest bit from the maximum likelihood state or any state is output as the decoding output 3. in this way,
In the configuration of the conventional Viterbi decoder, in the ACS circuit, 1
Within the time point, addition, comparison, and selection processes were sequentially performed.
【０００７】[0007]
【発明が解決しようとする課題】上述のように、従来の
ビタビ復号器の構成では、その内部のＡＣＳ回路に於
て、加算処理の結果を用いて比較処理を行ない、その結
果に基づいて選択するという処理を行なうこととなる。
一般に加算及び比較は信号処理時間が非常に長いため
に、加算処理と比較処理とを順次行なう信号処理時間は
非常に長くなり、ビタビ復号器の復号動作速度が制限さ
れる。As described above, in the configuration of the conventional Viterbi decoder, the internal ACS circuit performs the comparison process using the result of the addition process, and selects based on the result. Will be performed.
Generally, since the signal processing time for addition and comparison is very long, the signal processing time for sequentially performing addition processing and comparison processing is very long, and the decoding operation speed of the Viterbi decoder is limited.
【０００８】本発明は、上記従来の課題を解決するもの
で、高速復号動作の可能なビタビ復号器を提供すること
を目的とする。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a Viterbi decoder capable of high-speed decoding operation.
【０００９】[0009]
【課題を解決するための手段】本発明のビタビ復号器
は、ＡＣＳ回路に於て、加算手段の出力を比較して選択
情報を求める代わりに、加算手段の入力から直接選択情
報を求めることにより、加算処理と従来の比較処理に相
当する処理とを並列に行なうものである。According to the Viterbi decoder of the present invention, in the ACS circuit, instead of comparing the outputs of the adding means to obtain the selection information, the selection information is obtained directly from the input of the adding means. , Addition processing and processing corresponding to conventional comparison processing are performed in parallel.
【００１０】[0010]
【作用】本発明のビタビ復号器に於ては、加算処理と従
来の比較処理に相当する処理とを並列に行なうために、
信号処理時間が短くなり、ビタビ復号器の高速復号動作
が可能である。In the Viterbi decoder of the present invention, in order to perform the addition process and the process corresponding to the conventional comparison process in parallel,
The signal processing time is shortened, and the high-speed decoding operation of the Viterbi decoder is possible.
【００１１】[0011]
【実施例】以下、実施例について詳細に述べる。本実施
例では、拘束長３、符号化率１／２のビタビ復号器につ
いて説明する。EXAMPLES Examples will be described in detail below. In this embodiment, a Viterbi decoder with a constraint length of 3 and a coding rate of 1/2 will be described.
【００１２】本発明の第１の実施例のビタビ復号器につ
いて説明する。本発明の第１の実施例のビタビ復号器
は、基本的な構成は図１に示した一般的なビタビ復号器
の構成と同じであり、異なる部分は図１のＡＣＳ回路５
の内部構成だけであるので、基本的な構成に関しては図
示を共用し、図１を用いて説明する。A Viterbi decoder according to the first embodiment of the present invention will be described. The Viterbi decoder of the first embodiment of the present invention has the same basic configuration as that of the general Viterbi decoder shown in FIG. 1, and the different parts are the ACS circuit 5 of FIG.
Since it is only the internal configuration of FIG. 1, the basic configuration will be described in common and will be described with reference to FIG.
【００１３】図２は、本発明の第１の実施例におけるビ
タビ復号器のＡＣＳ回路５の内部構成を示すものであ
る。なお、図２に示す本実施例のビタビ復号器のＡＣＳ
回路において、加算手段５０〜５７，選択手段６２〜６
５，メモリ６６〜６９は、図４に示した従来例のビタビ
復号器のＡＣＳ回路と同じ構成であるので、詳細な説明
を省略する。FIG. 2 shows the internal structure of the ACS circuit 5 of the Viterbi decoder according to the first embodiment of the present invention. The ACS of the Viterbi decoder of this embodiment shown in FIG.
In the circuit, adding means 50 to 57 and selecting means 62 to 6
5, the memories 66 to 69 have the same configuration as the ACS circuit of the Viterbi decoder of the conventional example shown in FIG. 4, and therefore detailed description will be omitted.
【００１４】５８〜６１は、それぞれ枝メトリック１０
〜１３（以下Ａ）と１４〜１７（以下Ｂ）とパスメトリ
ック１８，１８，２０，２０（以下Ｃ）と１９，１９，
２１，２１（以下Ｄ）とを入力し、（Ａ−Ｂ＋Ｃ−Ｄ）
が正であるか負であるかを求め、それぞれ選択情報３０
〜３３として出力する正負手段である。58 to 61 are branch metrics 10 respectively.
.About.13 (hereinafter A) and 14 to 17 (hereinafter B) and path metrics 18, 18, 20, 20 (hereinafter C) and 19, 19,
21,21 (hereinafter D) and enter (A-B + C-D)
Is determined to be positive or negative, and the selection information 30
It is a positive / negative means for outputting as ~ 33.
【００１５】上記した構成の本発明の第１の実施例のビ
タビ復号器の動作を以下に説明する。The operation of the Viterbi decoder of the first embodiment of the present invention having the above configuration will be described below.
【００１６】まず、枝メトリック生成回路４は、受信信
号０を入力し、枝毎に枝メトリック１を求める。次に、
ＡＣＳ回路５は、枝メトリック１を入力する。ここで、
枝メトリック１は、枝メトリック１０〜１７で構成され
ている。ＡＣＳ回路５は、まず、加算手段５０〜５７に
おいて、枝メトリック１０〜１７とパスメトリック１８
〜２１とを状態遷移の枝毎に加算して、状態毎に２つず
つの新たなパスメトリックの候補２２〜２９を求る。First, the branch metric generation circuit 4 receives the received signal 0 and obtains a branch metric 1 for each branch. next,
The ACS circuit 5 receives the branch metric 1. here,
The branch metric 1 is composed of branch metrics 10 to 17. In the ACS circuit 5, first, in the adding means 50 to 57, the branch metrics 10 to 17 and the path metric 18 are added.
To 21 are added for each branch of the state transition to obtain two new path metric candidates 22 to 29 for each state.
【００１７】一方、正負判定手段５８〜６１において、
新たなパスメトリックの候補２２〜２９の大小を合流す
る状態毎に判定し、状態毎に選択情報３０〜３３を出力
する。ただし、正負判定手段５８〜６１は、新たなパス
メトリックの候補２２〜２９を入力して大小を判定する
のではなく、新たなパスメトリックの候補２２〜２９の
もととなるパスメトリック１８〜２１と枝メトリック１
０〜１７とを入力し、以下の演算を行って、新たなパス
メトリックの候補２２〜２９の大小を判定する。On the other hand, in the positive / negative determination means 58-61,
The size of the new path metric candidates 22 to 29 is determined for each state to be merged, and the selection information 30 to 33 is output for each state. However, the positive / negative determination means 58-61 do not input the new path metric candidates 22-29 to determine the magnitude, but the path metrics 18-21 that are the basis of the new path metric candidates 22-29. And branch metric 1
0 to 17 are input and the following calculations are performed to determine the size of the new path metric candidates 22 to 29.
【００１８】正負判定手段５８は、枝メトリック１０と
１４とパスメトリック１８と２０とを入力し、（枝メト
リック１０−枝メトリック１４＋パスメトリック１８−
パスメトリック２０）が正であるか負であるかを求め
る。新たなパスメトリックの候補２２は枝メトリック１
０とパスメトリック１８の和であり、新たなパスメトリ
ックの候補２６は枝メトリック１４とパスメトリック２
０の和であるので、上述の正負判定手段５８の動作は、
（新たなパスメトリックの候補２２−新たなパスメトリ
ックの候補２６）の正負を求めていることと同じであ
る。正であれば新たなパスメトリックの候補２２が大で
あり、負であれば新たなパスメトリックの候補２６が大
である。The positive / negative determining means 58 inputs the branch metrics 10 and 14 and the path metrics 18 and 20, and outputs (branch metric 10-branch metric 14 + path metric 18-
It is determined whether the path metric 20) is positive or negative. New path metric candidate 22 is branch metric 1
0 is the sum of the path metric 18, and the new path metric candidate 26 is the branch metric 14 and the path metric 2.
Since it is the sum of 0, the operation of the positive / negative determination means 58 described above is
This is the same as obtaining the positive / negative of (candidate 22 of new path metric−candidate 26 of new path metric). If it is positive, the new path metric candidate 22 is large, and if it is negative, the new path metric candidate 26 is large.
【００１９】正負判定手段５９は、枝メトリック１１と
１５とパスメトリック１８と２０とを入力し、（枝メト
リック１１−枝メトリック１５＋パスメトリック１８−
パスメトリック２０）が正であるか負であるかを求め
る。新たなパスメトリックの候補２３は枝メトリック１
１とパスメトリック１８の和であり、新たなパスメトリ
ックの候補２７は枝メトリック１５とパスメトリック２
０の和であるので、上述の正負判定手段５９の動作は、
（新たなパスメトリックの候補２３−新たなパスメトリ
ックの候補２７）の正負を求めていることと同じであ
る。正であれば新たなパスメトリックの候補２３が大で
あり、負であれば新たなパスメトリックの候補２７が大
である。The positive / negative determination means 59 inputs the branch metrics 11 and 15 and the path metrics 18 and 20, and calculates (branch metric 11-branch metric 15 + path metric 18-
It is determined whether the path metric 20) is positive or negative. The new path metric candidate 23 is the branch metric 1.
1 and the path metric 18, and the new path metric candidate 27 is the branch metric 15 and the path metric 2.
Since the sum is 0, the operation of the positive / negative determination means 59 described above is
This is the same as obtaining the positive / negative of (candidate 23 of new path metric−candidate 27 of new path metric). If it is positive, the new path metric candidate 23 is large, and if it is negative, the new path metric candidate 27 is large.
【００２０】正負判定手段６０は、枝メトリック１２と
１６とパスメトリック１９と２１とを入力し、（枝メト
リック１２−枝メトリック１６＋パスメトリック１９−
パスメトリック２１）が正であるか負であるかを求め
る。新たなパスメトリックの候補２４は枝メトリック１
２とパスメトリック１９の和であり、新たなパスメトリ
ックの候補２８は枝メトリック１６とパスメトリック２
１の和であるので、上述の正負判定手段６０の動作は、
（新たなパスメトリックの候補２４−新たなパスメトリ
ックの候補２８）の正負を求めていることと同じであ
る。正であれば新たなパスメトリックの候補２４が大で
あり、負であれば新たなパスメトリックの候補２８が大
である。The positive / negative determining means 60 inputs the branch metrics 12 and 16 and the path metrics 19 and 21, and calculates (branch metric 12-branch metric 16 + path metric 19-
It is determined whether the path metric 21) is positive or negative. New path metric candidate 24 is branch metric 1
2 and the path metric 19, and the new path metric candidate 28 is the branch metric 16 and the path metric 2.
Since it is the sum of 1, the operation of the positive / negative determination means 60 described above is
This is the same as finding the positive / negative of (new path metric candidate 24-new path metric candidate 28). If it is positive, the new path metric candidate 24 is large, and if it is negative, the new path metric candidate 28 is large.
【００２１】正負判定手段６１は、枝メトリック１３と
１７とパスメトリック１９と２１とを入力し、（枝メト
リック１３−枝メトリック１７＋パスメトリック１９−
パスメトリック２１）が正であるか負であるかを求め
る。新たなパスメトリックの候補２５は枝メトリック１
３とパスメトリック１９の和であり、新たなパスメトリ
ックの候補２９は枝メトリック１７とパスメトリック２
１の和であるので、上述の正負判定手段６１の動作は、
（新たなパスメトリックの候補２５−新たなパスメトリ
ックの候補２９）の正負を求めていることと同じであ
る。正であれば新たなパスメトリックの候補２５が大で
あり、負であれば新たなパスメトリックの候補２９が大
である。The positive / negative determination means 61 inputs the branch metrics 13 and 17 and the path metrics 19 and 21, and outputs (branch metric 13-branch metric 17 + path metric 19-
It is determined whether the path metric 21) is positive or negative. New path metric candidate 25 is branch metric 1
3 and the path metric 19, and the new path metric candidate 29 is the branch metric 17 and the path metric 2.
Since it is the sum of 1, the operation of the positive / negative determination means 61 described above is
This is the same as finding the positive / negative of (new path metric candidate 25-new path metric candidate 29). If positive, the new path metric candidate 25 is large, and if negative, the new path metric candidate 29 is large.
【００２２】そして、選択手段６２〜６５において、選
択情報３０〜３３に従って、新たなパスメトリックの候
補２２〜２９からそれぞれ一つを選択し、新たなパスメ
トリック３４〜３７として出力する。Then, the selection means 62-65 select one from the new path metric candidates 22-29 according to the selection information 30-33, and output it as new path metrics 34-37.
【００２３】更に、メモリ６６〜６９において、新たな
パスメトリック３４〜３７を次の時点でのパスメトリッ
クとして保存する。Further, the new path metrics 34 to 37 are stored in the memories 66 to 69 as the path metrics at the next time point.
【００２４】パスメモリ６は、選択情報２を入力する。
ここで、選択情報２は、選択情報３０〜３３で構成され
ている。パスメモリ６は、選択情報２を状態毎に保存
し、最尤状態、あるいは任意の状態から最古ビットを復
号出力３として出力する。The path memory 6 inputs the selection information 2.
Here, the selection information 2 is composed of selection information 30 to 33. The path memory 6 stores the selection information 2 for each state, and outputs the oldest bit from the maximum likelihood state or any state as the decoding output 3.
【００２５】このように、本発明の第１の実施例のビタ
ビ復号器は、ＡＣＳ回路に於て、加算手段の出力を比較
して選択情報を求める代わりに、加算手段の入力から直
接選択情報を求めることにより、加算処理と本来の比較
処理に相当する処理とを並列に行なうものである。その
ため、信号処理時間が短くなり、ビタビ復号器の高速復
号動作が可能である。As described above, in the Viterbi decoder of the first embodiment of the present invention, in the ACS circuit, the selection information is directly input from the addition means instead of comparing the outputs of the addition means to obtain the selection information. Thus, the addition process and the process corresponding to the original comparison process are performed in parallel. Therefore, the signal processing time is shortened, and the high-speed decoding operation of the Viterbi decoder is possible.
【００２６】本発明の第２の実施例のビタビ復号器につ
いて説明する。本発明の第２の実施例のビタビ復号器
は、基本的な構成は図１に示した一般的なビタビ復号器
の構成と同じであり、異なる部分は図１のＡＣＳ回路５
の内部構成だけであるので、基本的な構成に関しては図
示を共用し、図１を用いて説明する。A Viterbi decoder according to the second embodiment of the present invention will be described. The Viterbi decoder according to the second embodiment of the present invention has the same basic configuration as that of the general Viterbi decoder shown in FIG. 1, and the difference is the ACS circuit 5 of FIG.
Since it is only the internal configuration of FIG. 1, the basic configuration will be described in common and will be described with reference to FIG.
【００２７】図３は、本発明の第２の実施例におけるビ
タビ復号器のＡＣＳ回路５の内部構成を示すものであ
る。なお、図３に示す本実施例のビタビ復号器のＡＣＳ
回路において、選択手段６２〜６５，メモリ６６〜６９
は、図４に示した従来例のビタビ復号器のＡＣＳ回路と
同じ構成であるので、詳細な説明を省略する。FIG. 3 shows the internal structure of the ACS circuit 5 of the Viterbi decoder according to the second embodiment of the present invention. The ACS of the Viterbi decoder of the present embodiment shown in FIG.
In the circuit, selection means 62-65, memories 66-69
Has the same configuration as the ACS circuit of the Viterbi decoder of the conventional example shown in FIG. 4, and therefore detailed description thereof will be omitted.
【００２８】３８〜４９は、枝メトリックである。７０
〜７７は、それぞれ枝メトリック１０〜１７を保存し、
次の時点でそれぞれ枝メトリック３８〜４５として出力
するメモリである。38 to 49 are branch metrics. 70
~ 77 store branch metrics 10-17 respectively,
It is a memory which outputs as branch metrics 38 to 45 at the next time point.
【００２９】７８〜８１は、それぞれ枝メトリック１０
〜１３（以下Ａ）と１４〜１７（以下Ｂ）とを入力し、
（Ａ−Ｂ）を求めて、次の時点でそれぞれ枝メトリック
４６〜４９として出力するメトリック変換手段である。78 to 81 are branch metrics 10 respectively.
~ 13 (hereinafter A) and 14-17 (hereinafter B),
It is a metric conversion means for obtaining (AB) and outputting as branch metrics 46 to 49 at the next time point.
【００３０】１５０〜１５７は、それぞれ枝メトリック
３８〜４５とパスメトリック１８，１８，１９，１９，
２０，２０，２１，２１とを入力し、２つの入力を加算
して、それぞれ新たなパスメトリックの候補２２〜２９
として出力する加算手段である。Reference numerals 150 to 157 denote branch metrics 38 to 45 and path metrics 18, 18, 19, 19, respectively.
20, 20, 21, 21 are input, and the two inputs are added to obtain new path metric candidates 22 to 29, respectively.
Is output by the addition means.
【００３１】１５８〜１６１は、それぞれ枝メトリック
４６〜４９（以下Ｃ）とパスメトリック１８，１８，１
９，１９（以下Ｄ）と２０，２０，２１，２１（以下
Ｅ）とを入力し、（Ｃ＋Ｄ−Ｅ）が正であるか負である
かを求め、それぞれ選択情報３０〜３３として出力する
正負手段である。158 to 161 are branch metrics 46 to 49 (hereinafter C) and path metrics 18, 18, 1 respectively.
9, 19 (hereinafter D) and 20, 20, 21, 21 (hereinafter E) are input to determine whether (C + D−E) is positive or negative, and output as selection information 30 to 33, respectively. Positive and negative means.
【００３２】上記した構成の本発明の第１の実施例のビ
タビ復号器の動作を以下に説明する。The operation of the Viterbi decoder of the first embodiment of the present invention having the above configuration will be described below.
【００３３】まず、枝メトリック生成回路４は、受信信
号０を入力し、枝毎に枝メトリック１を求める。First, the branch metric generation circuit 4 receives the received signal 0 and obtains a branch metric 1 for each branch.
【００３４】次に、ＡＣＳ回路５は、枝メトリック１を
入力する。ここで、枝メトリック１は、枝メトリック１
０〜１７で構成されている。Next, the ACS circuit 5 inputs the branch metric 1. Here, the branch metric 1 is the branch metric 1.
It is composed of 0-17.
【００３５】ＡＣＳ回路５は、まず、メモリ７０〜７７
とメトリック変換手段７８〜８１において、枝メトリッ
ク３８〜４９を求め、次の時点で出力する。枝メトリッ
ク３８〜４５は、それぞれ枝メトリック１０〜１７その
ものであり、枝メトリック４６〜４９は、それぞれ（枝
メトリック１０−枝メトリック１４），（枝メトリック
１１−枝メトリック１５），（枝メトリック１２−枝メ
トリック１６），（枝メトリック１３−枝メトリック１
７）である。First, the ACS circuit 5 includes the memories 70 to 77.
The branch metrics 38 to 49 are obtained by the metric conversion means 78 to 81 and output at the next time point. The branch metrics 38 to 45 are the branch metrics 10 to 17 themselves, and the branch metrics 46 to 49 are (branch metric 10-branch metric 14), (branch metric 11-branch metric 15), and (branch metric 12-), respectively. Branch metric 16), (branch metric 13-branch metric 1
7).
【００３６】ＡＣＳ回路５は、次に、加算手段１５０〜
１５７において、枝メトリック３８〜４１とパスメトリ
ック１８〜２１とを状態遷移の枝毎に加算して、状態毎
に２つずつの新たなパスメトリックの候補２２〜２９を
求る。The ACS circuit 5 then adds the adding means 150-.
At 157, the branch metrics 38 to 41 and the path metrics 18 to 21 are added for each branch of the state transition to obtain two new path metric candidates 22 to 29 for each state.
【００３７】一方、正負判定手段１５８〜１６１におい
て、新たなパスメトリックの候補２２〜２９の大小を合
流する状態毎に判定し、状態毎に選択情報３０〜３３を
出力する。ただし、正負判定手段１５８〜１６１は、新
たなパスメトリックの候補２２〜２９を入力して大小を
判定するのではなく、新たなパスメトリックの候補２２
〜２９のもととなるパスメトリック１８〜２１と、同じ
く新たなパスメトリックの候補２２〜２９のもととなる
枝メトリック１０〜１７に由来する枝メトリック４６〜
４９とを入力し、以下の演算を行って、新たなパスメト
リックの候補２２〜２９の大小を判定する。On the other hand, the positive / negative determination means 158-161 determines the size of the new path metric candidates 22-29 for each state in which they join, and outputs the selection information 30-33 for each state. However, the positive / negative determination means 158-161 does not input the new path metric candidates 22-29 to determine the magnitude, but rather the new path metric candidates 22.
~ 29, which is the basis of the path metrics 18 to 21, and branch metrics 46 to 17 derived from the branch metrics 10 to 17, which are also the basis of the new path metric candidates 22 to 29.
49 is input, and the following calculation is performed to determine the size of the new path metric candidates 22 to 29.
【００３８】正負判定手段１５８は、枝メトリック４６
と、パスメトリック１８，２０とを入力し、（枝メトリ
ック４６＋パスメトリック１８−パスメトリック２０）
が正であるか負であるかを求める。枝メトリック４６
は、（枝メトリック３８−枝メトリック４２）であり、
また、新たなパスメトリックの候補２２は枝メトリック
１０とパスメトリック１８の和であり、新たなパスメト
リックの候補２６は枝メトリック１４とパスメトリック
２０の和であるので、上述の正負判定手段１５８の動作
は、（新たなパスメトリックの候補２２−新たなパスメ
トリックの候補２６）の正負を求めていることと同じで
ある。正であれば新たなパスメトリックの候補２２が大
であり、負であれば新たなパスメトリックの候補２６が
大である。The sign determination means 158 determines the branch metric 46.
And the path metrics 18 and 20 are input (branch metric 46 + path metric 18-path metric 20)
Asks if is positive or negative. Branch metric 46
Is (branch metric 38-branch metric 42),
Further, the new path metric candidate 22 is the sum of the branch metric 10 and the path metric 18, and the new path metric candidate 26 is the sum of the branch metric 14 and the path metric 20. The operation is the same as obtaining the positive / negative of (new path metric candidate 22-new path metric candidate 26). If it is positive, the new path metric candidate 22 is large, and if it is negative, the new path metric candidate 26 is large.
【００３９】正負判定手段１５９は、枝メトリック４７
と、パスメトリック１８，２０とを入力し、（枝メトリ
ック４７＋パスメトリック１８−パスメトリック２０）
が正であるか負であるかを求める。枝メトリック４７
は、（枝メトリック３９−枝メトリック４３）であり、
また、新たなパスメトリックの候補２３は枝メトリック
１１とパスメトリック１８の和であり、新たなパスメト
リックの候補２７は枝メトリック１５とパスメトリック
２０の和であるので、上述の正負判定手段１５９の動作
は、（新たなパスメトリックの候補２３−新たなパスメ
トリックの候補２７）の正負を求めていることと同じで
ある。正であれば新たなパスメトリックの候補２３が大
であり、負であれば新たなパスメトリックの候補２７が
大である。The positive / negative determination means 159 has a branch metric 47.
And path metrics 18 and 20 are input, (branch metric 47 + path metric 18-path metric 20)
Asks if is positive or negative. Branch metric 47
Is (branch metric 39-branch metric 43),
Further, the new path metric candidate 23 is the sum of the branch metric 11 and the path metric 18, and the new path metric candidate 27 is the sum of the branch metric 15 and the path metric 20. The operation is the same as obtaining the positive / negative of (new path metric candidate 23-new path metric candidate 27). If it is positive, the new path metric candidate 23 is large, and if it is negative, the new path metric candidate 27 is large.
【００４０】正負判定手段１６０は、枝メトリック４８
と、パスメトリック１９，２１とを入力し、（枝メトリ
ック４８＋パスメトリック１９−パスメトリック２１）
が正であるか負であるかを求める。枝メトリック４８
は、（枝メトリック４０−枝メトリック４４）であり、
また、新たなパスメトリックの候補２４は枝メトリック
１２とパスメトリック１９の和であり、新たなパスメト
リックの候補２８は枝メトリック１６とパスメトリック
２１の和であるので、上述の正負判定手段１６０の動作
は、（新たなパスメトリックの候補２４−新たなパスメ
トリックの候補２８）の正負を求めていることと同じで
ある。正であれば新たなパスメトリックの候補２４が大
であり、負であれば新たなパスメトリックの候補２８が
大である。The sign determination means 160 is a branch metric 48.
And path metrics 19 and 21 are input, (branch metric 48 + path metric 19-path metric 21)
Asks if is positive or negative. Branch metric 48
Is (branch metric 40-branch metric 44),
Further, the new path metric candidate 24 is the sum of the branch metric 12 and the path metric 19, and the new path metric candidate 28 is the sum of the branch metric 16 and the path metric 21. The operation is the same as finding the positive / negative of (new path metric candidate 24-new path metric candidate 28). If it is positive, the new path metric candidate 24 is large, and if it is negative, the new path metric candidate 28 is large.
【００４１】正負判定手段１６１は、枝メトリック４９
と、パスメトリック１９，２１とを入力し、（枝メトリ
ック４９＋パスメトリック１９−パスメトリック２１）
が正であるか負であるかを求める。枝メトリック４９
は、（枝メトリック４１−枝メトリック４５）であり、
また、新たなパスメトリックの候補２５は枝メトリック
１３とパスメトリック１９の和であり、新たなパスメト
リックの候補２９は枝メトリック１７とパスメトリック
２１の和であるので、上述の正負判定手段１６１の動作
は、（新たなパスメトリックの候補２５−新たなパスメ
トリックの候補２９）の正負を求めていることと同じで
ある。正であれば新たなパスメトリックの候補２５が大
であり、負であれば新たなパスメトリックの候補２９が
大である。The positive / negative determination means 161 has a branch metric 49.
And the path metrics 19 and 21 are input (branch metric 49 + path metric 19-path metric 21)
Asks if is positive or negative. Branch metric 49
Is (branch metric 41-branch metric 45),
Further, the new path metric candidate 25 is the sum of the branch metric 13 and the path metric 19, and the new path metric candidate 29 is the sum of the branch metric 17 and the path metric 21. The operation is the same as obtaining the positive / negative of (new path metric candidate 25-new path metric candidate 29). If positive, the new path metric candidate 25 is large, and if negative, the new path metric candidate 29 is large.
【００４２】そして、選択手段６２〜６５において、選
択情報３０〜３３に従って、新たなパスメトリックの候
補２２〜２９からそれぞれ一つを選択し、新たなパスメ
トリック３４〜３７として出力する。Then, the selecting means 62-65 select one from the new path metric candidates 22-29 in accordance with the selection information 30-33 and output it as new path metrics 34-37.
【００４３】更に、メモリ６６〜６９において、新たな
パスメトリック３４〜３７を次の時点でのパスメトリッ
クとして保存する。Further, the new path metrics 34 to 37 are stored in the memories 66 to 69 as the path metrics at the next time point.
【００４４】パスメモリ６は、選択情報２を入力する。
ここで、選択情報２は、選択情報３０〜３３で構成され
ている。パスメモリ６は、選択情報２を状態毎に保存
し、最尤状態、あるいは任意の状態から最古ビットを復
号出力３として出力する。The selection information 2 is input to the path memory 6.
Here, the selection information 2 is composed of selection information 30 to 33. The path memory 6 stores the selection information 2 for each state, and outputs the oldest bit from the maximum likelihood state or any state as the decoding output 3.
【００４５】このように、本発明の第２の実施例のビタ
ビ復号器は、ＡＣＳ回路に於て、加算手段の出力を比較
して選択情報を求める代わりに、加算手段の入力から直
接選択情報を求めることにより、加算処理と本来の比較
処理に相当する処理とを並列に行なうものである。その
ため、信号処理時間が短くなり、ビタビ復号器の高速復
号動作が可能である。As described above, in the Viterbi decoder of the second embodiment of the present invention, in the ACS circuit, the selection information is directly input from the addition means instead of comparing the outputs of the addition means to obtain the selection information. Thus, the addition process and the process corresponding to the original comparison process are performed in parallel. Therefore, the signal processing time is shortened, and the high-speed decoding operation of the Viterbi decoder is possible.
【００４６】[0046]
【発明の効果】以上のように、本発明のビタビ復号器
は、ＡＣＳ回路の内部の比較手段に於て、加算手段の出
力を比較して選択情報を求める代わりに、加算手段の入
力から直接選択情報を求めることにより、加算処理と本
来の比較処理に相当する処理とを並列に行なうために、
信号処理時間が短くなり、ビタビ復号器の高速復号動作
が可能である。As described above, according to the Viterbi decoder of the present invention, in the comparison means inside the ACS circuit, instead of comparing the outputs of the addition means to obtain the selection information, the addition means directly inputs from the addition means. In order to perform the addition process and the process corresponding to the original comparison process in parallel by obtaining the selection information,
The signal processing time is shortened, and the high-speed decoding operation of the Viterbi decoder is possible.
【図１】一般的なビタビ復号器の構成を示すブロック図FIG. 1 is a block diagram showing a configuration of a general Viterbi decoder.
【図２】本発明の第１の実施例のビタビ復号器における
ＡＣＳ回路の内部構成を示すブロック図FIG. 2 is a block diagram showing an internal configuration of an ACS circuit in the Viterbi decoder according to the first embodiment of the present invention.
【図３】本発明の第２の実施例のビタビ復号器における
ＡＣＳ回路の内部構成を示すブロック図FIG. 3 is a block diagram showing an internal configuration of an ACS circuit in a Viterbi decoder according to a second embodiment of the present invention.
【図４】従来例のビタビ復号器におけるＡＣＳ回路の内
部構成を示すブロック図FIG. 4 is a block diagram showing an internal configuration of an ACS circuit in a Viterbi decoder of a conventional example.
０ 受信信号 １ 枝メトリック ２ 選択情報 ３ 復号出力 ４ 枝メトリック生成回路 ５ ＡＣＳ回路 ６ パスメモリ １０〜１７ 枝メトリック １８〜２１ パスメトリック ２２〜２９ 新たなパスメトリックの候補 ３０〜３３ 選択情報 ３４〜３７ 新たなパスメトリック ３８〜４９ 枝メトリック ５０〜５７ 加算手段 ５８〜６１ 正負手段 ６２〜６５ 選択手段 ６６〜６９ メモリ ７０〜７７ メモリ ７８〜８１ メトリック変換手段 １５８〜１６１ 正負手段 ２５８〜２６１ 比較手段 0 received signal 1 branch metric 2 selection information 3 decoding output 4 branch metric generation circuit 5 ACS circuit 6 path memory 10-17 branch metric 18-21 path metric 22-29 new path metric candidate 30-33 selection information 34-37 New path metric 38-49 Branch metric 50-57 Addition means 58-61 Positive / negative means 62-65 Selection means 66-69 Memory 70-77 Memory 78-81 Metric conversion means 158-161 Positive / negative means 258-261 Comparison means
Claims (2)
枝メトリック生成回路と、状態毎に、枝メトリックを入
力して、パスメトリックを求めて保存し、パスの選択を
示す選択情報を出力するＡＣＳ回路と、選択情報を状態
毎に保存するパスメモリとを具備するビタビ復号器にお
いて、 各状態に合流する枝の、第１の枝の枝メトリックを第１
の枝メトリック、前記第１の枝の起点の状態のパスメト
リックを第１のパスメトリックとし、第２の枝の枝メト
リックを第２の枝メトリック、前記第２の枝の起点の状
態のパスメトリックを第２のパスメトリックとし、 前記ＡＣＳ回路が、状態毎に、 前記第１のパスメトリックと前記第１の枝メトリックと
を入力し、２つの入力を加算して第１のパスメトリック
候補として出力する加算手段と、 前記第２のパスメトリックと前記第２の枝メトリックと
を入力し、２つの入力を加算して第２のパスメトリック
候補として出力する加算手段と、 前記第１のパスメトリックと前記第２のパスメトリック
と前記第１の枝メトリックと前記第２の枝メトリックと
を入力し、（第１のパスメトリック−第２のパスメトリ
ック＋第１の枝メトリック−第２の枝メトリック）が正
であるか負であるかを求め、前記選択情報として出力す
る正負判定手段と、 前記第１のパスメトリック候補と前記第２のパスメトリ
ック候補と前記選択情報とを入力し、前記選択情報に従
って、前記第１のパスメトリック候補叉は前記第２のパ
スメトリック候補のいずれか一方を選択する選択手段
と、 前記選択手段によって選択されたパスメトリック候補を
次の時点でのパスメトリックとして保存するメモリとを
具備することを特徴とするビタビ復号器。1. A branch metric generation circuit for inputting a received signal to obtain a branch metric, and a branch metric for each state to obtain and store a path metric and output selection information indicating a path selection. In a Viterbi decoder including an ACS circuit and a path memory that stores selection information for each state, a branch metric of a first branch of branches that join each state is set to a first branch metric.
Branch metric, the path metric of the starting state of the first branch is the first path metric, the branch metric of the second branch is the second branch metric, and the path metric of the starting point of the second branch is As a second path metric, and the ACS circuit inputs the first path metric and the first branch metric for each state, adds two inputs, and outputs as a first path metric candidate. Adding means for inputting the second path metric and the second branch metric, adding two inputs, and outputting as a second path metric candidate; and the first path metric The second path metric, the first branch metric, and the second branch metric are input, and (first path metric−second path metric + first branch metric−second Positive / negative determination means for determining whether the branch metric) is positive or negative, and outputting the selection information, the first path metric candidate, the second path metric candidate, and the selection information. , Selecting the first path metric candidate or the second path metric candidate according to the selection information, and selecting the path metric candidate selected by the selecting means as the path at the next time point. A Viterbi decoder comprising: a memory for storing as a metric.
枝メトリック生成回路と、状態毎に、枝メトリックを入
力して、パスメトリックを求めて保存し、パスの選択を
示す選択情報を出力するＡＣＳ回路と、選択情報を状態
毎に保存するパスメモリとを具備するビタビ復号器にお
いて、 各状態に合流する枝の、一方の枝の枝メトリックを第１
の枝メトリック、その枝の起点の状態のパスメトリック
を第１のパスメトリックとし、他方の枝の枝メトリック
を第２の枝メトリック、その枝の起点の状態のパスメト
リックを第２のパスメトリックとし、 状態毎に、 前記第１の枝メトリックを入力して１時点後に第３の枝
メトリックとして出力する遅延手段と、 前記第２の枝メトリックを入力して１時点後に第４の枝
メトリックとして出力する遅延手段と、 前記第１の枝メトリックと前記第２の枝メトリックとを
入力し、（第１の枝メトリック−第２の枝メトリック）
を求めて１時点後に第５の枝メトリックとして出力する
メトリック変換手段とを具備し、 前記ＡＣＳ回路が、状態毎に、 前記第１のパスメトリックと前記第３の枝メトリックと
を入力し、２つの入力を加算して第１のパスメトリック
候補として出力する加算手段と、 前記第２のパスメトリックと前記第４の枝メトリックと
を入力し、２つの入力を加算して第２のパスメトリック
候補として出力する加算手段と、 前記第１のパスメトリックと前記第２のパスメトリック
と前記第５の枝メトリックとを入力し、（第１のパスメ
トリック−第２のパスメトリック＋第５の枝メトリッ
ク）が正であるか負であるかを求め、前記選択情報とし
て出力する正負判定手段と、 前記第１のパスメトリック候補と前記第２のパスメトリ
ック候補と前記選択情報とを入力し、前記選択情報に従
って、前記第１のパスメトリック候補叉は前記第２のパ
スメトリック候補のいずれか一方を選択する選択手段
と、 前記選択手段によって選択されたパスメトリック候補を
次の時点でのパスメトリックとして保存するメモリとを
具備することを特徴とするビタビ復号器。2. A branch metric generation circuit for inputting a received signal to obtain a branch metric, and a branch metric for each state to obtain and store a path metric and output selection information indicating a path selection. In a Viterbi decoder including an ACS circuit and a path memory that stores selection information for each state, a branch metric of one branch of branches that join each state is first
The branch metric of the branch, the path metric of the state of the origin of the branch is the first path metric, the branch metric of the other branch is the second branch metric, and the path metric of the state of the origin of the branch is the second path metric. A delay unit for inputting the first branch metric and outputting it as a third branch metric after 1 time point, and inputting the second branch metric and outputting as a fourth branch metric point after 1 time, for each state Inputting the first branch metric and the second branch metric, (first branch metric−second branch metric)
And a metric conversion unit that outputs as a fifth branch metric after 1 time point, and the ACS circuit inputs the first path metric and the third branch metric for each state, and 2 Adder for adding two inputs and outputting as a first path metric candidate; and inputting the second path metric and the fourth branch metric, adding two inputs, and a second path metric candidate Inputting the first path metric, the second path metric, and the fifth branch metric, and outputs (first path metric−second path metric + fifth branch metric). ) Is positive or negative and outputs it as the selection information, the first path metric candidate, the second path metric candidate, and the selection information. By inputting, and selecting the first path metric candidate or the second path metric candidate according to the selection information, and selecting the path metric candidate selected by the selecting means as follows. A Viterbi decoder comprising a memory for storing a path metric at a time point.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5864994A JPH07273670A (en) | 1994-03-29 | 1994-03-29 | Viterbi decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5864994A JPH07273670A (en) | 1994-03-29 | 1994-03-29 | Viterbi decoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273670A true JPH07273670A (en) | 1995-10-20 |
Family
ID=13090437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5864994A Pending JPH07273670A (en) | 1994-03-29 | 1994-03-29 | Viterbi decoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273670A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048518A1 (en) * | 1997-04-22 | 1998-10-29 | Zsp Corporation | An apparatus and method for computing the result of a viterbi equation in a single cycle |
-
1994
- 1994-03-29 JP JP5864994A patent/JPH07273670A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048518A1 (en) * | 1997-04-22 | 1998-10-29 | Zsp Corporation | An apparatus and method for computing the result of a viterbi equation in a single cycle |
| US5987638A (en) * | 1997-04-22 | 1999-11-16 | Lsi Logic Corporation | Apparatus and method for computing the result of a viterbi equation in a single cycle |
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