JPH07273215A - Semiconductor memory device and its manufacture - Google Patents
Semiconductor memory device and its manufactureInfo
- Publication number
- JPH07273215A JPH07273215A JP6059381A JP5938194A JPH07273215A JP H07273215 A JPH07273215 A JP H07273215A JP 6059381 A JP6059381 A JP 6059381A JP 5938194 A JP5938194 A JP 5938194A JP H07273215 A JPH07273215 A JP H07273215A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- lower electrode
- forming
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 77
- 239000003990 capacitor Substances 0.000 claims abstract description 180
- 239000012535 impurity Substances 0.000 claims abstract description 123
- 239000000758 substrate Substances 0.000 claims description 46
- 238000009792 diffusion process Methods 0.000 claims description 45
- 238000003860 storage Methods 0.000 claims description 27
- 239000013078 crystal Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 71
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 54
- 238000010586 diagram Methods 0.000 description 51
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 38
- 229910052698 phosphorus Inorganic materials 0.000 description 38
- 239000011574 phosphorus Substances 0.000 description 38
- 229910052785 arsenic Inorganic materials 0.000 description 18
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 230000007423 decrease Effects 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000002265 prevention Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005546 reactive sputtering Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体記憶装置及び
その製造方法に関し、特に、ダイナミックランダムアク
セスメモリ（以下、「ＤＲＡＭ」という。）及びその製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and its manufacturing method, and more particularly to a dynamic random access memory (hereinafter referred to as "DRAM") and its manufacturing method.
【０００２】[0002]
【従来の技術】従来、コンピュータなどの情報機器のめ
ざましい普及によって半導体記憶装置の需要は急速に拡
大している。そして、機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に対応して、半導体記憶装置の高集積化、高速応答性お
よび高信頼性に関する技術開発が進められている。2. Description of the Related Art Conventionally, the demand for semiconductor memory devices has been rapidly expanding due to the remarkable spread of information devices such as computers. Further, functionally, a device having a large-scale storage capacity and capable of high-speed operation is required. In response to this, technological developments relating to high integration, high-speed response and high reliability of semiconductor memory devices are being advanced.
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭ（Dynamic Rand
om Access Memory）が知られている。一般に、ＤＲＡＭ
は、多数の記憶情報を蓄積する記憶領域であるメモリセ
ルアレイと、外部との入出力に必要な周辺回路から構成
されている。Among semiconductor memory devices, DRAM (Dynamic Rand) is used as a device capable of random input / output of stored information.
om Access Memory) is known. Generally, DRAM
Is composed of a memory cell array, which is a storage area for accumulating a large amount of storage information, and peripheral circuits necessary for input / output with the outside.
【０００４】まず、一般的なＤＲＡＭの構成について図
２９を参照しながら説明する。図２９は、例えば特開平
５−２９９６０３号公報に示された一般的なＤＲＡＭの
構成を示すブロック図である。First, the structure of a general DRAM will be described with reference to FIG. FIG. 29 is a block diagram showing a configuration of a general DRAM disclosed in, for example, Japanese Patent Laid-Open No. 5-299603.
【０００５】図２９において、ＤＲＡＭ１は、記憶情報
のデータ信号を蓄積するためのメモリセルアレイ２と、
単位記憶回路を構成するメモリセルを選択するためのア
ドレス信号を外部から受けるためのロウアンドカラムア
ドレスバッファ３と、そのアドレス信号を解読すること
によってメモリセルを指定するためのロウデコーダ４及
びカラムデコーダ５と、指定されたメモリセルに蓄積さ
れた信号を増幅して読み出すためのセンスリフレッシュ
アンプ６と、データ入出力のためのデータインバッファ
７及びデータアウトバッファ８と、クロック信号を発生
するためのクロックジェネレータ９とを備えている。In FIG. 29, a DRAM 1 includes a memory cell array 2 for storing a data signal of stored information,
A row-and-column address buffer 3 for externally receiving an address signal for selecting a memory cell forming a unit memory circuit, and a row decoder 4 and a column decoder for designating a memory cell by decoding the address signal. 5, a sense refresh amplifier 6 for amplifying and reading a signal accumulated in a designated memory cell, a data-in buffer 7 and a data-out buffer 8 for inputting / outputting data, and a clock signal for generating a clock signal. And a clock generator 9.
【０００６】半導体チップ上で大きな面積を占めるメモ
リセルアレイ２は、単位記憶情報を蓄積するためのメモ
リセルがマトリックス状に複数個配列されて形成されて
いる。１つのメモリセルは、１個のＭＯＳ（Metal Oxid
e Semiconductor）トランジスタと、これに接続された
１個のキャパシタとから構成されている。このようなメ
モリセルを１トランジスタ１キャパシタ型のメモリセル
と呼んでいる。このタイプのメモリセルは、構造が簡単
なためメモリセルアレイの集積度を向上させることが容
易であり、大容量のＤＲＡＭに広く用いられている。A memory cell array 2 occupying a large area on a semiconductor chip is formed by arranging a plurality of memory cells for accumulating unit memory information in a matrix. One memory cell is one MOS (Metal Oxid)
e Semiconductor) transistor and one capacitor connected to the transistor. Such a memory cell is called a one-transistor / one-capacitor type memory cell. Since this type of memory cell has a simple structure, it is easy to improve the degree of integration of the memory cell array, and is widely used for large capacity DRAM.
【０００７】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックトタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることにより、キャパシタの電極間の対向
面積を増大させてキャパシタ容量を増加させることがで
きる。上記スタックトタイプキャパシタは、このような
特徴点を有するので、半導体記憶装置の集積化に伴い素
子が微細化された場合にもキャパシタ容量を確保するこ
とができる。この結果、半導体記憶装置の集積化に伴っ
て上記スタックトタイプキャパシタが多く用いられるよ
うになった。また、半導体記憶装置の集積化は更に進め
られており、半導体記憶装置が集積化されて更に微細化
された場合にも一定のキャパシタ容量を確保するような
スタックトタイプキャパシタの開発も進められている。
そのようなスタックトタイプキャパシタの１例として円
筒型のスタックトタイプキャパシタが提案されている。DRAM memory cells can be classified into several types depending on the structure of the capacitor. Among them, in the stacked type capacitor, by extending the main part of the capacitor to the upper part of the gate electrode or the field isolation film, the facing area between the electrodes of the capacitor can be increased and the capacitor capacitance can be increased. Since the stacked type capacitor has such a characteristic point, it is possible to secure the capacitor capacitance even when the element is miniaturized due to the integration of the semiconductor memory device. As a result, the above-mentioned stacked type capacitors have come to be used more and more with the integration of semiconductor memory devices. Further, the integration of the semiconductor memory device is further advanced, and the development of a stacked type capacitor that secures a certain capacitor capacitance even when the semiconductor memory device is integrated and further miniaturized is also being advanced. .
As an example of such a stacked type capacitor, a cylindrical stacked type capacitor has been proposed.
【０００８】従来の円筒型スタックトタイプキャパシタ
を有するＤＲＡＭの製造方法について図３０から図４３
までを参照しながら説明する。図３０〜図４３は、従来
の円筒型スタックトタイプキャパシタを有するＤＲＡＭ
のメモリセル（２ビット分）の各製造工程における断面
構造（図２９上の縦方向）を示す図である。A method of manufacturing a conventional DRAM having a cylindrical stacked type capacitor will be described with reference to FIGS.
It will be explained with reference to. 30 to 43 show a conventional DRAM having a cylindrical stacked type capacitor.
FIG. 30 is a diagram showing a cross-sectional structure (longitudinal direction in FIG. 29) in each manufacturing step of the memory cell (for 2 bits) of FIG.
【０００９】まず、図３０に示すように、シリコン基板
１０の主表面上の所定領域にＬＯＣＯＳ法を用いて素子
分離酸化膜１１を形成する。素子分離酸化膜１１は、シ
リコン酸化膜からなり、その厚みは４０００Å程度であ
る。次に、図３１に示すように、熱酸化法を用いてゲー
ト酸化膜１２を形成した後、ゲート電極（ワード線）１
３ａ、１３ｂ、１３ｃ及び１３ｄを選択的に形成する。
ゲート電極１３ａ〜１３ｄは、ひ素（Ａｓ）が多量にド
ープされた多結晶シリコン層からなる。次に、２度の酸
化膜の形成工程とエッチング工程によってゲート電極１
３ａ〜１３ｄを覆う絶縁膜１４を形成する。絶縁膜１４
はシリコン酸化膜によって形成され、その厚みは５００
Å程度である。この絶縁膜１４に覆われたゲート電極１
３ａ〜１３ｄをマスクとして、イオン注入法を用いてシ
リコン基板１０の表面に例えばひ素などのＮ型の不純物
をイオン注入する。これにより、ソース／ドレイン領域
１５ａ、１５ｂ、１５ｃ及び１５ｄを形成する。First, as shown in FIG. 30, element isolation oxide film 11 is formed in a predetermined region on the main surface of silicon substrate 10 by using the LOCOS method. The element isolation oxide film 11 is made of a silicon oxide film and has a thickness of about 4000Å. Next, as shown in FIG. 31, after the gate oxide film 12 is formed by using the thermal oxidation method, the gate electrode (word line) 1 is formed.
3a, 13b, 13c and 13d are selectively formed.
The gate electrodes 13a to 13d are made of a polycrystalline silicon layer heavily doped with arsenic (As). Next, the gate electrode 1 is formed by performing the oxide film forming step and the etching step twice.
An insulating film 14 that covers 3a to 13d is formed. Insulating film 14
Is formed of a silicon oxide film and has a thickness of 500
It is about Å. Gate electrode 1 covered with this insulating film 14
N-type impurities such as arsenic are ion-implanted into the surface of the silicon substrate 10 using an ion implantation method using 3a to 13d as a mask. As a result, the source / drain regions 15a, 15b, 15c and 15d are formed.
【００１０】次に、図３２に示すように、導電性膜を形
成した後、所定の形状にパターニングする。これによ
り、ソース／ドレイン領域１５ａに直接接続される埋め
込みビット線１６が形成される。この埋め込みビット線
１６はひ素が多量にドープされた多結晶シリコン層ある
いはその多結晶シリコン上にＷＳｉ2をスパッタ法で形
成したポリサイドによって形成されており、その全体の
厚みは２０００〜４０００Å程度である。埋め込みビッ
ト線１６を覆うように絶縁膜１７を形成する。この絶縁
膜１７はシリコン酸化膜によって形成され、その厚みは
５００Å程度である。次に、図３３に示すように、シリ
コン基板１０の表面上の全面にＣＶＤ法を用いて不純物
がドープされた多結晶シリコン層１８を形成する。Next, as shown in FIG. 32, after forming a conductive film, it is patterned into a predetermined shape. As a result, the buried bit line 16 directly connected to the source / drain region 15a is formed. The buried bit line 16 is formed of a polycrystalline silicon layer heavily doped with arsenic or polycide formed by sputtering WSi 2 on the polycrystalline silicon layer, and the total thickness thereof is about 2000 to 4000 Å. . An insulating film 17 is formed so as to cover the embedded bit line 16. The insulating film 17 is formed of a silicon oxide film and has a thickness of about 500Å. Next, as shown in FIG. 33, an impurity-doped polycrystalline silicon layer 18 is formed on the entire surface of the silicon substrate 10 by the CVD method.
【００１１】次に、図３４に示すように、例えばシリコ
ン酸化膜からなる絶縁層１９を形成する。この絶縁層１
９の膜厚によって、ストレージノード（キャパシタ下部
電極）を構成する立壁部分（後述）の高さが規定され
る。次に、図３５に示すように、絶縁層１９の表面上に
レジスト（図示せず）を塗布した後、リソグラフィ法を
用いて所定の形状にパターニングする。これにより、レ
ジストパターン（キャパシタ分離層）２０が形成され
る。レジストパターン２０の幅は互いに隣接するキャパ
シタ間の分離間隔を規定する。Next, as shown in FIG. 34, an insulating layer 19 made of, for example, a silicon oxide film is formed. This insulating layer 1
The film thickness of 9 defines the height of the wall portion (described later) that forms the storage node (capacitor lower electrode). Next, as shown in FIG. 35, a resist (not shown) is applied on the surface of the insulating layer 19 and then patterned into a predetermined shape by using a lithography method. Thereby, the resist pattern (capacitor isolation layer) 20 is formed. The width of the resist pattern 20 defines a separation distance between adjacent capacitors.
【００１２】次に、図３６に示すように、レジストパタ
ーン２０をマスクとして絶縁層１９を異方性エッチング
して選択的に除去する。この後、レジストパターン２０
を除去する。次に、図３７に示すように、ＣＶＤ法を用
いて不純物が導入された多結晶シリコン層２１を全面に
形成する。この多結晶シリコン層２１の膜厚は、その下
層に形成される多結晶シリコン層１８の膜厚より薄く形
成される。Next, as shown in FIG. 36, the insulating layer 19 is anisotropically etched using the resist pattern 20 as a mask to selectively remove it. After this, the resist pattern 20
To remove. Next, as shown in FIG. 37, a polycrystalline silicon layer 21 into which impurities are introduced is formed on the entire surface by the CVD method. The film thickness of the polycrystalline silicon layer 21 is thinner than that of the polycrystalline silicon layer 18 formed therebelow.
【００１３】次に、図３８に示すように、多結晶シリコ
ン層２１の表面を完全に覆うように厚いレジスト２２を
形成する。レジスト２２をエッチバックすることにより
絶縁層１９の上部表面を覆う多結晶シリコン層２１を露
出させる。次に、図３９に示すように、露出された多結
晶シリコン層２１（図３８参照）をエッチングし、引き
続いて絶縁層１９（図３８参照）を自己整合的にエッチ
ングして除去する。これにより、多結晶シリコン層２１
の一部の表面部が露出される。また、ストレージノード
を構成する立壁部分２１が完成する。Next, as shown in FIG. 38, a thick resist 22 is formed so as to completely cover the surface of the polycrystalline silicon layer 21. The polycrystalline silicon layer 21 covering the upper surface of the insulating layer 19 is exposed by etching back the resist 22. Next, as shown in FIG. 39, the exposed polycrystalline silicon layer 21 (see FIG. 38) is etched, and subsequently the insulating layer 19 (see FIG. 38) is etched and removed in a self-aligned manner. Thereby, the polycrystalline silicon layer 21
A part of the surface of is exposed. Further, the standing wall portion 21 forming the storage node is completed.
【００１４】次に、図４０に示すように、露出された多
結晶シリコン層１８（図３９参照）を異方性エッチング
を用いて自己整合的に除去する。これにより、キャパシ
タ下部電極（ストレージノード）２３を構成するベース
部分１８が完成する。この結果、ベース部分１８と立壁
部分２１とからなるキャパシタ下部電極２３が形成され
る。次に、図４１に示すように、キャパシタ下部電極２
３の表面上に、シリコン窒化膜、シリコン酸化膜、もし
くはそれらの複合膜、又は５酸化タンタル（Ｔａ2Ｏ5）
などからなる薄いキャパシタ絶縁膜２４を形成する。そ
の後、全面に導電性を有する多結晶シリコンからなるセ
ルプレート２５を形成する。これにより、キャパシタ下
部電極２３を構成するベース部分１８及び立壁部分２１
と、キャパシタ絶縁膜２４と、キャパシタ上部電極（セ
ルプレート）２５とからなる円筒型スタックトタイプキ
ャパシタ２６が形成される。Next, as shown in FIG. 40, the exposed polycrystalline silicon layer 18 (see FIG. 39) is removed in a self-aligned manner by using anisotropic etching. As a result, the base portion 18 forming the capacitor lower electrode (storage node) 23 is completed. As a result, the capacitor lower electrode 23 including the base portion 18 and the standing wall portion 21 is formed. Next, as shown in FIG. 41, the capacitor lower electrode 2
On the surface of 3, a silicon nitride film, a silicon oxide film, or a composite film thereof, or tantalum pentoxide (Ta 2 O 5 )
A thin capacitor insulating film 24 made of, for example, is formed. After that, a cell plate 25 made of polycrystalline silicon having conductivity is formed on the entire surface. As a result, the base portion 18 and the standing wall portion 21 forming the capacitor lower electrode 23 are formed.
Then, a cylindrical stacked type capacitor 26 including the capacitor insulating film 24 and the capacitor upper electrode (cell plate) 25 is formed.
【００１５】次に、図４２に示すように、セルプレート
２５を覆うように厚い層間絶縁膜２７を形成する。この
層間絶縁膜２７は、ＣＶＤ法によるシリコン酸化膜から
なり、その厚みは５０００〜１００００Å程度である。
層間絶縁膜２７の表面上にアルミニウムなどからなる所
定形状の配線層２８を形成する。そして、最後に、図４
３に示すように、配線層２８の表面を覆うように保護膜
２９を形成する。この保護膜２９は、ＣＶＤ法によるシ
リコン酸化膜からなり、その厚みは８０００Å程度であ
る。このようにして、従来のＤＲＡＭのメモリセルは形
成されていた。なお、ソース／ドレイン領域１５ａ及び
１５ｂと、ゲート電極１３ｂとによって、一方のメモリ
セルのトランスファーゲートトランジスタが構成されて
いる。また、ソース／ドレイン領域１５ａ及び１５ｃ
と、ゲート電極１３ａとによって、他方のメモリセルの
トランスファーゲートトランジスタが構成されている。Next, as shown in FIG. 42, a thick interlayer insulating film 27 is formed so as to cover the cell plate 25. The interlayer insulating film 27 is made of a silicon oxide film formed by the CVD method and has a thickness of about 5000 to 10000Å.
A wiring layer 28 of aluminum or the like having a predetermined shape is formed on the surface of the interlayer insulating film 27. And finally, Figure 4
As shown in FIG. 3, a protective film 29 is formed so as to cover the surface of the wiring layer 28. The protective film 29 is made of a silicon oxide film formed by the CVD method and has a thickness of about 8000Å. In this way, the memory cell of the conventional DRAM is formed. Note that the source / drain regions 15a and 15b and the gate electrode 13b form a transfer gate transistor of one memory cell. Also, the source / drain regions 15a and 15c
And the gate electrode 13a form a transfer gate transistor of the other memory cell.
【００１６】従来のＤＲＡＭのメモリセルの円筒型スタ
ックトタイプキャパシタ２６においては、キャパシタ下
部電極（ストレージノード）２３を構成するベース部分
１８は、ひ素（Ａｓ）が４×１０20／ｃｍ3の濃度でド
ープされた多結晶シリコンによって形成され、その膜厚
は０．２μｍであり、多結晶シリコンの結晶粒径は２０
０〜５００Åである。また、キャパシタ下部電極２３を
構成する立壁部分２１は、燐（Ｐ）が４×１０20／ｃｍ
3の濃度でドープされた多結晶シリコンによって形成さ
れ、その膜厚は０．１μｍであり、多結晶シリコンの結
晶粒径は２００〜５００Åである。さらに、キャパシタ
絶縁膜２４はシリコン窒化膜などから形成され、キャパ
シタ上部電極（セルプレート）２５は、燐（Ｐ）が８×
１０20／ｃｍ3の濃度でドープされた多結晶シリコンに
よって形成されている。In the cylindrical stacked type capacitor 26 of the memory cell of the conventional DRAM, the base portion 18 forming the capacitor lower electrode (storage node) 23 has a concentration of arsenic (As) of 4 × 10 20 / cm 3 . It is formed of doped polycrystalline silicon, its thickness is 0.2 μm, and the crystal grain size of polycrystalline silicon is 20 μm.
It is 0 to 500Å. The standing wall portion 21 that constitutes the capacitor lower electrode 23 contains phosphorus (P) of 4 × 10 20 / cm 3.
It is formed of polycrystalline silicon doped at a concentration of 3 , its film thickness is 0.1 μm, and the crystal grain size of polycrystalline silicon is 200 to 500Å. Further, the capacitor insulating film 24 is formed of a silicon nitride film or the like, and the capacitor upper electrode (cell plate) 25 is made of phosphorus (P) 8 ×.
It is formed of polycrystalline silicon doped at a concentration of 10 20 / cm 3 .
【００１７】[0017]
【発明が解決しようとする課題】上述したような従来の
ＤＲＡＭでは、円筒型スタックトタイプキャパシタ２６
の上下の電極が異なった濃度を持つＮ型の多結晶シリコ
ンで形成されているために、実使用時にキャパシタ２６
の容量が減少するという問題点があった。In the conventional DRAM as described above, the cylindrical stacked type capacitor 26 is used.
Since the upper and lower electrodes of the capacitor are made of N-type polycrystalline silicon having different concentrations, the capacitor 26 is not used in actual use.
However, there is a problem that the capacity of the device decreases.
【００１８】このキャパシタ容量の低下は以下の理由に
より発生する。セルプレート２５に対しストレージノー
ド２３より負の電圧（−１．６５Ｖ）が印加されている
場合は、この負電圧によりストレージノード２３の表面
に空乏層ができる。この場合のキャパシタ２６の全容量
はキャパシタ絶縁膜２４による容量とストレージノード
２３の表面に形成された空乏層による容量の直列結合と
なるため、実使用時のキャパシタ２６の容量は低下して
しまう。反対に、セルプレート２５に正の電圧（１．６
５Ｖ）が印加された場合には、セルプレート２５のＮ型
不純物（燐）濃度はストレージノード２３の濃度より大
きいためセルプレート２５の表面に空乏層は余り広がら
ず、したがってキャパシタ２６の全容量も殆んど低下し
ない。This decrease in the capacitance of the capacitor occurs due to the following reasons. When a negative voltage (−1.65 V) is applied to cell plate 25 from storage node 23, this negative voltage forms a depletion layer on the surface of storage node 23. In this case, the total capacitance of the capacitor 26 is a series combination of the capacitance due to the capacitor insulating film 24 and the capacitance due to the depletion layer formed on the surface of the storage node 23, so that the capacitance of the capacitor 26 during actual use is reduced. On the contrary, a positive voltage (1.6
5 V), the N-type impurity (phosphorus) concentration of the cell plate 25 is higher than that of the storage node 23, so that the depletion layer does not spread very much on the surface of the cell plate 25, and therefore the total capacitance of the capacitor 26 also increases. It hardly decreases.
【００１９】このストレージノード２３に形成される空
乏層による容量の低下は、キャパシタ絶縁膜２４が形成
する容量の５％以上にもなることが分かった。このよう
に実使用時にキャパシタ２６の容量が５％以上も低下す
るために、実際にキャパシタ２６に蓄えられる電荷も５
％以上減少し、ＤＲＡＭの動作が不安定になる（リフレ
ッシュ不良を起こしたり、ソフトエラーに弱くなる）と
いう問題点があった。なお、上記数値（５％）は、測定
器（インピーダンスアナライザー等）を使用して求めた
ものである。つまり、ストレージノードが全てつながっ
ている測定パターンを作成し、セルプレートとストレー
ジノードの間に交流電圧をかけ、そのときの電流値から
キャパシタ容量の最大値と最小値を求め、（最大値−最
小値）／最大値×１００から求めたものである。It has been found that the depletion layer formed in the storage node 23 reduces the capacitance by 5% or more of the capacitance formed by the capacitor insulating film 24. As described above, since the capacity of the capacitor 26 is reduced by 5% or more during actual use, the electric charge actually stored in the capacitor 26 is also 5%.
% Or more, and the operation of the DRAM becomes unstable (refresh failure occurs or soft error occurs). The above numerical value (5%) is obtained by using a measuring instrument (impedance analyzer or the like). In other words, create a measurement pattern in which all storage nodes are connected, apply an AC voltage between the cell plate and the storage node, and calculate the maximum and minimum values of the capacitor capacitance from the current value at that time, (maximum value-minimum Value) / maximum value × 100.
【００２０】もちろん、上記の問題点は、ストレージノ
ード２３のＮ型不純物濃度をセルプレート２５の濃度と
同じ８×１０20／ｃｍ3にすれば解決することは明らか
である。しかし、ストレージノード２３のベース部分１
８のＮ型不純物濃度を大きくすれば、キャパシタ２６形
成後の熱処理によってベース部分１８中のＮ型不純物
（ひ素）がシリコン基板１０のソース／ドレイン領域１
５ｂに拡散してソース／ドレイン領域１５ｂのＮ型不純
物濃度を上昇させる。このため、Ｎ型のソース／ドレイ
ン領域１５ｂとＰ型のシリコン基板１０間の接合耐圧が
劣化し、接合リーク電流を増加させるという新たな問題
点が発生する。ストレージノード２３においてシリコン
基板１０に接するベース部分１８に燐ではなく、ひ素を
ドープしたのは、ひ素のほうが燐より拡散係数が小さい
という理由による。この接合リーク電流の増加はＤＲＡ
Ｍ全体の消費電流を増大させたり、隣接するキャパシタ
に電流が流れて（キャパシタ２６に蓄積された電荷が隣
のキャパシタに漏れて）ＤＲＡＭが動作しなくなるなど
の不良の原因になる。したがって、ストレージノード２
３のベース部分１８のＮ型不純物濃度は４×１０20／ｃ
ｍ3以上にあげられないわけである。Of course, it is clear that the above problem can be solved by setting the N-type impurity concentration of the storage node 23 to 8 × 10 20 / cm 3 which is the same as the concentration of the cell plate 25. However, the base portion 1 of the storage node 23
If the N-type impurity concentration of 8 is increased, the N-type impurity (arsenic) in the base portion 18 will be removed by the heat treatment after the formation of the capacitor 26.
5b to increase the N-type impurity concentration of the source / drain region 15b. Therefore, the junction breakdown voltage between the N-type source / drain region 15b and the P-type silicon substrate 10 deteriorates, which causes a new problem of increasing the junction leak current. The reason that the base portion 18 in contact with the silicon substrate 10 in the storage node 23 is doped with arsenic instead of phosphorus is that arsenic has a smaller diffusion coefficient than phosphorus. This increase in junction leakage current is DRA
This may cause a defect such as an increase in the current consumption of the entire M or a current flowing in an adjacent capacitor (charge accumulated in the capacitor 26 leaks to the adjacent capacitor), which causes the DRAM to stop operating. Therefore, storage node 2
The N-type impurity concentration of the base portion 18 of 3 is 4 × 10 20 / c
It cannot be raised above m 3 .
【００２１】この発明は、上記のような問題点を解決す
るためになされたもので、キャパシタの容量の低下を防
止できる、あるいはキャパシタの容量の低下を抑制でき
る半導体記憶装置及びその製造方法を得ることを目的と
する。The present invention has been made to solve the above problems, and provides a semiconductor memory device capable of preventing a decrease in the capacitance of a capacitor or suppressing a decrease in the capacitance of a capacitor, and a method of manufacturing the same. The purpose is to
【００２２】[0022]
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、主表面に第１導電型の不純物領域
を有する第２導電型の半導体基板と、この半導体基板の
主表面上にゲート電極を覆うように形成され、前記不純
物領域にまで達する開口部を有する絶縁層と、前記不純
物領域及び絶縁層の表面上に接して形成された第１の部
分とこの第１の部分の上に形成されるとともに不純物濃
度が前記第１の部分の第１導電型の不純物濃度より大き
い第１導電型の不純物を含む第２の部分とを有するキャ
パシタ下部電極と、このキャパシタ下部電極の表面を覆
うキャパシタ絶縁膜と、前記キャパシタ絶縁膜の表面を
覆うキャパシタ上部電極とを備えたものである。According to a first aspect of the present invention, a semiconductor memory device has a second conductivity type semiconductor substrate having an impurity region of the first conductivity type on a main surface, and a main surface of the semiconductor substrate. An insulating layer formed to cover the gate electrode and having an opening reaching the impurity region, a first portion formed in contact with the surfaces of the impurity region and the insulating layer, and the first portion of the first portion. A capacitor lower electrode having a second portion formed thereon and having an impurity concentration of the first conductivity type higher than that of the first conductivity type of the first portion; and a surface of the capacitor lower electrode And a capacitor upper electrode covering the surface of the capacitor insulating film.
【００２３】この発明の請求項２に係る半導体記憶装置
は、前記キャパシタ下部電極が、前記第１及び第２の部
分の間に形成され、前記第２の部分の第１導電型の不純
物の拡散を防止する導電体からなる第３の部分をさらに
有するものである。In a semiconductor memory device according to a second aspect of the present invention, the capacitor lower electrode is formed between the first and second portions, and diffusion of the first conductivity type impurity in the second portion is performed. And a third portion made of a conductor for preventing the above.
【００２４】この発明の請求項３に係る半導体記憶装置
は、前記第１及び第２の部分の第１導電型の不純物が同
種なものである。In the semiconductor memory device according to claim 3 of the present invention, the impurities of the first conductivity type in the first and second portions are of the same kind.
【００２５】この発明の請求項４に係る半導体記憶装置
は、前記第１の部分が多結晶半導体からなり、その結晶
粒径が１００ｎｍ以上である。In a semiconductor memory device according to a fourth aspect of the present invention, the first portion is made of a polycrystalline semiconductor, and the crystal grain size is 100 nm or more.
【００２６】この発明の請求項５に係る半導体記憶装置
の製造方法は、第２導電型の半導体基板の主表面に第１
導電型の不純物領域を形成する工程と、前記不純物領域
にまで達する開口部を有し、前記半導体基板の主表面に
ゲート電極を覆うように絶縁層を形成する工程と、前記
不純物領域及び絶縁層の表面上に接してキャパシタ下部
電極を構成する第１の部分をＣＶＤ法により形成する工
程と、前記第１の部分の表面上に、不純物濃度が前記第
１の部分の第１導電型の不純物濃度より大きい第１導電
型の不純物を含み、前記第１の部分とともに前記キャパ
シタ下部電極を構成する第２の部分をＣＶＤ法により形
成する工程と、前記キャパシタ下部電極の表面にキャパ
シタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の
表面にキャパシタ上部電極を形成する工程とを含むこと
である。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, wherein the first surface is formed on the main surface of the second conductivity type semiconductor substrate.
Forming an impurity region of conductivity type; forming an insulating layer on the main surface of the semiconductor substrate so as to cover the gate electrode, having an opening reaching the impurity region; A first portion forming a capacitor lower electrode in contact with the surface of the first portion by a CVD method, and an impurity concentration of the first conductivity type impurity of the first portion on the surface of the first portion. Forming a second portion containing a first conductivity type impurity having a concentration higher than that of the first portion and forming the capacitor lower electrode together with the first portion by a CVD method; and forming a capacitor insulating film on the surface of the capacitor lower electrode. And a step of forming a capacitor upper electrode on the surface of the capacitor insulating film.
【００２７】この発明の請求項６に係る半導体記憶装置
の製造方法は、前記第１及び第２の部分を形成する工程
の間に、前記第２の部分の第１導電型の不純物の拡散を
防止する導電体からなる第３の部分をスパッタ法により
形成する工程をさらに含むことである。In the method of manufacturing a semiconductor memory device according to a sixth aspect of the present invention, diffusion of the first conductivity type impurity in the second portion is performed between the steps of forming the first and second portions. It further includes a step of forming a third portion made of a conductor to be prevented by a sputtering method.
【００２８】この発明の請求項７に係る半導体記憶装置
の製造方法は、前記第１及び第２の部分を形成する工程
において、第１導電型の不純物が同種であることであ
る。In the method of manufacturing a semiconductor memory device according to a seventh aspect of the present invention, the impurities of the first conductivity type are the same in the step of forming the first and second portions.
【００２９】この発明の請求項８に係る半導体記憶装置
の製造方法は、前記第１の部分を形成する工程におい
て、前記第１の部分は多結晶半導体からなり、その結晶
粒径が熱処理により１００ｎｍ以上であることである。In a method of manufacturing a semiconductor memory device according to an eighth aspect of the present invention, in the step of forming the first portion, the first portion is made of a polycrystalline semiconductor, and its crystal grain size is 100 nm by heat treatment. That is all.
【００３０】[0030]
【作用】この発明の請求項１に係る半導体記憶装置にお
いては、キャパシタ下部電極のうち半導体基板に接しな
い第２の部分は不純物の濃度が大きいためキャパシタの
容量低下を防止し、上記キャパシタ下部電極のうち半導
体基板に接している第１の部分は不純物濃度が小さいた
めに不純物の半導体基板への拡散を防止する。In the semiconductor memory device according to the first aspect of the present invention, the second portion of the lower electrode of the capacitor, which is not in contact with the semiconductor substrate, has a large impurity concentration, so that the capacitance of the capacitor is prevented from lowering. Since the first portion of the first portion that is in contact with the semiconductor substrate has a low impurity concentration, it prevents diffusion of impurities into the semiconductor substrate.
【００３１】この発明の請求項２に係る半導体記憶装置
においては、キャパシタ下部電極のうち半導体基板に接
する第１の部分と半導体基板に接しない第２の部分との
間に導電体からなる第３の部分を形成したため、第２の
部分から第１の部分への不純物の拡散を防止できる。In a semiconductor memory device according to a second aspect of the present invention, a third portion formed of a conductor is provided between a first portion of the capacitor lower electrode which is in contact with the semiconductor substrate and a second portion which is not in contact with the semiconductor substrate. Since the portion is formed, the diffusion of impurities from the second portion to the first portion can be prevented.
【００３２】この発明の請求項３に係る半導体記憶装置
においては、第１及び第２の部分の第１導電型の不純物
が同種であるため、第２の部分から第１の部分への不純
物の拡散を抑制できる。In the semiconductor memory device according to the third aspect of the present invention, since the impurities of the first conductivity type in the first and second portions are of the same type, the impurities from the second portion to the first portion are Diffusion can be suppressed.
【００３３】この発明の請求項４に係る半導体記憶装置
においては、キャパシタ下部電極のうち半導体基板に接
する第１の部分の多結晶シリコンの粒径を大きくしたた
めに、第２の部分から第１の部分への不純物の拡散を抑
制できる。In the semiconductor memory device according to a fourth aspect of the present invention, since the grain size of the polycrystalline silicon in the first portion of the capacitor lower electrode which is in contact with the semiconductor substrate is increased, the second portion to the first portion are formed. It is possible to suppress the diffusion of impurities into the portion.
【００３４】この発明の請求項５に係る半導体記憶装置
の製造方法においては、キャパシタ下部電極のうち半導
体基板に接しない第２の部分は不純物の濃度が大きいた
めキャパシタの容量低下を防止し、上記キャパシタ下部
電極のうち半導体基板に接している第１の部分は不純物
濃度が小さいために不純物の半導体基板への拡散を防止
する半導体記憶装置を製造できる。In the method of manufacturing a semiconductor memory device according to the fifth aspect of the present invention, since the second portion of the capacitor lower electrode which is not in contact with the semiconductor substrate has a high impurity concentration, the capacitance of the capacitor is prevented from lowering, Since the first portion of the lower electrode of the capacitor, which is in contact with the semiconductor substrate, has a low impurity concentration, it is possible to manufacture a semiconductor memory device that prevents diffusion of impurities into the semiconductor substrate.
【００３５】この発明の請求項６に係る半導体記憶装置
の製造方法においては、キャパシタ下部電極のうち半導
体基板に接する第１の部分と半導体基板に接しない第２
の部分との間に導電体からなる第３の部分を形成したた
め、第２の部分から第１の部分への不純物の拡散を防止
する半導体記憶装置を製造できる。In the method of manufacturing a semiconductor memory device according to a sixth aspect of the present invention, a first portion of the capacitor lower electrode that contacts the semiconductor substrate and a second portion that does not contact the semiconductor substrate.
Since the third portion made of a conductor is formed between the first portion and the second portion, it is possible to manufacture a semiconductor memory device that prevents diffusion of impurities from the second portion to the first portion.
【００３６】この発明の請求項７に係る半導体記憶装置
の製造方法においては、第１及び第２の部分の第１導電
型の不純物が同種であるため、第２の部分から第１の部
分への不純物の拡散を抑制する半導体記憶装置を製造で
きる。In the method of manufacturing a semiconductor memory device according to the seventh aspect of the present invention, the impurities of the first conductivity type in the first and second portions are of the same type, so that the second portion to the first portion are changed. It is possible to manufacture a semiconductor memory device that suppresses the diffusion of impurities.
【００３７】この発明の請求項８に係る半導体記憶装置
の製造方法においては、キャパシタ下部電極のうち半導
体基板に接する第１の部分の多結晶シリコンの粒径を大
きくしたために、第２の部分から第１の部分への不純物
の拡散を抑制する半導体記憶装置を製造できる。In the method of manufacturing a semiconductor memory device according to the eighth aspect of the present invention, since the grain size of the polycrystalline silicon of the first portion of the capacitor lower electrode which is in contact with the semiconductor substrate is increased, the grain size of the polycrystalline silicon from the second portion is increased. A semiconductor memory device that suppresses diffusion of impurities into the first portion can be manufactured.
【００３８】[0038]
実施例１．以下、この発明の実施例１について図１を参
照しながら説明する。図１は、この発明の実施例１に係
る円筒型スタックトタイプキャパシタを有するＤＲＡＭ
のメモリセルの断面構造を示す図である。構造上は、以
下に説明するキャパシタ下部電極の不純物濃度以外は図
４３に示す従来のものと同じである。Example 1. Embodiment 1 of the present invention will be described below with reference to FIG. 1 shows a DRAM having a cylindrical stacked type capacitor according to a first embodiment of the present invention.
It is a figure which shows the cross-section of the memory cell of FIG. The structure is the same as the conventional one shown in FIG. 43 except for the impurity concentration of the capacitor lower electrode described below.
【００３９】この実施例１に係るＤＲＡＭのメモリセル
の円筒型スタックトタイプキャパシタ２６Ａにおいて
は、キャパシタ下部電極（ストレージノード）２３Ａを
構成するベース部分１８Ａは、ひ素（Ａｓ）が３×１０
20／ｃｍ3の濃度でドープされた多結晶シリコンによっ
て形成されている。また、キャパシタ下部電極２３Ａを
構成する立壁部分２１Ａは、燐（Ｐ）が６×１０20／ｃ
ｍ3の濃度でドープされた多結晶シリコンによって形成
されている。In the cylindrical stacked type capacitor 26A of the DRAM memory cell according to the first embodiment, the base portion 18A forming the capacitor lower electrode (storage node) 23A is made of arsenic (As) of 3 × 10.
It is formed of polycrystalline silicon doped at a concentration of 20 / cm 3 . The standing wall portion 21A that constitutes the capacitor lower electrode 23A contains phosphorus (P) at 6 × 10 20 / c.
It is formed of polycrystalline silicon doped with a concentration of m 3 .
【００４０】なお、ベース部分１８Ａ及び立壁部分２１
Ａの膜厚、結晶粒径は従来のものと同じである。また、
円筒型スタックトタイプキャパシタ２６Ａの他の構成の
組成等は従来のものと同じである。The base portion 18A and the standing wall portion 21
The film thickness and crystal grain size of A are the same as the conventional ones. Also,
The composition and the like of the other configuration of the cylindrical stacked type capacitor 26A is the same as the conventional one.
【００４１】ここで、この実施例１の製造方法について
従来例の図面を参照しながら従来例と異なる工程を説明
する。図３３において、シリコン基板１０の表面上の全
面に、膜厚が２０００Å（０．２μｍ）のノンドープの
多結晶シリコン層１８（ベース部分１８Ａに相当）をＣ
ＶＤ法（例えば、デポ温度：６１０℃、ガス：Ｓｉ
Ｈ4）により形成する。その後、ひ素（Ａｓ）を５０Ｋ
ｅＶで６×１０15／ｃｍ2注入して、ひ素が３×１０20
／ｃｍ3ドープされた多結晶シリコン層１８を形成す
る。この条件では、多結晶シリコンの結晶粒径は２００
〜５００Åになる。Now, with respect to the manufacturing method of the first embodiment, steps different from the conventional example will be described with reference to the drawings of the conventional example. In FIG. 33, a non-doped polycrystalline silicon layer 18 (corresponding to the base portion 18A) having a film thickness of 2000Å (0.2 μm) is formed on the entire surface of the silicon substrate 10 by C
VD method (for example, depot temperature: 610 ° C., gas: Si
H 4 ). Then arsenic (As) 50K
Implanted at 6 × 10 15 / cm 2 with eV, arsenic becomes 3 × 10 20
/ Cm 3 doped polycrystalline silicon layer 18 is formed. Under this condition, the crystal grain size of polycrystalline silicon is 200
It will be ~ 500Å.
【００４２】図３７において、シリコン基板１０の表面
上の全面に、膜厚が１０００Å（０．１μｍ）で、燐
（Ｐ）が８×１０20／ｃｍ3含まれた多結晶シリコン層
２１（立壁部分２１Ａに相当）をＣＶＤ法（例えば、デ
ポ温度：６００℃、ガス：ＳｉＨ4＋ＰＨ4（流量比を変
えることによりＰ濃度が変わる。））により形成する。
この条件では、多結晶シリコンの結晶粒径は２００〜５
００Åになる。なお、燐（Ｐ）を９×１０20／ｃｍ3以
上含ませるのは製造工程において種々の問題を生じる。
他の工程は従来例と同じである。In FIG. 37, a polycrystalline silicon layer 21 (standing wall with a thickness of 1000 Å (0.1 μm) and containing phosphorus (P) of 8 × 10 20 / cm 3 is formed on the entire surface of the silicon substrate 10. The portion 21A is formed by the CVD method (for example, the deposition temperature: 600 ° C., the gas: SiH 4 + PH 4 (the P concentration changes by changing the flow rate ratio)).
Under this condition, the crystal grain size of polycrystalline silicon is 200 to 5
It becomes 00Å. Including phosphorus (P) in an amount of 9 × 10 20 / cm 3 or more causes various problems in the manufacturing process.
Other steps are the same as the conventional example.
【００４３】このように、本実施例では、キャパシタ下
部電極２３Ａのベース部分１８ＡのＮ型不純物濃度が３
×１０20／ｃｍ3であるため、Ｎ型不純物を含むソース
／ドレイン領域（シリコン基板１０）への拡散が抑えら
れ、接合耐圧の劣化、接合リークの増大などのＤＲＡＭ
の電気特性の劣化による動作の不安定性の発生が抑制さ
れる。As described above, in this embodiment, the N-type impurity concentration of the base portion 18A of the capacitor lower electrode 23A is 3%.
Since it is × 10 20 / cm 3 , the diffusion into the source / drain regions (silicon substrate 10) containing N-type impurities is suppressed, and the junction breakdown voltage is deteriorated and the junction leak is increased.
The instability of the operation due to the deterioration of the electrical characteristics of is suppressed.
【００４４】また、キャパシタ下部電極２３Ａの立壁部
分２１ＡのＮ型不純物濃度が６×１０20／ｃｍ3である
ため、キャパシタ２６Ａの実使用時の容量がキャパシタ
絶縁膜２４のみの場合の容量に対して３％（測定方法は
前述した従来例と同じであり、以下の各実施例も同様で
ある。）しか低下しないことがわかった。Further, since the N-type impurity concentration of the standing wall portion 21A of the capacitor lower electrode 23A is 6 × 10 20 / cm 3 , the capacitance when the capacitor 26A is actually used is only the capacitance of the capacitor insulating film 24. It was found that only 3% (the measuring method is the same as the above-mentioned conventional example and the same applies to each of the following examples).
【００４５】以上のように、本実施例では、キャパシタ
下部電極２３Ａのベース部分１８Ａと立壁部分２１Ａの
Ｎ型不純物濃度を変えることによって、接合耐圧が高
く、接合リークが少なく、かつ実使用時のキャパシタ容
量の減少が少ない（すなわち、リフレッシュ特性が良好
な）ＤＲＡＭが得られた。As described above, in this embodiment, the junction breakdown voltage is high, the junction leakage is small, and the actual use is achieved by changing the N-type impurity concentrations of the base portion 18A and the standing wall portion 21A of the capacitor lower electrode 23A. A DRAM having a small decrease in the capacitance of the capacitor (that is, a good refresh characteristic) was obtained.
【００４６】なお、ＤＲＡＭの製造にあたって、キャパ
シタ２６Ａを形成した後、８５０℃で３０分程度の熱処
理をする必要がある。この熱処理によって、キャパシタ
下部電極２３Ａの立壁部分２１Ａに導入されたＮ型不純
物は、濃度の低いベース部分１８Ａに向かって拡散す
る。そのためキャパシタ下部電極２３Ａの立壁部分２１
ＡのＮ型不純物濃度は形成当初の時の濃度より減少す
る。In manufacturing the DRAM, after forming the capacitor 26A, it is necessary to perform heat treatment at 850 ° C. for about 30 minutes. By this heat treatment, the N-type impurities introduced into the standing wall portion 21A of the capacitor lower electrode 23A diffuse toward the base portion 18A having a low concentration. Therefore, the standing wall portion 21 of the capacitor lower electrode 23A is
The N-type impurity concentration of A is lower than the initial concentration.
【００４７】本実施例で使用した、結晶粒径が２００〜
５００Åの多結晶シリコンにおける燐の８５０℃での拡
散をシュミレーションにより求めた。その結果、最初に
キャパシタ下部電極２３Ａの立壁部分２１Ａに８×１０
20／ｃｍ3の燐が含まれる場合、３０分の熱処理後、燐
は約０.１μｍ拡散し、キャパシタ下部電極２３Ａの立
壁部分２１Ａの表面での濃度は６×１０20／ｃｍ3まで
減少することが分かった。The crystal grain size used in this example is from 200 to
The diffusion of phosphorus in 500 Å polycrystalline silicon at 850 ° C was determined by simulation. As a result, first, 8 × 10 is formed on the standing wall portion 21A of the capacitor lower electrode 23A.
When 20 / cm 3 of phosphorus is included, after the heat treatment for 30 minutes, phosphorus diffuses by about 0.1 μm, and the concentration on the surface of the standing wall portion 21A of the capacitor lower electrode 23A decreases to 6 × 10 20 / cm 3 . I found out.
【００４８】さらに、燐は０.１μｍしか拡散せず、キ
ャパシタ下部電極２３Ａのベース部分１８Ａの厚さは２
０００Å（０.２μｍ）であるため、立壁部分２１Ａの
燐がシリコン基板１０まで拡散することはない。そのた
め、熱処理後でも接合リークの増大や接合耐圧の劣化は
発生しない。以上のシュミレーションの結果から、本実
施例の製造時には、キャパシタ下部電極２３Ａの立壁部
分２１Ａの形成時の燐濃度を８×１０20／ｃｍ3にして
いる。Further, phosphorus diffuses only 0.1 μm, and the thickness of the base portion 18A of the capacitor lower electrode 23A is 2 μm.
Since it is 000Å (0.2 μm), phosphorus in the standing wall portion 21A does not diffuse to the silicon substrate 10. Therefore, the junction leak does not increase and the junction breakdown voltage does not deteriorate even after the heat treatment. From the above simulation results, the phosphorus concentration during formation of the standing wall portion 21A of the capacitor lower electrode 23A is set to 8 × 10 20 / cm 3 during the manufacture of this embodiment.
【００４９】以上のように、キャパシタ下部電極２３Ａ
の立壁部分２１ＡのＮ型不純物濃度をベース部分１８Ａ
の濃度より大きくすると、実使用時のキャパシタ２６Ａ
の容量低下が減少し、かつ接合耐圧の劣化や接合リーク
の増大が避けられる効果があることが確かめられた。し
かし、その反面、キャパシタ２６Ａの形成後のＤＲＡＭ
プロセスの熱処理によってＮ型不純物濃度の大きい立壁
部分２１Ａからベース部分１８Ａに向かってＮ型不純物
が拡散して、立壁部分２１Ａの表面のＮ型不純物濃度が
減少するという新たな問題点が明らかになった。そこ
で、以下の実施例２から実施例４までは、このＮ型不純
物のベース部分１８Ａへの拡散を抑制あるいは防止する
ための構造について述べる。As described above, the capacitor lower electrode 23A
The N-type impurity concentration of the standing wall portion 21A of the base portion 18A
If it is larger than the concentration of
It has been confirmed that there is an effect that the decrease in the capacity of the device is reduced, and that the deterioration of the junction breakdown voltage and the increase of the junction leak can be avoided. However, on the other hand, the DRAM after the formation of the capacitor 26A
Due to the heat treatment in the process, N-type impurities are diffused from the standing wall portion 21A having a large N-type impurity concentration toward the base portion 18A, and a new problem that the N-type impurity concentration on the surface of the standing wall portion 21A is reduced becomes clear. It was Therefore, in the following second to fourth embodiments, a structure for suppressing or preventing the diffusion of the N-type impurity into the base portion 18A will be described.
【００５０】実施例２．以下、この発明の実施例２につ
いて図２を参照しながら説明する。図２は、この発明の
実施例２に係る円筒型スタックトタイプキャパシタを有
するＤＲＡＭのメモリセルの断面構造を示す図である。
構造上は、以下に説明するキャパシタ下部電極の不純物
の種類とその濃度以外は図４３に示す従来のものと同じ
である。Example 2. The second embodiment of the present invention will be described below with reference to FIG. 2 is a diagram showing a cross-sectional structure of a memory cell of a DRAM having a cylindrical stacked type capacitor according to a second embodiment of the present invention.
Structurally, it is the same as the conventional one shown in FIG. 43 except for the type and concentration of impurities in the capacitor lower electrode described below.
【００５１】この実施例２に係るＤＲＡＭのメモリセル
の円筒型スタックトタイプキャパシタ２６Ｂにおいて
は、キャパシタ下部電極（ストレージノード）２３Ｂを
構成するベース部分１８Ｂは、燐（Ｐ）が３×１０20／
ｃｍ3の濃度でドープされた多結晶シリコンによって形
成されている。また、キャパシタ下部電極２３Ｂを構成
する立壁部分２１Ｂは、燐（Ｐ）が７×１０20／ｃｍ3
の濃度でドープされた多結晶シリコンによって形成され
ている。In the cylindrical stacked type capacitor 26B of the memory cell of the DRAM according to the second embodiment, the base portion 18B forming the capacitor lower electrode (storage node) 23B has phosphorus (P) of 3 × 10 20 /
It is made of polycrystalline silicon doped with a concentration of cm 3 . The standing wall portion 21B that constitutes the capacitor lower electrode 23B contains phosphorus (P) of 7 × 10 20 / cm 3.
It is formed of polycrystalline silicon doped at a concentration of.
【００５２】なお、ベース部分１８Ｂ及び立壁部分２１
Ｂの膜厚、結晶粒径は従来のものと同じである。また、
円筒型スタックトタイプキャパシタ２６Ｂの他の構成の
組成等は従来のものと同じである。The base portion 18B and the standing wall portion 21
The film thickness and crystal grain size of B are the same as the conventional ones. Also,
The composition and the like of the other configuration of the cylindrical stacked type capacitor 26B is the same as the conventional one.
【００５３】ここで、この実施例２の製造方法について
従来例の図面を参照しながら従来例と異なる工程を説明
する。図３３において、シリコン基板１０の表面上の全
面に、膜厚が２０００Å（０．２μｍ）で、燐（Ｐ）が
３×１０20／ｃｍ3ドープされた多結晶シリコン層（ベ
ース部分１８Ｂに相当）１８ＢをＣＶＤ法（例えば、デ
ポ温度：６００℃、ガス：ＳｉＨ4＋ＰＨ4）により形成
する。Now, with respect to the manufacturing method of the second embodiment, steps different from the conventional example will be described with reference to the drawings of the conventional example. In FIG. 33, a polycrystalline silicon layer having a film thickness of 2000 Å (0.2 μm) and doped with phosphorus (P) of 3 × 10 20 / cm 3 is formed on the entire surface of the silicon substrate 10 (corresponding to the base portion 18B). ) 18B is formed by a CVD method (eg, deposition temperature: 600 ° C., gas: SiH 4 + PH 4 ).
【００５４】図３７において、シリコン基板１０の表面
上の全面に、膜厚が１０００Å（０．１μｍ）で、燐
（Ｐ）が８×１０20／ｃｍ3含まれた多結晶シリコン層
（立壁部分２１Ｂに相当）２１ＢをＣＶＤ法（例えば、
デポ温度：６００℃、ガス：ＳｉＨ4＋ＰＨ4）により形
成する。他の工程は従来例と同じである。In FIG. 37, a polycrystalline silicon layer (standing wall portion) having a film thickness of 1000 Å (0.1 μm) and containing phosphorus (P) of 8 × 10 20 / cm 3 is formed on the entire surface of the silicon substrate 10. 21B is a CVD method (for example,
Deposition temperature: 600 ° C., gas: SiH 4 + PH 4 ). Other steps are the same as the conventional example.
【００５５】この実施例２では、キャパシタ下部電極２
３Ｂのベース部分１８Ｂと立壁部分２１ＢのＮ型不純物
の種類は同じ燐（Ｐ）が導入されている。不純物の種類
が同じであるため、立壁部分２１Ｂからベース部分１８
Ｂへの燐の拡散は実施例１の場合よりも抑制される。In the second embodiment, the capacitor lower electrode 2
The same type of N-type impurities is introduced into the base portion 18B of 3B and the standing wall portion 21B as phosphorus (P). Since the types of impurities are the same, the standing wall portion 21B to the base portion 18
The diffusion of phosphorus into B is suppressed more than in the case of Example 1.
【００５６】シュミレーションの結果から、立壁部分２
１Ｂに燐が８×１０20／ｃｍ3導入された多結晶シリコ
ンを形成すると、その後の８５０℃、３０分の熱処理に
より立壁部分２１Ｂの表面の燐濃度は７×１０20／ｃｍ
3になることが分かった。すなわち、実施例１のように
ベース部分１８Ａと立壁部分２１ＡのＮ型不純物濃度が
異なっている場合よりも、立壁部分２１Ａの燐の拡散は
抑制されることが分かった。この実施例２による、実使
用時のキャパシタ２６Ｂの容量の低下は実測により２％
に抑えられていることが確認された。なお、同じ種類の
不純物として燐（Ｐ）について説明したが、ひ素（Ａ
ｓ）でもよい。From the result of the simulation, the standing wall portion 2
When polycrystalline silicon having 8 × 10 20 / cm 3 of phosphorus introduced therein is formed in 1B, the phosphorus concentration on the surface of the standing wall portion 21B is 7 × 10 20 / cm 3 by the subsequent heat treatment at 850 ° C. for 30 minutes.
It turns out to be 3 . That is, it was found that the diffusion of phosphorus in the standing wall portion 21A is suppressed more than in the case where the base portion 18A and the standing wall portion 21A have different N-type impurity concentrations as in the first embodiment. The decrease in the capacitance of the capacitor 26B in actual use according to the second embodiment is 2% by actual measurement.
It was confirmed that it was suppressed to. Although phosphorus (P) has been described as an impurity of the same type, arsenic (A)
s) may be used.
【００５７】実施例３．以下、この発明の実施例３につ
いて図３を参照しながら説明する。図３は、この発明の
実施例３に係る円筒型スタックトタイプキャパシタを有
するＤＲＡＭのメモリセルの断面構造を示す図である。
構造上は、以下に説明するキャパシタ下部電極の不純物
濃度と結晶粒径以外は図４３に示す従来のものと同じで
ある。Example 3. The third embodiment of the present invention will be described below with reference to FIG. 3 is a diagram showing a sectional structure of a memory cell of a DRAM having a cylindrical stacked type capacitor according to a third embodiment of the present invention.
The structure is the same as the conventional one shown in FIG. 43 except for the impurity concentration and crystal grain size of the capacitor lower electrode described below.
【００５８】この実施例３に係るＤＲＡＭのメモリセル
の円筒型スタックトタイプキャパシタ２６Ｃにおいて
は、キャパシタ下部電極（ストレージノード）２３Ｃを
構成するベース部分１８Ｃは、ひ素（Ａｓ）が３×１０
20／ｃｍ3の濃度でドープされた多結晶シリコンによっ
て形成され，多結晶シリコンの結晶粒径は約１０００Å
である。また、キャパシタ下部電極２３Ｃを構成する立
壁部分２１Ｂは、燐（Ｐ）が７×１０20／ｃｍ3の濃度
でドープされた多結晶シリコンによって形成されてい
る。In the cylindrical stacked type capacitor 26C of the memory cell of the DRAM according to the third embodiment, the base portion 18C forming the capacitor lower electrode (storage node) 23C has arsenic (As) of 3 × 10 3.
It is made of polycrystalline silicon doped at a concentration of 20 / cm 3 , and the crystal grain size of polycrystalline silicon is about 1000Å
Is. The standing wall portion 21B forming the capacitor lower electrode 23C is formed of polycrystalline silicon doped with phosphorus (P) at a concentration of 7 × 10 20 / cm 3 .
【００５９】なお，ベース部分１８Ｃの膜厚、立壁部分
２１Ｂの膜厚、結晶粒径は従来のものと同じである。ま
た、円筒型スタックトタイプキャパシタ２６Ｃの他の構
成の組成等は従来のものと同じである。The thickness of the base portion 18C, the thickness of the standing wall portion 21B, and the crystal grain size are the same as those of the conventional one. The composition and the like of the other configuration of the cylindrical stacked type capacitor 26C is the same as the conventional one.
【００６０】ここで、この実施例３の製造方法について
従来例の図面を参照しながら従来例と異なる工程を説明
する。図３３において、シリコン基板１０の表面上の全
面に、膜厚が２０００Å（０．２μｍ）のノンドープの
非晶質シリコン層（ベース部分１８Ｃに相当）１８Ｃを
ＣＶＤ法（例えば、デポ温度：５５０℃、ガス：ＳｉＨ
4）により形成する。その後、ひ素（Ａｓ）を５０Ｋｅ
Ｖで６×１０15／ｃｍ2注入して、ひ素が３×１０20／
ｃｍ3ドープされた非晶質シリコンを形成する。Now, with respect to the manufacturing method of the third embodiment, the steps different from the conventional example will be described with reference to the drawings of the conventional example. In FIG. 33, a non-doped amorphous silicon layer (corresponding to the base portion 18C) 18C having a film thickness of 2000Å (0.2 μm) 18C is formed on the entire surface of the silicon substrate 10 by a CVD method (for example, a deposition temperature: 550 ° C.). , Gas: SiH
4 ). Then, arsenic (As) 50 Ke
6 × 10 15 / cm 2 of arsenic was implanted at V of 3 × 10 20 / cm 2.
forming cm 3 -doped amorphous silicon.
【００６１】図３７において、シリコン基板１０の表面
上の全面に、膜厚が１０００Å（０．１μｍ）で、燐
（Ｐ）が８×１０20／ｃｍ3含まれた多結晶シリコン層
２１（立壁部分２１Ｂに相当）をＣＶＤ法（例えば、デ
ポ温度：６００℃、ガス：ＳｉＨ4＋ＰＨ4）により形成
する。この条件では、多結晶シリコンの結晶粒径は２０
０〜５００Åになる。In FIG. 37, a polycrystalline silicon layer 21 (standing wall) having a film thickness of 1000 Å (0.1 μm) and containing phosphorus (P) of 8 × 10 20 / cm 3 is formed on the entire surface of the silicon substrate 10. The portion 21B is formed by the CVD method (for example, deposition temperature: 600 ° C., gas: SiH 4 + PH 4 ). Under this condition, the crystal grain size of polycrystalline silicon is 20
It becomes 0-500Å.
【００６２】図４０において、円筒が形成された後に、
７００〜８５０℃のＮ2雰囲気中で３０分以上の電気炉
アニールを行う。この熱処理によって、ひ素が３×１０
20／ｃｍ3ドープされた非晶質シリコン（ベース部分１
８Ｃに相当）は、結晶粒径が１０００Åでひ素が３×１
０20／ｃｍ3ドープされた多結晶シリコンに変わる。他
の工程は従来例と同じである。In FIG. 40, after the cylinder is formed,
Electric furnace annealing is performed for 30 minutes or more in a N 2 atmosphere at 700 to 850 ° C. By this heat treatment, arsenic becomes 3 × 10
20 / cm 3 doped amorphous silicon (base part 1
Equivalent to 8C) has a crystal grain size of 1000Å and arsenic of 3 × 1
Converted to 0 20 / cm 3 doped polycrystalline silicon. Other steps are the same as the conventional example.
【００６３】この実施例３は、キャパシタ下部電極２３
Ｃのベース部分１８Ｃの多結晶シリコンの結晶粒径が１
０００Åと大きいため不純物の拡散係数が小さくなる。
従って、立壁部分２１Ｂの多結晶シリコン中の燐のベー
ス部分１８Ｃへの拡散が抑制されることになる。シミュ
レーションの結果から、立壁部分２１Ｂに燐が８×１０
20／ｃｍ3導入された多結晶シリコンを形成すると、そ
の後の８５０℃、３０分の熱処理により立壁部分２１Ｂ
の表面の燐濃度は７×１０20／ｃｍ3になることが分か
った。すなわち、実施例１のように、キャパシタ下部電
極２３Ｃのベース部分１８Ｃと立壁部分２１ＢのＮ型不
純物濃度が異なっている場合よりも、立壁部分２１Ｂの
燐の拡散は抑制されることが分かった。この実施例３に
よる、実使用時のキャパシタ２６Ｃの容量の低下は、実
測により実施例２と同様に２％に抑えられていることが
確認された。In the third embodiment, the capacitor lower electrode 23
The crystal grain size of the polycrystalline silicon of the C base portion 18C is 1
Since it is as large as 000Å, the diffusion coefficient of impurities becomes small.
Therefore, the diffusion of phosphorus in the polycrystalline silicon of the standing wall portion 21B into the base portion 18C is suppressed. From the result of the simulation, phosphorus is 8 × 10 on the standing wall portion 21B.
When the polycrystalline silicon introduced with 20 / cm 3 is formed, the standing wall portion 21B is formed by the subsequent heat treatment at 850 ° C. for 30 minutes.
It was found that the phosphorus concentration on the surface of the was 7 × 10 20 / cm 3 . That is, it was found that the diffusion of phosphorus in the standing wall portion 21B is suppressed as compared with the case where the base portion 18C of the capacitor lower electrode 23C and the standing wall portion 21B have different N-type impurity concentrations as in the first embodiment. It has been confirmed by actual measurement that the decrease in the capacitance of the capacitor 26C in actual use according to the third embodiment is suppressed to 2% as in the second embodiment.
【００６４】なお、結晶粒径が１０００Åの多結晶シリ
コンの製造方法としては、前述したように、Ｎ型不純物
が導入された非晶質のシリコン膜を堆積した後、６００
〜７００℃、１時間程度の熱処理により粒径１０００Å
の多結晶シリコンにする方法と、多結晶シリコンにＮ型
不純物（Ａｓ）をイオン注入法で導入し、多結晶シリコ
ンを非晶質化させ、その後６００〜７００℃、１時間程
度の熱処理により粒径１０００Åの多結晶シリコンにす
る方法がある。この場合、熱処理の温度が低いほど結晶
粒径の大きな多結晶シリコンが得られる。As a method for producing polycrystalline silicon having a crystal grain size of 1000Å, as described above, after depositing an amorphous silicon film into which N-type impurities are introduced, 600
Particle size 1000Å by heat treatment at ~ 700 ℃ for 1 hour
Of polycrystalline silicon, and N-type impurities (As) are introduced into the polycrystalline silicon by an ion implantation method to amorphize the polycrystalline silicon, and then heat treatment is performed at 600 to 700 ° C. for about 1 hour. There is a method of making polycrystalline silicon with a diameter of 1000Å. In this case, the lower the heat treatment temperature, the larger the crystal grain size of the polycrystalline silicon obtained.
【００６５】また、この実施例３では、キャパシタ下部
電極２３Ｃの立壁部分２１Ｂに、結晶粒径が２００〜５
００Åの多結晶シリコンを使用したが、結晶粒径１００
０Åなどと大きい多結晶シリコンを使用すればさらに不
純物の拡散が抑えられ、キャパシタ２６Ｃの容量低下が
抑えられることは言うまでもない。さらに、キャパシタ
下部電極２３Ｃのベース部分１８Ｃと立壁部分２１Ｂに
同種（例えば燐）の不純物を使用すればキャパシタ２６
Ｃの容量低下がさらに抑えられる。Further, in the third embodiment, the crystal grain size is 200 to 5 on the standing wall portion 21B of the capacitor lower electrode 23C.
I used polycrystal silicon of 00Å, but the crystal grain size is 100
It goes without saying that if polycrystalline silicon having a large size such as 0Å is used, the diffusion of impurities can be further suppressed, and the reduction in the capacitance of the capacitor 26C can be suppressed. Furthermore, if impurities of the same kind (for example, phosphorus) are used for the base portion 18C and the standing wall portion 21B of the capacitor lower electrode 23C, the capacitor 26
The capacity decrease of C is further suppressed.
【００６６】実施例４．以下、この発明の実施例４につ
いて図４を参照しながら説明する。図４は、この発明の
実施例４に係る円筒型スタックトタイプキャパシタを有
するＤＲＡＭのメモリセルの断面構造を示す図である。
構造上は、以下に説明するキャパシタ下部電極の不純物
濃度と不純物拡散防止層以外は図４３に示す従来のもの
と同じである。Example 4. The fourth embodiment of the present invention will be described below with reference to FIG. Fourth Embodiment FIG. 4 is a diagram showing a sectional structure of a memory cell of a DRAM having a cylindrical stacked type capacitor according to a fourth embodiment of the present invention.
Structurally, it is the same as the conventional one shown in FIG. 43 except for the impurity concentration of the capacitor lower electrode and the impurity diffusion preventing layer described below.
【００６７】この実施例４に係るＤＲＡＭのメモリセル
の円筒型スタックトタイプキャパシタ２６Ｄにおいて
は、キャパシタ下部電極（ストレージノード）２３Ｄを
構成するベース部分１８Ａは、ひ素（Ａｓ）が３×１０
20／ｃｍ3の濃度でドープされた多結晶シリコンによっ
て形成されている。また、キャパシタ下部電極２３Ｄを
構成する立壁部分２１Ｃは、燐（Ｐ）が８×１０20／ｃ
ｍ3の濃度でドープされた多結晶シリコンによって形成
されている。In the cylindrical stacked type capacitor 26D of the memory cell of the DRAM according to the fourth embodiment, the base portion 18A forming the capacitor lower electrode (storage node) 23D is made of arsenic (As) of 3 × 10.
It is formed of polycrystalline silicon doped at a concentration of 20 / cm 3 . Further, the standing wall portion 21C forming the capacitor lower electrode 23D contains phosphorus (P) at 8 × 10 20 / c.
It is formed of polycrystalline silicon doped with a concentration of m 3 .
【００６８】さらに、この実施例４で特徴的なことは、
ベース部分１８Ａと立壁部分２１Ｃの間に不純物拡散防
止層３０が挿入されていることである。この不純物拡散
防止層３０は、チタンナイトライド（ＴｉＮ）、チタン
タングステン（ＴｉＷ）、チタンカーバイド（ＴｉＣ）
やチタンシリサイド（ＴｉＳｉ2）などにより構成され
ている。また、不純物拡散防止層３０の膜厚は０.０５
μｍである。Further, the characteristic feature of the fourth embodiment is that
That is, the impurity diffusion preventing layer 30 is inserted between the base portion 18A and the standing wall portion 21C. The impurity diffusion prevention layer 30 is made of titanium nitride (TiN), titanium tungsten (TiW), titanium carbide (TiC).
And titanium silicide (TiSi 2 ) and the like. The film thickness of the impurity diffusion prevention layer 30 is 0.05.
μm.
【００６９】なお、ベース部分１８Ａ及び立壁部分２１
Ｃの膜厚、結晶粒径は従来のものと同じである。また、
円筒型スタックトタイプキャパシタ２６Ｄの他の構成の
組成等は従来のものと同じである。The base portion 18A and the standing wall portion 21
The film thickness and crystal grain size of C are the same as the conventional ones. Also,
The composition and the like of the other configuration of the cylindrical stacked type capacitor 26D is the same as the conventional one.
【００７０】ここで、この実施例４の製造方法について
図５から図１８までを参照しながら従来例と異なる工程
を説明し、同じ工程の説明は一部省略する。図５〜図１
８は、この発明の実施例４の製造方法を示す図である。Here, with respect to the manufacturing method of the fourth embodiment, steps different from the conventional example will be described with reference to FIGS. 5 to 18, and description of the same steps will be partially omitted. 5 to 1
FIG. 8 is a diagram showing a manufacturing method of Embodiment 4 of the present invention.
【００７１】図５において、図３３に示す従来例と同様
に、キャパシタ下部電極２３Ｄのベース部分１８Ａとな
る多結晶シリコンをシリコン基板１０の表面上の全面に
ＣＶＤ法により形成する。次に、図６に示すように、リ
アクティブスパッタ法でＴｉＮ３０ａを０.０５μｍ堆
積する。In FIG. 5, similarly to the conventional example shown in FIG. 33, polycrystalline silicon to be the base portion 18A of the capacitor lower electrode 23D is formed on the entire surface of the silicon substrate 10 by the CVD method. Next, as shown in FIG. 6, TiN 30a is deposited to a thickness of 0.05 μm by the reactive sputtering method.
【００７２】次に、図７に示すように、このＴｉＮ３０
ａ上の全面にシリコン酸化膜（ＳｉＯ2）をＣＶＤ法に
より堆積し、表面を平坦化して絶縁層（厚さ約５０００
Å）１９を形成する。その上に、レジスト２０をパター
ニングする。このレジスト２０は、円筒の分離部分に形
成される。次に、図８に示すように、レジスト２０によ
り絶縁層１９を異方性エッチングして選択的に除去す
る。この後、レジスト２０を除去する。Next, as shown in FIG.
A silicon oxide film (SiO 2 ) is deposited on the entire surface of a by the CVD method, and the surface is flattened to form an insulating layer (thickness of about 5000).
Å) 19 is formed. Then, the resist 20 is patterned. The resist 20 is formed on the separated portion of the cylinder. Next, as shown in FIG. 8, the insulating layer 19 is anisotropically etched by the resist 20 to be selectively removed. After that, the resist 20 is removed.
【００７３】次に、図９に示すように、円筒の立壁部分
２１Ｃとなる、燐が８×１０20／ｃｍ3ドープされた多
結晶シリコン２１Ｃａを１０００Å、ＣＶＤ法で堆積す
る。次に、図１０に示すように、レジスト２２を形成
し、エッチバックすることにより、燐がドープされた多
結晶シリコン２１Ｃａの上部を露出させる。Next, as shown in FIG. 9, polycrystalline silicon 21Ca doped with phosphorus at 8 × 10 20 / cm 3 to be the standing wall portion 21C of the cylinder is deposited by 1000 Å by the CVD method. Next, as shown in FIG. 10, a resist 22 is formed and etched back to expose the upper portion of the phosphorus-doped polycrystalline silicon 21Ca.
【００７４】次に、図１１に示すように、露出された、
燐がドープされた多結晶シリコン２１Ｃａをエッチング
する。次に、図１２に示すように、円筒内の絶縁層１９
をエッチングして除去する。次に、図１３に示すよう
に、露出されたＴｉＮ３０ａ及び多結晶シリコン１８Ａ
を異方性エッチングにより除去する。次に、図１４に示
すように、レジスト２２を付けたまま、リアクティブス
パッタ法でＴｉＮ３０ｂを０．１μｍ堆積する。この結
果、不純物拡散防止層３０は、平坦部の厚さ０．１μ
ｍ、垂直部の厚さ０．０５μｍで形成される。Next, as shown in FIG.
The phosphorus-doped polycrystalline silicon 21Ca is etched. Next, as shown in FIG. 12, the insulating layer 19 in the cylinder is
Are removed by etching. Next, as shown in FIG. 13, exposed TiN 30a and polycrystalline silicon 18A.
Are removed by anisotropic etching. Next, as shown in FIG. 14, with the resist 22 still attached, 0.1 μm of TiN 30b is deposited by the reactive sputtering method. As a result, the impurity diffusion prevention layer 30 has a flat portion thickness of 0.1 μm.
m, and the vertical portion has a thickness of 0.05 μm.
【００７５】次に、図１５に示すように、ＴｉＮ３０ｂ
を異方性エッチングする。この場合、ＴｉＮ３０ｂの垂
直部の高さが２０００Å（０．２μｍ）となり、多結晶
シリコン１８Ａを覆う高さになるまでエッチングする。
次に、図１６に示すように、レジスト２２を除去する。
次に、図１７に示すように、燐が８×１０20／ｃｍ3ド
ープされた多結晶シリコン２１Ｃｂを１０００Å、ＣＶ
Ｄ法で堆積する。次に、図１８に示すように、多結晶シ
リコン２１Ｃｂを膜厚分（１０００Å）だけ異方性エッ
チングする。こうして、多結晶シリコン２１Ｃａと２１
Ｃｂで立壁部分２１Ｃが形成される。他の工程は従来例
と同じである。Next, as shown in FIG. 15, TiN30b
Anisotropically etch. In this case, etching is performed until the height of the vertical portion of the TiN 30b becomes 2000 Å (0.2 μm) and the height covers the polycrystalline silicon 18A.
Next, as shown in FIG. 16, the resist 22 is removed.
Next, as shown in FIG. 17, the polycrystalline silicon 21Cb doped with 8 × 10 20 / cm 3 of phosphorus is 1000 Å, CV.
Deposit by method D. Next, as shown in FIG. 18, the polycrystalline silicon 21Cb is anisotropically etched by the film thickness (1000Å). Thus, polycrystalline silicon 21Ca and 21
The standing wall portion 21C is formed of Cb. Other steps are the same as the conventional example.
【００７６】この実施例４では、キャパシタ下部電極２
３Ｄの不純物濃度の高い立壁部分２１Ｃと、不純物濃度
の低いベース部分１８Ａとの間に不純物拡散防止層３０
を設けた構成にしたので、キャパシタ２６Ｄの形成後の
熱処理によっても立壁部分２１Ｃの燐はベース部分１８
Ａに拡散することが無く、すなわちＤＲＡＭプロセス終
了時にもキャパシタ下部電極２３Ｄの立壁部分２１Ｃの
Ｎ型不純物濃度は８×１０20／ｃｍ3、ベース部分１８
ＡのＮ型不純物濃度は３×１０20／ｃｍ3に保持される
ことになる。従って、この実施例４では、接合耐圧が劣
化したり接合リークが増大するような現象が発生するこ
とが無いのはもちろんのこと、実使用時のキャパシタ２
６Ｄの容量の低下が殆んど０％になった。In the fourth embodiment, the capacitor lower electrode 2
The impurity diffusion prevention layer 30 is provided between the 3D vertical wall portion 21C having a high impurity concentration and the base portion 18A having a low impurity concentration.
Since the structure is provided, the phosphorus in the standing wall portion 21C is removed by the heat treatment after the formation of the capacitor 26D.
There is no diffusion to A, that is, the N-type impurity concentration of the standing wall portion 21C of the capacitor lower electrode 23D is 8 × 10 20 / cm 3 , and the base portion 18 even when the DRAM process is completed.
The N-type impurity concentration of A is kept at 3 × 10 20 / cm 3 . Therefore, in the fourth embodiment, the phenomenon that the junction breakdown voltage is deteriorated or the junction leak is increased does not occur, and the capacitor 2 in actual use is not used.
The decrease in the 6D capacity was almost 0%.
【００７７】なお、この実施例４では、不純物拡散防止
層３０としてＴｉＮ等を使用したが、不純物の拡散を防
止し、導電性があり、かつキャパシタ２６Ｄの形成後の
熱処理に耐えられる物質であれば何であってもよい。Although TiN or the like is used as the impurity diffusion preventing layer 30 in the fourth embodiment, any material that prevents diffusion of impurities, has conductivity, and can withstand the heat treatment after the formation of the capacitor 26D is used. It can be anything.
【００７８】上記実施例１〜４では円筒型スタックトタ
イプキャパシタについて説明したが、ストレージノード
の形状は円筒型に限らず、単純なスタックト構造であっ
ても同様の効果を奏する。Although the cylindrical stacked type capacitors have been described in the first to fourth embodiments, the shape of the storage node is not limited to the cylindrical type, and similar effects can be obtained even with a simple stacked structure.
【００７９】実施例５．以下、この発明の実施例５につ
いて図１９を参照しながら説明する。図１９は、この発
明の実施例５に係る通常のスタックトタイプキャパシタ
を有するＤＲＡＭのメモリセルの断面構造を示す図であ
る。構造上は、以下に説明するキャパシタ下部電極の構
造及び不純物濃度と、不純物拡散防止層以外は図４３に
示す従来のものと同じである。Example 5. The fifth embodiment of the present invention will be described below with reference to FIG. FIG. 19 is a diagram showing a cross-sectional structure of a memory cell of a DRAM having a usual stacked type capacitor according to a fifth embodiment of the present invention. Structurally, it is the same as the conventional one shown in FIG. 43 except for the structure and impurity concentration of the capacitor lower electrode and the impurity diffusion prevention layer described below.
【００８０】この実施例５に係るＤＲＡＭのメモリセル
の通常のスタックトタイプキャパシタ２６Ｅにおいて
は、キャパシタ下部電極（ストレージノード）２３Ｅを
構成するベース部分１８Ａは、ひ素（Ａｓ）が３×１０
20／ｃｍ3の濃度でドープされた多結晶シリコンによっ
て形成されている。また、キャパシタ下部電極２３Ｅを
構成する上部部分２１Ｄは、燐（Ｐ）が８×１０20／ｃ
ｍ3の濃度でドープされた多結晶シリコンによって形成
され、その膜厚が８０００Åである。In the ordinary stacked type capacitor 26E of the memory cell of the DRAM according to the fifth embodiment, the base portion 18A forming the capacitor lower electrode (storage node) 23E contains 3 × 10 3 arsenic (As).
It is formed of polycrystalline silicon doped at a concentration of 20 / cm 3 . In addition, the upper portion 21D forming the capacitor lower electrode 23E contains 8 × 10 20 / c of phosphorus (P).
It is formed of polycrystalline silicon doped at a concentration of m 3 , and its film thickness is 8000Å.
【００８１】さらに、この実施例５で特徴的なことは、
ベース部分１８Ａと上部部分２１Ｄの間に不純物拡散防
止層３０が挿入されていることである。この不純物拡散
防止層３０は、チタンナイトライド（ＴｉＮ）、チタン
タングステン（ＴｉＷ）、チタンカーバイド（ＴｉＣ）
やチタンシリサイド（ＴｉＳｉ2）などにより構成され
ている。また、不純物拡散防止層３０の膜厚は０.０５
μｍである。Further, the characteristic feature of the fifth embodiment is that
That is, the impurity diffusion prevention layer 30 is inserted between the base portion 18A and the upper portion 21D. The impurity diffusion prevention layer 30 is made of titanium nitride (TiN), titanium tungsten (TiW), titanium carbide (TiC).
And titanium silicide (TiSi 2 ) and the like. The film thickness of the impurity diffusion prevention layer 30 is 0.05.
μm.
【００８２】なお、ベース部分１８Ａの膜厚、結晶粒径
と、上部部分２１Ｄの結晶粒径は従来のものと同じであ
る。また、通常のスタックトタイプキャパシタ２６Ｅの
他の構成の組成等は、図４３に示す従来の円筒型スタッ
クトタイプキャパシタ２６とほとんど同じである。The film thickness and crystal grain size of the base portion 18A and the crystal grain size of the upper portion 21D are the same as those of the conventional one. The composition and the like of the other components of the ordinary stacked type capacitor 26E are almost the same as those of the conventional cylindrical stacked type capacitor 26 shown in FIG.
【００８３】ここで、この実施例５の製造方法について
図２０から図２８までを参照しながら従来例と異なる工
程を説明し、同じ工程の説明を一部省略する。図２０〜
図２８は、この発明の実施例５の製造方法を示す図であ
る。Now, with respect to the manufacturing method of the fifth embodiment, steps different from the conventional example will be described with reference to FIGS. 20 to 28, and the description of the same steps will be partially omitted. Figure 20 ~
FIG. 28 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【００８４】図２０において、図３３に示す従来例と同
様に、キャパシタ下部電極２６Ｅのベース部分１８Ａと
なる多結晶シリコンをシリコン基板１０の表面上の全面
にＣＶＤ法により形成する。次に、図２１に示すよう
に、リアクティブスパッタ法でＴｉＮ３０ａを０.０５
μｍ堆積する。In FIG. 20, similarly to the conventional example shown in FIG. 33, polycrystalline silicon to be the base portion 18A of the capacitor lower electrode 26E is formed on the entire surface of the silicon substrate 10 by the CVD method. Next, as shown in FIG. 21, TiN 30a was added to 0.05 by the reactive sputtering method.
μm is deposited.
【００８５】次に、図２２に示すように、このＴｉＮ３
０ａ上に上部部分２１Ｄとなる多結晶シリコン（ＳｉＯ
2）２１ＤａをＣＶＤ法により堆積する。次に、図２３
に示すように、ストレージノードとなるべき部分に、レ
ジスト２０をパターニングする。次に、図２４に示すよ
うに、レジスト２０により多結晶シリコン１８Ａ、Ｔｉ
Ｎ３０ａ及び多結晶シリコン２１Ｄａを異方性エッチン
グして選択的に除去する。この後、レジスト２０を除去
する。Next, as shown in FIG. 22, this TiN3
0a on the upper portion 21D made of polycrystalline silicon (SiO 2
2 ) Deposit 21 Da by the CVD method. Next, FIG.
As shown in FIG. 5, a resist 20 is patterned on a portion to be a storage node. Next, as shown in FIG. 24, by using the resist 20, the polycrystalline silicon 18A, Ti
The N30a and the polycrystalline silicon 21Da are anisotropically etched to be selectively removed. After that, the resist 20 is removed.
【００８６】次に、図２５に示すように、リアクティブ
スパッタ法でＴｉＮ３０ｂを０．１μｍ堆積する。次
に、図２６に示すように、異方性エッチングでＴｉＮ３
０ｂを鉛直部分の残った高さが２０００Åになるまでエ
ッチングする。次に、図２７に示すように、燐が８×１
０20／ｃｍ3ドープされた多結晶シリコン２１Ｄｂを１
０００Å、ＣＶＤ法で堆積する。次に、図２８に示すよ
うに、多結晶シリコン２１Ｄｂを膜厚分（１０００Å）
だけ異方性エッチングする。こうして、多結晶シリコン
２１Ｄａと２１Ｄｂで上部部分２１Ｄが形成される。他
の工程は従来例と同じである。Next, as shown in FIG. 25, TiN 30b is deposited to a thickness of 0.1 μm by the reactive sputtering method. Next, as shown in FIG. 26, TiN3 is anisotropically etched.
0b is etched until the height of the remaining vertical portion reaches 2000 Å. Next, as shown in FIG. 27, phosphorus is 8 × 1
1 of 0 20 / cm 3 doped polycrystalline silicon 21Db
000Å, deposited by CVD method. Next, as shown in FIG. 28, polycrystalline silicon 21Db is formed by the film thickness (1000 Å)
Only anisotropically etch. Thus, the upper portion 21D is formed of the polycrystalline silicons 21Da and 21Db. Other steps are the same as the conventional example.
【００８７】図１９に示すような、単純スタックトキャ
パシタ構造においても、キャパシタ下部電極（ストレー
ジノード）のベース部分１８Ａと上部部分２１Ｄの間に
不純物拡散防止層３０が設けられているために、キャパ
シタ２６Ｅの形成後の熱処理によっても上部部分２１Ｄ
の燐はベース部分１８Ａに拡散することが無く、すなわ
ちＤＲＡＭプロセスの終了時にも上部部分２１ＤのＮ型
不純物濃度は８×１０20／ｃｍ3、ベース部分１８Ａの
Ｎ型不純物濃度は３×１０20／ｃｍ3に保持されること
になる。従って、接合耐圧が劣化したり接合リークが増
大するような現象が発生することが無いのはもちろんの
こと、実使用時のキャパシタ２６Ｅの容量の低下が殆ん
ど無いＤＲＡＭが得られる。Also in the simple stacked capacitor structure as shown in FIG. 19, since the impurity diffusion preventing layer 30 is provided between the base portion 18A and the upper portion 21D of the capacitor lower electrode (storage node), the capacitor is prevented. The upper portion 21D is also formed by heat treatment after forming 26E.
Of phosphorus does not diffuse into the base portion 18A, that is, the N-type impurity concentration of the upper portion 21D is 8 × 10 20 / cm 3 and the N-type impurity concentration of the base portion 18A is 3 × 10 20 even at the end of the DRAM process. / Cm 3 will be maintained. Therefore, it is possible to obtain a DRAM in which the phenomenon that the junction breakdown voltage is deteriorated or the junction leak is increased does not occur, and the capacity of the capacitor 26E is not substantially reduced during actual use.
【００８８】[0088]
【発明の効果】この発明の請求項１に係る半導体記憶装
置は、以上説明したとおり、主表面に第１導電型の不純
物領域を有する第２導電型の半導体基板と、この半導体
基板の主表面上にゲート電極を覆うように形成され、前
記不純物領域にまで達する開口部を有する絶縁層と、前
記不純物領域及び絶縁層の表面上に接して形成された第
１の部分とこの第１の部分の上に形成されるとともに不
純物濃度が前記第１の部分の第１導電型の不純物濃度よ
り大きい第１導電型の不純物を含む第２の部分とを有す
るキャパシタ下部電極と、このキャパシタ下部電極の表
面を覆うキャパシタ絶縁膜と、前記キャパシタ絶縁膜の
表面を覆うキャパシタ上部電極とを備えたので、半導体
基板に接しない第２の部分は不純物濃度が大きいために
キャパシタの容量低下を防止でき、半導体基板に接して
いる第１の部分は不純物濃度が小さいために不純物の基
板への拡散を防止できるという効果を奏する。As described above, in the semiconductor memory device according to the first aspect of the present invention, the semiconductor substrate of the second conductivity type having the impurity region of the first conductivity type in the main surface, and the main surface of the semiconductor substrate. An insulating layer formed on the gate electrode to cover the gate electrode and having an opening reaching the impurity region, a first portion formed in contact with the surface of the impurity region and the insulating layer, and the first portion. A capacitor lower electrode having a second portion formed on the first portion and having an impurity concentration higher than that of the first conductive type impurity in the first portion; Since the capacitor insulating film covering the surface and the capacitor upper electrode covering the surface of the capacitor insulating film are provided, the second portion not in contact with the semiconductor substrate has a high impurity concentration, so that the capacitance of the capacitor is large. Under prevents a first portion in contact with the semiconductor substrate is an effect that can be prevented from diffusing into the substrate of an impurity to an impurity concentration smaller.
【００８９】この発明の請求項２に係る半導体記憶装置
は、以上説明したとおり、前記キャパシタ下部電極は、
前記第１及び第２の部分の間に形成され、前記第２の部
分の第１導電型の不純物の拡散を防止する導電体からな
る第３の部分をさらに有するので、第２の部分から第１
の部分への不純物の拡散を抑制でき、ひいてはキャパシ
タの容量低下を抑制できるという効果を奏する。In the semiconductor memory device according to claim 2 of the present invention, as described above, the capacitor lower electrode is
Since the second portion further includes a third portion formed between the first and second portions and made of a conductor that prevents diffusion of the first conductivity type impurities of the second portion, 1
It is possible to suppress the diffusion of the impurities into the portion of, and to suppress the decrease in the capacitance of the capacitor.
【００９０】この発明の請求項３に係る半導体記憶装置
は、以上説明したとおり、前記第１及び第２の部分の第
１導電型の不純物が同種であるので、第２の部分から第
１の部分への不純物の拡散を抑制でき、ひいてはキャパ
シタの容量低下を抑制できるという効果を奏する。As described above, in the semiconductor memory device according to the third aspect of the present invention, the impurities of the first conductivity type in the first and second portions are of the same type, so that the second to the first portions are formed. This has the effect of suppressing the diffusion of impurities into the portion and thus suppressing the decrease in the capacitance of the capacitor.
【００９１】この発明の請求項４に係る半導体記憶装置
は、以上説明したとおり、前記第１の部分は多結晶半導
体からなり、その結晶粒径が１００ｎｍ以上であるの
で、第２の部分から第１の部分への不純物の拡散を抑制
でき、ひいてはキャパシタの容量低下を抑制できるとい
う効果を奏する。As described above, in the semiconductor memory device according to claim 4 of the present invention, the first portion is made of a polycrystalline semiconductor and the crystal grain size is 100 nm or more. It is possible to suppress the diffusion of impurities to the portion 1 and to suppress the capacitance decrease of the capacitor.
【００９２】この発明の請求項５に係る半導体記憶装置
の製造方法は、以上説明したとおり、第２導電型の半導
体基板の主表面に第１導電型の不純物領域を形成する工
程と、前記不純物領域にまで達する開口部を有し、前記
半導体基板の主表面にゲート電極を覆うように絶縁層を
形成する工程と、前記不純物領域及び絶縁層の表面上に
接してキャパシタ下部電極を構成する第１の部分をＣＶ
Ｄ法により形成する工程と、前記第１の部分の表面上
に、不純物濃度が前記第１の部分の第１導電型の不純物
濃度より大きい第１導電型の不純物を含み、前記第１の
部分とともに前記キャパシタ下部電極を構成する第２の
部分をＣＶＤ法により形成する工程と、前記キャパシタ
下部電極の表面にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜の表面にキャパシタ上部電極を形
成する工程とを含むので、半導体基板に接しない第２の
部分は不純物濃度が大きいためにキャパシタの容量低下
を防止でき、半導体基板に接している第１の部分は不純
物濃度が小さいために不純物の基板への拡散を防止でき
る半導体記憶装置を製造できるという効果を奏する。As described above, the method of manufacturing a semiconductor memory device according to the fifth aspect of the present invention includes the step of forming the impurity region of the first conductivity type on the main surface of the semiconductor substrate of the second conductivity type, and the impurity. Forming an insulating layer on the main surface of the semiconductor substrate so as to cover the gate electrode, and forming a capacitor lower electrode in contact with the impurity region and the surface of the insulating layer. Part 1 is CV
A step of forming the first portion by the D method, and including impurities of the first conductivity type on the surface of the first portion, the impurity concentration of which is higher than the impurity concentration of the first conductivity type of the first portion; And a step of forming a second portion that constitutes the capacitor lower electrode by a CVD method, and a step of forming a capacitor insulating film on the surface of the capacitor lower electrode,
Since the step of forming the capacitor upper electrode on the surface of the capacitor insulating film is included, since the second portion not in contact with the semiconductor substrate has a high impurity concentration, it is possible to prevent the capacitance of the capacitor from lowering, and to contact the semiconductor substrate. Since the portion 1 has a low impurity concentration, the semiconductor memory device capable of preventing the diffusion of impurities into the substrate can be manufactured.
【００９３】この発明の請求項６に係る半導体記憶装置
の製造方法は、以上説明したとおり、前記第１及び第２
の部分を形成する工程の間に、前記第２の部分の第１導
電型の不純物の拡散を防止する導電体からなる第３の部
分をスパッタ法により形成する工程をさらに含むので、
第２の部分から第１の部分への不純物の拡散を防止で
き、ひいてはキャパシタの容量低下を防止できる半導体
記憶装置を製造できるという効果を奏する。The method for manufacturing a semiconductor memory device according to claim 6 of the present invention is, as described above, the first and second semiconductor memory devices.
Since a step of forming a third part made of a conductor for preventing diffusion of impurities of the first conductivity type in the second part is further formed during the step of forming the part of
It is possible to prevent the diffusion of impurities from the second portion to the first portion, and thus it is possible to manufacture a semiconductor memory device capable of preventing the capacitance of the capacitor from decreasing.
【００９４】この発明の請求項７に係る半導体記憶装置
の製造方法は、以上説明したとおり、前記第１及び第２
の部分を形成する工程において、第１導電型の不純物が
同種であるので、第２の部分から第１の部分への不純物
の拡散を抑制でき、ひいてはキャパシタの容量低下を抑
制できる半導体記憶装置を製造できるという効果を奏す
る。As described above, the method for manufacturing a semiconductor memory device according to the seventh aspect of the present invention is the first and second methods.
Since the impurities of the first conductivity type are of the same type in the step of forming the part, the semiconductor memory device capable of suppressing the diffusion of the impurities from the second part to the first part and suppressing the capacitance decrease of the capacitor. The effect of being able to manufacture is produced.
【００９５】この発明の請求項８に係る半導体記憶装置
の製造方法は、以上説明したとおり、前記第１の部分を
形成する工程において、前記第１の部分は多結晶半導体
からなり、その結晶粒径が熱処理により１００ｎｍ以上
であるので、第２の部分から第１の部分への不純物の拡
散を抑制でき、ひいてはキャパシタの容量低下を抑制で
きる半導体記憶装置を製造できるという効果を奏する。As described above, in the method of manufacturing a semiconductor memory device according to the eighth aspect of the present invention, in the step of forming the first portion, the first portion is made of a polycrystalline semiconductor, and its crystal grains are formed. Since the diameter is 100 nm or more due to the heat treatment, it is possible to suppress the diffusion of impurities from the second portion to the first portion, and thus it is possible to manufacture a semiconductor memory device that can suppress the capacitance decrease of the capacitor.
【図１】この発明の実施例１に係る円筒型スタックトタ
イプキャパシタを備えたＤＲＡＭの断面構造を示す図で
ある。FIG. 1 is a diagram showing a cross-sectional structure of a DRAM including a cylindrical stacked type capacitor according to a first embodiment of the present invention.
【図２】この発明の実施例２に係る円筒型スタックトタ
イプキャパシタを備えたＤＲＡＭの断面構造を示す図で
ある。FIG. 2 is a diagram showing a sectional structure of a DRAM provided with a cylindrical stacked type capacitor according to a second embodiment of the present invention.
【図３】この発明の実施例３に係る円筒型スタックトタ
イプキャパシタを備えたＤＲＡＭの断面構造を示す図で
ある。FIG. 3 is a diagram showing a sectional structure of a DRAM provided with a cylindrical stacked type capacitor according to a third embodiment of the present invention.
【図４】この発明の実施例４に係る円筒型スタックトタ
イプキャパシタを備えたＤＲＡＭの断面構造を示す図で
ある。FIG. 4 is a diagram showing a sectional structure of a DRAM provided with a cylindrical stacked type capacitor according to a fourth embodiment of the present invention.
【図５】この発明の実施例４の製造方法を示す図であ
る。FIG. 5 is a diagram showing a manufacturing method according to a fourth embodiment of the present invention.
【図６】この発明の実施例４の製造方法を示す図であ
る。FIG. 6 is a diagram showing a manufacturing method according to a fourth embodiment of the present invention.
【図７】この発明の実施例４の製造方法を示す図であ
る。FIG. 7 is a diagram showing a manufacturing method according to a fourth embodiment of the present invention.
【図８】この発明の実施例４の製造方法を示す図であ
る。FIG. 8 is a diagram showing a manufacturing method according to a fourth embodiment of the present invention.
【図９】この発明の実施例４の製造方法を示す図であ
る。FIG. 9 is a diagram showing a manufacturing method according to a fourth embodiment of the present invention.
【図１０】この発明の実施例４の製造方法を示す図であ
る。FIG. 10 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１１】この発明の実施例４の製造方法を示す図であ
る。FIG. 11 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１２】この発明の実施例４の製造方法を示す図であ
る。FIG. 12 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１３】この発明の実施例４の製造方法を示す図であ
る。FIG. 13 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１４】この発明の実施例４の製造方法を示す図であ
る。FIG. 14 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１５】この発明の実施例４の製造方法を示す図であ
る。FIG. 15 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１６】この発明の実施例４の製造方法を示す図であ
る。FIG. 16 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１７】この発明の実施例４の製造方法を示す図であ
る。FIG. 17 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１８】この発明の実施例４の製造方法を示す図であ
る。FIG. 18 is a diagram showing a manufacturing method according to the fourth embodiment of the present invention.
【図１９】この発明の実施例５に係る通常のスタックト
タイプキャパシタを備えたＤＲＡＭの断面構造を示す図
である。FIG. 19 is a diagram showing a cross-sectional structure of a DRAM provided with a normal stacked type capacitor according to a fifth embodiment of the present invention.
【図２０】この発明の実施例５の製造方法を示す図であ
る。FIG. 20 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２１】この発明の実施例５の製造方法を示す図であ
る。FIG. 21 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２２】この発明の実施例５の製造方法を示す図であ
る。FIG. 22 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２３】この発明の実施例５の製造方法を示す図であ
る。FIG. 23 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２４】この発明の実施例５の製造方法を示す図であ
る。FIG. 24 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２５】この発明の実施例５の製造方法を示す図であ
る。FIG. 25 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２６】この発明の実施例５の製造方法を示す図であ
る。FIG. 26 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２７】この発明の実施例５の製造方法を示す図であ
る。FIG. 27 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２８】この発明の実施例５の製造方法を示す図であ
る。FIG. 28 is a diagram showing a manufacturing method according to the fifth embodiment of the present invention.
【図２９】一般的なＤＲＡＭの全体構成を示すブロック
図である。FIG. 29 is a block diagram showing an overall configuration of a general DRAM.
【図３０】従来のＤＲＡＭの製造方法を示す図である。FIG. 30 is a diagram showing a method of manufacturing a conventional DRAM.
【図３１】従来のＤＲＡＭの製造方法を示す図である。FIG. 31 is a diagram showing a method of manufacturing a conventional DRAM.
【図３２】従来のＤＲＡＭの製造方法を示す図である。FIG. 32 is a diagram showing a method of manufacturing a conventional DRAM.
【図３３】従来のＤＲＡＭの製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing a conventional DRAM.
【図３４】従来のＤＲＡＭの製造方法を示す図である。FIG. 34 is a diagram showing a method of manufacturing a conventional DRAM.
【図３５】従来のＤＲＡＭの製造方法を示す図である。FIG. 35 is a diagram showing a method of manufacturing a conventional DRAM.
【図３６】従来のＤＲＡＭの製造方法を示す図である。FIG. 36 is a diagram showing a method of manufacturing a conventional DRAM.
【図３７】従来のＤＲＡＭの製造方法を示す図である。FIG. 37 is a diagram showing a method of manufacturing a conventional DRAM.
【図３８】従来のＤＲＡＭの製造方法を示す図である。FIG. 38 is a diagram showing a method of manufacturing a conventional DRAM.
【図３９】従来のＤＲＡＭの製造方法を示す図である。FIG. 39 is a diagram showing a method of manufacturing a conventional DRAM.
【図４０】従来のＤＲＡＭの製造方法を示す図である。FIG. 40 is a diagram showing a method of manufacturing a conventional DRAM.
【図４１】従来のＤＲＡＭの製造方法を示す図である。FIG. 41 is a diagram showing a method of manufacturing a conventional DRAM.
【図４２】従来のＤＲＡＭの製造方法を示す図である。FIG. 42 is a diagram showing a method of manufacturing a conventional DRAM.
【図４３】従来のＤＲＡＭの製造方法を示す図である。FIG. 43 is a diagram showing a method of manufacturing a conventional DRAM.
１０ シリコン基板 １３ａ、１３ｂ、１３ｃ、１３ｄ ゲート電極（ワード
線） １５ａ、１５ｂ、１５ｃ、１５ｄ ソース／ドレイン領
域 １６ 埋め込みビット線 １８Ａ、１８Ｂ、１８Ｃ ベース部分 ２１Ａ、２１Ｂ、２１Ｃ 立壁部分 ２１Ｄ 上部部分 ２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ、２３Ｅ キャパシタ
下部電極 ２４ キャパシタ絶縁膜 ２５ キャパシタ上部電極 ２６Ａ、２６Ｂ、２６Ｃ、２６Ｄ 円筒型スタックトタ
イプキャパシタ ２６Ｅ 通常のスタックトタイプキャパシタ10 silicon substrate 13a, 13b, 13c, 13d gate electrode (word line) 15a, 15b, 15c, 15d source / drain region 16 buried bit line 18A, 18B, 18C base portion 21A, 21B, 21C standing wall portion 21D upper portion 23A, 23B, 23C, 23D, 23E Capacitor lower electrode 24 Capacitor insulating film 25 Capacitor upper electrode 26A, 26B, 26C, 26D Cylindrical stacked type capacitor 26E Normal stacked type capacitor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (8)
る第２導電型の半導体基板、この半導体基板の主表面上
にゲート電極を覆うように形成され、前記不純物領域に
まで達する開口部を有する絶縁層、前記不純物領域及び
絶縁層の表面上に接して形成された第１の部分と、この
第１の部分の上に形成されるとともに不純物濃度が前記
第１の部分の第１導電型の不純物濃度より大きい第１導
電型の不純物を含む第２の部分とを有するキャパシタ下
部電極、このキャパシタ下部電極の表面を覆うキャパシ
タ絶縁膜、並びに前記キャパシタ絶縁膜の表面を覆うキ
ャパシタ上部電極を備えたことを特徴とする半導体記憶
装置。1. A second-conductivity-type semiconductor substrate having a first-conductivity-type impurity region on a main surface thereof, and an opening formed on the main surface of the semiconductor substrate so as to cover a gate electrode and reaching the impurity region. A first portion formed in contact with the surface of the insulating layer, the impurity region and the insulating layer, and the first conductivity of the first portion formed on the first portion and having an impurity concentration of A capacitor lower electrode having a second portion containing an impurity of the first conductivity type higher than the impurity concentration of the capacitor, a capacitor insulating film covering the surface of the capacitor lower electrode, and a capacitor upper electrode covering the surface of the capacitor insulating film. A semiconductor memory device provided with.
び第２の部分の間に形成され、前記第２の部分の第１導
電型の不純物の拡散を防止する導電体からなる第３の部
分をさらに有することを特徴とする請求項１記載の半導
体記憶装置。2. The third portion of the capacitor lower electrode, which is formed between the first and second portions and includes a conductor that prevents diffusion of impurities of the first conductivity type in the second portion. The semiconductor memory device according to claim 1, further comprising:
不純物が同種であることを特徴とする請求項１記載の半
導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the impurities of the first conductivity type in the first and second portions are of the same type.
り、その結晶粒径が１００ｎｍ以上であることを特徴と
する請求項１又は請求項３記載の半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein the first portion is made of a polycrystalline semiconductor and has a crystal grain size of 100 nm or more.
導電型の不純物領域を形成する工程、前記不純物領域に
まで達する開口部を有し、前記半導体基板の主表面にゲ
ート電極を覆うように絶縁層を形成する工程、前記不純
物領域及び絶縁層の表面上に接してキャパシタ下部電極
を構成する第１の部分をＣＶＤ法により形成する工程、
前記第１の部分の表面上に、不純物濃度が前記第１の部
分の第１導電型の不純物濃度より大きい第１導電型の不
純物を含み、前記第１の部分とともに前記キャパシタ下
部電極を構成する第２の部分をＣＶＤ法により形成する
工程、前記キャパシタ下部電極の表面にキャパシタ絶縁
膜を形成する工程、並びに前記キャパシタ絶縁膜の表面
にキャパシタ上部電極を形成する工程を含むことを特徴
とする半導体記憶装置の製造方法。5. The first surface on the main surface of the second conductivity type semiconductor substrate.
Forming an impurity region of conductivity type, forming an insulating layer on the main surface of the semiconductor substrate so as to cover the gate electrode, having an opening reaching the impurity region, surfaces of the impurity region and the insulating layer A step of forming a first portion which is in contact with the upper surface and constitutes a capacitor lower electrode by a CVD method,
An impurity of a first conductivity type having an impurity concentration higher than that of the first conductivity type of the first portion is included on the surface of the first portion, and the capacitor lower electrode is configured with the first portion. A semiconductor including a step of forming a second portion by a CVD method, a step of forming a capacitor insulating film on the surface of the capacitor lower electrode, and a step of forming a capacitor upper electrode on the surface of the capacitor insulating film. Storage device manufacturing method.
の間に、前記第２の部分の第１導電型の不純物の拡散を
防止する導電体からなる第３の部分をスパッタ法により
形成する工程をさらに含むことを特徴とする請求項５記
載の半導体記憶装置の製造方法。6. A third portion made of a conductor for preventing diffusion of impurities of the first conductivity type in the second portion is formed by sputtering during the step of forming the first and second portions. The method of manufacturing a semiconductor memory device according to claim 5, further comprising a step of forming.
において、第１導電型の不純物が同種であることを特徴
とする請求項５記載の半導体記憶装置の製造方法。7. The method of manufacturing a semiconductor memory device according to claim 5, wherein the impurities of the first conductivity type are of the same type in the step of forming the first and second portions.
て、前記第１の部分は多結晶半導体からなり、その結晶
粒径が熱処理により１００ｎｍ以上であることを特徴と
する請求項５又は請求項７記載の半導体記憶装置の製造
方法。8. The method according to claim 5, wherein in the step of forming the first portion, the first portion is made of a polycrystalline semiconductor and the crystal grain size thereof is 100 nm or more by heat treatment. 7. The method for manufacturing a semiconductor memory device according to 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059381A JPH07273215A (en) | 1994-03-29 | 1994-03-29 | Semiconductor memory device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6059381A JPH07273215A (en) | 1994-03-29 | 1994-03-29 | Semiconductor memory device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273215A true JPH07273215A (en) | 1995-10-20 |
Family
ID=13111654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6059381A Pending JPH07273215A (en) | 1994-03-29 | 1994-03-29 | Semiconductor memory device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273215A (en) |
-
1994
- 1994-03-29 JP JP6059381A patent/JPH07273215A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6399399B2 (en) | Method for manufacturing semiconductor memory and method for manufacturing capacitor | |
| US20060275991A1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JP2765544B2 (en) | Method for manufacturing semiconductor device | |
| US6278150B1 (en) | Conductive layer connecting structure and method of manufacturing the same | |
| JP2796656B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100441258B1 (en) | Semiconductor device and process for producting the same | |
| JP3380373B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US4931845A (en) | Semiconductor memory device having an ohmic contact between an aluminum-silicon alloy metallization film and a silicon substrate | |
| JPH0794600A (en) | Semiconductor device and fabrication thereof | |
| JPH0294472A (en) | Semiconductor device and manufacture thereof | |
| JP3024675B2 (en) | Semiconductor memory device with tree-type capacitor | |
| US6576509B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP2769664B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH07240390A (en) | Manufacture of semiconductor device | |
| JPS60189964A (en) | Semiconductor memory | |
| US5234853A (en) | Method of producing a high voltage MOS transistor | |
| JPH0311552B2 (en) | ||
| US6271099B1 (en) | Method for forming a capacitor of a DRAM cell | |
| US5834815A (en) | Layout structure for improving resistance uniformity of a polysilicon resistor | |
| JPH0774268A (en) | Semiconductor memory and fabrication thereof | |
| US5140392A (en) | High voltage mos transistor and production method thereof, and semiconductor device having high voltage mos transistor and production method thereof | |
| JPH098244A (en) | Semiconductor device and its manufacture | |
| JPH0629484A (en) | Semiconductor storage device | |
| US5731232A (en) | Method for concurrently making thin-film-transistor (TFT) gate electrodes and ohmic contacts at P/N junctions for TFT-static random | |
| JPH07273215A (en) | Semiconductor memory device and its manufacture |