JPH07253878A - 画像処理用制御装置の不正防止機構 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 遊技機に装着された表示装置の画像処理用の
プログラムの制御を行う装置において、そのプログラム
の改ざん等の不正を防止する。 【構成】 所定の領域に記憶されたアプリケーションプ
ログラム及び該アプリケーションプログラムから所定の
アルゴリズムの基に暗号化された認証コード等が格納さ
れた外部記憶手段と、前記アプリケーションプログラム
から認証コードを算出するアルゴリズム及び認証コード
算出用の単数又は複数のキーコードが格納されたチップ
内蔵記憶手段と、前記外部記憶手段及びチップ内蔵記憶
手段とデータバス及びアドレスバスを介して接続された
中央処理装置（ＣＰＵ）とからなり、前記ＣＰＵが外部
記憶手段に格納された認証コードと、外部記憶手段のデ
ータに基づき算出される認証コードが一致した時に記憶
手段切換回路を介して内蔵記憶手段から外部記憶手段へ
と切換接続されるように構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遊技機の役物の制御を
行うメイン制御基板とは別個に装着される画像処理制御
用基板の不正防止機構に関するものである。

【０００２】

【従来技術】遊技機の一つであるパチンコ台には、パチ
ンコ玉が入賞装置に入ったことを契機として、パチンコ
台に設けられている画像表示装置に表示される数字や記
号等の図柄を変化させるとともにこの画像の変化に同期
させて効果音を発生させ、前記画像表示装置に表示され
た図柄の組み合わせが所定の図柄と一致した場合には、
遊技面に設けられた変動入賞装置を作動させて、入球確
率を高めるようになっているものがある。

【０００３】従来、この種のパチンコ台においては、パ
チンコ玉の入賞により遊技機全体の制御を行うメイン基
板である遊技機制御基板から、画像表示装置の制御を行
うサブ基板である画像制御基板に、表示画像を変化させ
るコマンドを出力することにより表示画像を制御し、こ
れと同期する効果音を発生するようにメイン基板の遊技
機制御基板でサウンドを制御していた。

【０００４】しかし、遊技機の不正改造を防止するため
の法的規制から、サブ基板の画像制御基板はメイン基板
の遊技機制御基板からのコマンドを一方的に受信するの
みで、メイン基板の遊技機制御基板へコマンドやその他
の制御信号を送ることができない。したがって、サブ基
板の画像制御基板ではサウンドの制御は行わず表示画像
のみ制御し、これと同期させるサウンドは遊技機全体の
制御を行うメイン基板の遊技機制御基板で制御を行うと
いう従来の画像サウンド制御装置では、メイン基板の遊
技機制御基板からサブ基板の画像制御基板へ送られるコ
マンドが、ノイズ等の影響によりサブ基板の画像制御基
板で誤って受信された場合に、再送信を促す手段等がな
く、画像表示装置の画像が乱れ画像と効果音の同期がと
れなくなるという欠点があった。

【０００５】また、この欠点を無くすための対策とし
て、メイン基板の遊技機制御基板からサブ基板の画像サ
ウンド制御基板へ出力するコマンドを細分化するととも
にコマンド送信速度を速くすることで、画像の乱れを認
識できない程度の瞬間的なものにしている例もある。し
かし、この方法の場合、コマンドを細分化したことおよ
びコマンド送信速度を速くしたことが、メイン基板の遊
技機制御基板でのコマンド送信制御を複雑なものとする
とともに、効果音の制御も上記コマンド送信制御と同時
にメイン基板の遊技機制御基板で行うため、メイン基板
の遊技機制御基板における制御プログラムが簡素化でき
ない。このことは、遊技機の不正改造を防止するための
法的規制において、メイン基板の遊技機制御基板におけ
る制御プログラムに容量的制限があることから好ましく
なく、またメイン基板の遊技機制御基板における制御プ
ログラム等の複雑化により各種制御基板の不正改造の発
見が困難なものとなり、ギャンブル性を高め、射幸心を
惹起するような遊技機に改造され易いという欠点があっ
た。

【０００６】そのためにノイズ等による画像と効果音の
不一致が生じることを防止するとともに、メイン基板の
遊技機制御基板からサブ基板の画像サウンド制御基板に
対して簡単なコマンドを送信することで、画像と効果音
を制御できる装置を提供するために遊技機全体の制御を
行う遊技機制御基板からの制御信号により遊技機の一部
の制御を行なう遊技機用制御装置において、前記遊技機
制御基板からの制御信号により画像とこの画像に同期し
た効果音の制御を行う画像サウンド制御基板を具備した
ことを特徴とする遊技機用画像サウンド制御装置を発明
し、出願した（特願平０５−１６６９４８号）。

【０００７】

【発明が解決しようとする課題】しかしながら、画像サ
ウンド制御装置も型式試験の対象であり、試験後に画像
プログラムを変更し当たり図柄を偏らせ、射幸心を煽る
ことが考えられる。例えば当たり図柄を変えることによ
り当たり図柄によって打ち止め、無定量、ラッキーナン
バーによる継続等のホール営業におけるサービスや特定
の図柄がでた場合に特別の景品を付ける等のサービスが
考えられる。そのため型式試験当時の一律な図柄表示の
確率がホールにおける営業においても確保される事は重
要視されている。そこで本発明は、かかる従来技術の欠
点及び将来予想される不正改ざんを考慮して、画像処理
装置の不正を防止する機構を考えたものである。

【０００８】

【課題を解決するための手段】すなわち請求項１の発明
は、所定の領域に記憶されたアプリケーションプログラ
ム及び該アプリケーションプログラムから所定のアルゴ
リズムの基に暗号化された認証コード等が格納された外
部記憶手段と、前記アプリケーションプログラムから認
証コードを算出するアルゴリズム及び認証コード算出用
の単数又は複数のキーコードが格納されたチップ内蔵記
憶手段と、前記外部記憶手段及びチップ内蔵記憶手段と
データバス及びアドレスバスを介して接続された中央処
理装置（ＣＰＵ）とからなり、前記ＣＰＵが外部記憶手
段に格納された認証コードと、外部記憶手段のデータに
基づき算出される認証コードが一致した時に記憶手段切
換回路を介して内蔵記憶手段から外部記憶手段へと切換
接続されるように構成され、前記外部記憶手段が、ＣＰ
Ｕが内蔵記憶手段と接続されている時に、ＣＰＵからの
アドレスカウンタスタート信号を受けてスタートするア
ドレスカウンタと、該アドレスカウンタと接続された外
部記憶手段と、該外部記憶手段から出力される８ｎビッ
ト数毎のデータを一時記憶するレジスタと、該レジスタ
から排出される８ｎビットデータと８ｎビットレジスタ
のデータとを演算すると共にそのデータを前記８ｎビッ
トレジスタに格納する８ｎビット演算器と、前記８ｎビ
ット演算器と接続された演算器の演算回数をカウント
し、演算終了毎にアドレスカウンタに制御信号を出力す
ると共にカウント数が所定数に到達する度にＣＰＵに演
算器の計算値を出力するカウンタ・レジスタとからなる
演算回路と接続され、前記内蔵記憶手段に記憶された認
証コード算出アルゴリズムが、前記ビットカウンターを
介して所定カウント数に到達する度にＣＰＵに出力され
る演算器の計算値に基づき暗号化計算を行うように構成
された画像処理用制御装置の不正防止機構である。

【０００９】また請求項２の発明は、前記発明の８ｎビ
ット毎にデータを演算するのではなく、外部記憶手段か
ら１６ｎビット数毎のデータを出力させ、該出力される
１６ｎビット数毎のデータをレジスタで一時記憶し、該
レジスタからデータを８ｎビットづつのデータにラッチ
するセレクターと、該セレクターから１つづつ排出され
る８ｎビットデータと８ｎビットレジスタのデータとを
演算すると共にそのデータを前記８ｎビットレジスタに
格納するように置き換えたものである。さらに請求項３
の発明は、ＣＰＵに８ｎビットの計算値が出力される度
に暗号化計算するのではなく、ＣＰＵにデータレジスタ
を設けて格納していき、８個の計算値が揃った時点で暗
号化計算するように構成したものである。外部記憶手段
に格納されたアプリケーションプログラムから算出され
る認証コードＣを所定の暗号化のキーコードＫを与えた
状態で暗号化するアルゴリズムとしては、日本電信電話
株式会社が、開発した暗号装置及び暗号化方法（通称フ
ィール特許(特開昭62-109083号、特開昭63-204289号、
特開平01-147585号)）に基づいて算出するように構成し
ており、この暗号化方法が内蔵記憶手段に格納されてい
る。暗号化方法は、これらの方法に限定されるものでな
い。

【００１０】

【作用】請求項１の発明では、遊技機の電源を入れた時
又は基板をリセットした時に画像処理用制御装置のＣＰ
Ｕが、記憶手段切換回路を操作して内蔵記憶手段と接続
し、内蔵記憶手段に記憶された認証コード算出プログラ
ムに基づき、外部記憶手段の８ｎビットデータと８ｎビ
ットレジスタのデータを演算器に入力して演算を行い、
その演算結果を８ｎビットレジスタに格納する。併せて
演算回数はカウンタ・レジスタによりカウントしてお
り、該カウンタ・レジスタのカウント数が０となった時
（例えば５１２回）にその時点での計算値をＣＰＵのデ
ータレジスタに出力する。ＣＰＵはその計算値に基づき
複雑な暗号化計算を行う。そして最終的に外部記憶手段
の全てのアドレスデータを走査し演算した状態での最終
暗号コードをＣＰＵで算出する。次にＣＰＵは計算され
たデータと予め外部記憶手段に書き込まれた暗号コード
との照合を行い、照合の結果が一致の場合にのみ記憶手
段切換回路を介して外部記憶手段とＣＰＵとを正式に接
続するように構成されているので、不正を防止すること
になる。

【００１１】請求項２の発明では、遊技機の電源を入れ
た時又は基板をリセットした時に画像処理用制御装置の
ＣＰＵが、記憶手段切換回路を操作して内蔵記憶手段と
接続し、内蔵記憶手段に記憶された認証コード算出プロ
グラムに基づき、外部記憶手段の１６ｎビット分のデー
タ毎に２つの８ｎビットデータにラッチし、ラッチした
データを１つづつ演算器に入力して８ｎビットレジスタ
のデータと演算するというように１６ｎビットデータ毎
に２回の演算を行う。演算回数はカウンタ・レジスタに
よりカウントしており、該カウンタ・レジスタのカウン
ト数が０となった時（例えば５１２回）にその時点での
計算値をＣＰＵに出力しその計算値に基づき複雑な暗号
化計算を行う。そして最終的に外部記憶手段の全てのア
ドレスデータを走査し演算した状態での最終暗号コード
をＣＰＵで算出し、このデータと外部記憶手段に書き込
まれた暗号コードとの照合を行い、照合の結果が一致の
場合にのみ記憶手段切換回路を介して外部記憶手段とＣ
ＰＵとを正式に接続するように構成されている。また請
求項３の発明は、前記ＣＰＵの暗号化計算においてカウ
ンタ・レジスタから出力されるデータ毎に暗号化計算を
行うのではなく、ＣＰＵのデータレジスタに計算値を格
納しておき、８個の計算値が揃った時点で暗号化計算を
行う。尚、カウンタ・レジスターは、カウンタのビット
数により異なり、８ビットの場合は２５６回、９ビット
の場合は５１２回となる。

【００１２】

【実施例】以下に本発明を図示された実施例に従って詳
細に説明する。図１において１は、画像処理制御用のＣ
ＰＵであり、該ＣＰＵ１はアドレスバス及びデータバス
を介して内蔵記憶手段としての内部ＲＯＭ２と接続され
ている。３は画像処理プログラムが記憶された外部記憶
手段としての外部ＲＯＭであり、該外部ＲＯＭ３は外部
データバスを介してＣＰＵ１と接続されると共に以下に
示すような演算回路を介してハード的に接続されてい
る。すなわち外部ＲＯＭ３の入力側はＣＰＵ１と接続さ
れたアドレスカウンタ４と接続され、出力側は外部ＲＯ
Ｍ３の１６ｎビットデータ（ｎ＝１，２，３等の自然
数、本実施例ではｎ＝１）を一時記憶するレジスタ５と
接続されている。このレジスタ５の出力側はセレクター
６と接続され、セレクトされた２つの８ｎビットデータ
の一つと８ビットレジスタ９に一時記憶されたデータ
（最初は０）とを演算する８ビット演算器（本実施例で
は加算器を用いた）７に入力される。演算されたデータ
は８ビットレジスタ９に一時保存され、該演算データと
残りの８ビットデータとが演算器７に入力され、８ビッ
ト演算器７の算出結果は８ビットレジスタ９に格納され
る。演算器７としては、加算器、減算器、積算器又は割
算器等を用いる。

【００１３】尚８ビットレジスタ９では、演算結果が９
ビットとなる場合に９ビット目のデータはカットするよ
うに構成されている。また８ビット演算器７の出力側
は、演算器７の演算回数をカウントするカウンタ・レジ
スタ10（例えば５１２回）と接続されており、このカウ
ンタ・レジスタ10は、５１２回カウントした時点での計
算値8_iをＣＰＵ１のデータレジスタ（図示せず）にセッ
トすると共にアドレスカウンタ４にストップ信号を出力
する。またカウント数が５１２回に満たない場合はカウ
ンタ・レジスタ10から前記アドレスカウンタ４に対して
アドレスカウンタ制御信号を出力し、該制御信号に基づ
きアドレスカウンタ４は、外部ＲＯＭ３に対して次の１
６ビットデータをレジスタ５へ出力するように指示す
る。

【００１４】また所定回数毎にＣＰＵ１のデータレジス
タにセットされた計算値8_iは、以下に示すように内部Ｒ
ＯＭ２に記憶された暗号化アルゴリズム及びキーコード
Ｋに基づき所定の暗号化計算の基に暗号化される。ＣＰ
Ｕ１からアドレスカウンタ４に対してアドレスカウンタ
スタート信号が出力され、アドレスカウンタ４から外部
ＲＯＭ３に対して次の１６ビットデータのレジスタ５へ
の出力を開始する。具体的には図２に示すようにパワー
オンリセットが入るとアドレスカウンタ４に対してＣＰ
Ｕ１よりアドレスカウンタスタート信号を出力させ、カ
ウンタ・レジスタ10のデータ読み込みフラグが”Ｈ”に
なるまで監視する。データ読み込みフラグが”Ｈ”にな
ったら８ビットレジスタ９よりリードデータをＣＰＵ１
のリードデータレジスタが読み込むと同時に、アドレス
カウンタ・スタート信号を出力させ、アドレスカウンタ
４を再スタートさせる（フラグが”Ｌ”となる）。この
時ＣＰＵ１では演算回路と並列に計算が行われており、
ＣＰＵ１内の暗号化計算が終了するまでは所定回数後の
計算値がＣＰＵ１のデータレジスタにセットされても、
アドレスカウンタ４にスタート信号が出力されないよう
に構成されている。このリードデータをもとに暗号化の
計算を行い、各計算値に基づき所定回数（例えば１０２
４回）暗号化計算を行う。次に認証コードのチェックを
行い”ＯＫ”ならば外部ＲＯＭ３へ切換え通常モードへ
移行し、”ＮＧ”ならば停止する。

【００１５】（認証コードアルゴリズム（８ビット））
８ビットの認証コードのＣＰＵ１内の暗号化アルゴリズ
ムは図３に示す演算論理に、カウンタ・レジスタが５１
２回カウントした時点での演算器７の計算値8_i（ｉ：自
然数）と8”_i-1（初期値０）とを入力し、ＥｘＯＲ回路
を通して拡散した8'_i と所定のキーコードＫを与えた状
態で、認証コード8"_i を算出する。得られた認証コード
8"_i と次の計算値8_i+1とをＥｘＯＲ回路に入力して拡散
しながら、次々に認証コードを算出していき、最終の計
算値8_nを入力した時点で算出された認証コード8"_n を認
証コードとする。

【００１６】以上のような認証コードアルゴリズム用
い、図４に示すようにＲＯＭライター装置での書き込み
段階で外部ＲＯＭ３のプログラムデータから所定の暗号
化アルゴリズムで算出される認識コードＣが外部ＲＯＭ
３に書き込まれており、１６ビット毎に排出されたデー
タから次々に演算を行い、５１２バイト毎の計算値8_iを
順次ＣＰＵ１で暗号化しながら最終データの暗号コード
8"_n を認証コードｃとするように構成しているので、各
アドレスの殆どのデータが適合していたとしても、１ヵ
所のデータに間違い（改変）があれば算出される認証コ
ードｃが異なるため、プログラムの改変は極めて難しい
ものとなる。

【００１７】図５は、演算回路の他の実施例を示すもの
で、図１の１６ビットレジスタ５及びセレクタ６の代わ
りにレジスタ５（８ビット）を接続し、外部ＲＯＭ３か
ら８ビットづつのデータを出力し、該データを演算器７
に入力して、８ビットレジスタ９に記憶された前計算値
との演算を行うように構成したものであり、他の構成は
図１と同じものからなる。

【００１８】また図６に示すフローチャートは、ＣＰＵ
１内における暗号化アルゴリズムの他の実施例を示すも
のである。すなわち、ＣＰＵ１内に８個分のデータレジ
スタを設け、該データレジスタが満杯になった時点で６
４ビットのデータとして暗号化計算を行うように構成し
たものである。この場合には、暗号化方法としては図３
に説明した８ビット暗号化アルゴリズムを６４ビットに
置き換えて計算が行われる。

【００１９】次に１２はＣＰＵ１からの指示（照合の結
果一致か否か）によりＣＰＵ１と記憶手段との接続を外
部ＲＯＭ３若しくは内部記憶手段２に切換える記憶手段
切換回路である。尚、本実施例ではＣＰＵ１から記憶手
段切換回路１２に対してチェックエンド信号を発信し、
内蔵ＲＯＭ２から外部ＲＯＭ３に切換えるように構成さ
れている。

【００２０】尚本実施例に用いるカウンタ・レジスタ10
としては、９ビットカウンタ・レジスタ（５１２回）、
８ビットカウンタ・レジスタ（２５６回）、７ビットカ
ウンタ・レジスタ（１２８回）等を適宜選択して用い
る。また、本実施例において、カウンタ・レジスタ10を
介してＣＰＵ１に計算値8_iが読み込まれた時点で、ＣＰ
Ｕ１から８ビットレジスタ９に対してリセット信号を発
信してデータをクリヤーするように構成したが、これに
限定されるものではなく、所定回数（例えば５１２回）
計算した後の８ビットレジスタ９に格納されたデータを
リセットしないで、次の演算に使用するように構成して
も良い。

【００２１】以上述べた構成において本実施例にかかる
不正防止構成ではアドレスカウンタ４の指示に従い記憶
手段３に書かれた１６ビットのデータをレジスタ５に一
時記憶し、２サイクル毎にセレクタ６でラッチ（記憶保
持）し、８ビット演算器７は１サイクル毎に計算を行い
カウンタ・レジスタ10にカウントさせながら５１２バイ
ト分の計算を行う。計算が終了するとカウンタ・レジス
タ10を介してその計算値をＣＰＵ１内のデータレジスタ
にセットし、同時に読み込みフラグもセットする。この
時内部アダー用ラッチはクリヤーする。このように５１
２バイト分の外部ＲＯＭ３の各アドレスに記憶されたデ
ータを演算して計算値8_iを算出しながら図３に示すよう
に該計算値8_iを暗号化アルゴリズム（例えばフィール
８）を用いて暗号化を行い、最終的に所定容量の計算値
8₁〜8_nのデータに基づき認証コードｃを算出し、外部Ｒ
ＯＭ３の所定のアドレスに書き込まれた認証コードＣと
一致するか否かをチェックする。チェックの結果一致し
た時には、記憶手段切換回路１２が記憶手段を内部ＲＯ
Ｍ２から外部ＲＯＭ３に切換えて、ＣＰＵ１が画像制御
を行う。

【００２２】また、一致しなかったときには、ＣＰＵ１
から記憶手段切換回路１２に対してチェックエンド信号
が発信されないために、切り替わらず画像制御ができな
い。この結果不正外部ＲＯＭを用いた画像制御装置を用
いた場合には入賞しても役物が作動しないためにその遊
技機に対して遊技者からクレームがくることになるの
で、不正をすることが実質的に不可能となる。

【００２３】尚、本実施例では外部ＲＯＭ３に記載され
たデータを８ビット又は１６ビットづつ出力する場合に
ついて説明したが、これに限定されるものではなく３２
ビット，６４ビット、…８ｎビットづつデータを出力さ
せると共に各レジスタ、セレクタ、演算器の容量が２
倍、３倍、４倍…ｎ倍のものを適宜選択して計算値を算
出するように構成することもできる。

【００２４】

【効果】以上述べたように本実施例にかかる不正防止機
構では、不正防止のために複雑化する暗号化アルゴリズ
ムのために、暗号化プログラムに基づいて外部ＲＯＭ３
の全データを一つづつ走査・暗号化しながらコード化す
ることにより生じるチェック時間の遅れを所定数（例え
ば５１２バイト）までのデータをハード的に読み込み・
演算するように構成し、該計算された計算値8_iを暗号化
アルゴリズムに基づいてセキュリティーコードを算出す
るように構成したので、全てのデータを所定のアルゴリ
ズムに基づき単純にソフト的に暗号化する場合よりも千
倍以上の高速化を図ることが可能となる。特に、８Ｋバ
イト程度の小プログラムの暗号化に数秒程度の時間を要
する現状下において画像制御プログラムのように２〜８
メガバイト程度となる大容量プログラムの場合には、そ
のまま行うと数千秒かかることになるので、本発明にか
かる構成のものであれば、数秒程度で確認ができる。

【図面の簡単な説明】

【図１】 本発明にかかるチップの不正防止のための構
成を示すブロック図である。

【図２】 図１の構成の作動を示すフローチャートであ
る。

【図３】 本発明にかかる装置の暗号化アルゴリズムを
示すフローチャートである。

【図４】 型式試験による外部ＲＯＭの暗号化と、ＡＰ
の適正を判断する場合の不正防止機構の作動を示す概略
図である。

【図５】 チップの不正防止のための構成の他の実施例
を示すブロック図である。

【図６】 ＣＰＵにおける計算の仕方の他の実施例を示
すフローチャートである。

【符号の説明】

１ ＣＰＵ ２ 内部ＲＯＭ ３ 外部ＲＯＭ ４ アドレスカウンタ ５ レジスタ ６ ８ビットセレクタ ７ ８ビット演算器 ９ ８ビットレジスタ １０ カウンタ・レジスタ １２ 記憶手段切換回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の領域に記憶されたアプリケーショ
   ンプログラム及び該アプリケーションプログラムから所
   定のアルゴリズムの基に暗号化された認証コード等が格
   納された外部記憶手段と、 前記アプリケーションプログラムから認証コードを算出
   するアルゴリズム及び認証コード算出用の単数又は複数
   のキーコードが格納されたチップ内蔵記憶手段と、 前記外部記憶手段及びチップ内蔵記憶手段とデータバス
   及びアドレスバスを介して接続された中央処理装置（Ｃ
   ＰＵ）とからなり、 前記ＣＰＵが外部記憶手段に格納された認証コードと、
   外部記憶手段のデータに基づき算出される認証コードが
   一致した時に記憶手段切換回路を介して内蔵記憶手段か
   ら外部記憶手段へと切換接続されるように構成され、 前記外部記憶手段が、ＣＰＵが内蔵記憶手段と接続され
   ている時に、ＣＰＵからのアドレスカウンタスタート信
   号を受けてスタートするアドレスカウンタと、該アドレ
   スカウンタと接続された外部記憶手段と、該外部記憶手
   段から出力される８ｎビット数毎のデータを一時記憶す
   るレジスタと、該レジスタから排出される８ｎビットデ
   ータと８ｎビットレジスタのデータとを演算すると共に
   そのデータを前記８ｎビットレジスタに格納する８ｎビ
   ット演算器と、前記８ｎビット演算器と接続された演算
   器の演算回数をカウントし、演算終了毎にアドレスカウ
   ンタに制御信号を出力すると共にカウント数が所定数に
   到達する度にＣＰＵに演算器の計算値を出力するカウン
   タ・レジスタとからなる演算回路と接続され、 前記内蔵記憶手段に記憶された認証コード算出アルゴリ
   ズムが、前記ビットカウンターを介して所定カウント数
   に到達する度にＣＰＵに出力される演算器の計算値に基
   づき暗号化計算を行うように構成されていることを特徴
   とする画像処理用制御装置の不正防止機構（ｎ：１，
   ２，３等の自然数）。
2. 【請求項２】 所定の領域に記憶されたアプリケーショ
   ンプログラム及び該アプリケーションプログラムから所
   定のアルゴリズムの基に暗号化された認証コード等が格
   納された外部記憶手段と、 前記アプリケーションプログラムから認証コードを算出
   するアルゴリズム及び認証コード算出用の単数又は複数
   のキーコードが格納されたチップ内蔵記憶手段と、 前記外部記憶手段及びチップ内蔵記憶手段とデータバス
   及びアドレスバスを介して接続された中央処理装置（Ｃ
   ＰＵ）とからなり、 前記ＣＰＵが外部記憶手段に格納された認証コードと、
   外部記憶手段のデータに基づき算出される認証コードが
   一致した時に記憶手段切換回路を介して内蔵記憶手段か
   ら外部記憶手段へと切換接続されるように構成され、 前記外部記憶手段が、ＣＰＵが内蔵記憶手段と接続され
   ている時に、ＣＰＵからのアドレスカウンタスタート信
   号を受けてスタートするアドレスカウンタと、該アドレ
   スカウンタと接続された外部記憶手段と、該外部記憶手
   段から出力される１６ｎビット数毎のデータを一時記憶
   するレジスタと、該レジスタからデータを８ｎビットづ
   つのデータにラッチするセレクターと、該セレクターか
   ら排出される８ｎビットデータと８ｎビットレジスタの
   データとを演算すると共にそのデータを前記８ｎビット
   レジスタに格納する８ｎビット演算器と、前記８ｎビッ
   ト演算器と接続された演算器の演算回数をカウントし、
   １６ｎビット分のデータの演算終了毎にアドレスカウン
   タに制御信号を出力すると共にカウント数が所定数に到
   達する度にＣＰＵに演算器の計算値を出力するカウンタ
   ・レジスタとからなる演算回路と接続され、 前記内蔵記憶手段に記憶された認証コード算出アルゴリ
   ズムが、前記ビットカウンターを介して所定カウント数
   に到達する度にＣＰＵに出力される演算器の計算値に基
   づき暗号化計算を行うように構成されていることを特徴
   とする画像処理用制御装置の不正防止機構。（ｎ：１，
   ２，３等の自然数）
3. 【請求項３】 前記ＣＰＵがデータレジスタを有してお
   り、内蔵記憶手段に記憶された認証コード算出アルゴリ
   ズムが、ＣＰＵのデータレジスタに８個の計算値が格納
   された時点において暗号化計算を行うように構成されて
   いることを特徴とする請求項１又は２記載の画像処理用
   制御装置の不正防止機構。