JPH07245621A

JPH07245621A - 特定フレームを検出する端末制御装置

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Publication number: JPH07245621A
Application number: JP6032769A
Authority: JP
Inventors: Shinichi Hiramoto; 伸一平本; Kenji Arai; 健司新井; Toshio Onozuka; 敏男小野塚; Yoshiyuki Hayakawa; 芳幸早川; Hideki Ota; 英樹太田
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1994-03-03
Filing date: 1994-03-03
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】特定フレームを高速で、高精度に、比較的容易
に検出できる特定フレームを検出する。【構成】回線１に接続される回線終端装置２と、この回
線終端装置２と接続するインタフェース４が合う端末制
御装置３と、からなる複数の局Ａ〜Ｙがトークンパッシ
ングバス方式を構成し、端末制御装置３は、インタフェ
ース４が適合する伝送制御LSI 31と、この伝送制御LSI
31に接続される中央処理装置32と、インタフェース４が
適合し予め定められた局から伝送される特定フレームを
検出する検出回路５と、を備え、この検出回路５は、回
線終端装置２からの信号を有効データに分解するデコー
ダ機能5Aと、特定フレームを特定する比較パターンデー
タを記憶する記憶手段と、デコーダ機能により分解され
た有効データの時系列データと比較パターンデータとを
比較する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ある局から他局に特定
な情報フレームを伝送し、この特定フレームを高速に検
出する端末制御装置に関する。

【０００２】

【従来の技術】IEEE802.4 に準拠したネットワークシス
テムでは、共通の伝送回線を使用するため、送信権がな
いとデータ伝送を行うことができない。この送信権を制
御するためのアクセス方式の１つにトークンパッシング
(Token Passing) 方式があり、情報の転送単位であるパ
ケットの衝突を防ぐためトークン(Token) と呼ぶ送信権
を一定の順番で巡回させ、このトークンを得た局のみが
送信可能となる方式である。図５はこのようなトークン
パッシングバス方式を採用したネットワークシステムの
一般的な例であり、回線１に接続された情報処理装置／
局A 〜局E 及び局X,局Y （以下、情報処理装置は局と略
称する）が図示されている。局A 〜局E は、他局への送
信権を保有し、トークンがA,B,…E,A へと循環する。局
X,局Y は受信専用機能であり、送信権は保有しない。

【０００３】このようなネットワークシステムで高速な
伝送を行うときは、図５に示されるように、各局は、回
線１との接続ノードに回線終端装置２を備え、この回線
終端装置２と接続インタフェース４が適合し、情報処理
装置 (局A 〜Y)として必要な制御演算機能を果たす端末
制御装置７が接続される。例えば、各局間の制御演算機
能など、情報処理装置間の同期をとる必要があるとき
は、ある局(A) から、予め定めた特定な情報フレームを
バス構成された回線上に一斉同報し、これを他局(B〜Y)
が高速で受信し、内部情報処理の基準タイミングなどに
利用される。

【０００４】図６はかかる目的などに利用できる特定フ
レームを高速受信処理する従来技術を示したものであ
る。図６において、回線１に接続される回線終端装置２
と、この回線終端装置２のＧインタフェース４と接続さ
れ、情報処理装置としての制御演算機能を果たす端末制
御装置７と、から局(A〜Y)が構成される。この端末制御
装置７は、Ｇインタフェース４と接続される伝送制御LS
I 31と、この伝送制御LSI 31に接続され、情報処理装置
としての主な制御演算機能を制御する中央処理装置72
（以下、中央処理装置をCPU と略称する）とが、接続さ
れている。図６で特定フレームを高速受信処理する手段
は、２通り記載されている。１つは、Ｇインタフェース
４と接続され、(1) のルートで示され、回線終端装置２
と端末制御装置７との間をインタフェースするインタフ
ェース信号（IEEE802.4,Ｇインタフェース４）を直接CP
U 72に接続し、CPU 72により定周期或いはランダムにサ
ンプリングし、その結果をもとにファームウェアで判断
し、検出する方法と、(2) のルートで示されるＧインタ
フェース４の信号を専用CPU 73に接続し、CPU 73により
定周期或いはランダムにサンプリングし、その結果をも
とにファームウェアで判断し、検出する方法と、があ
る。

【０００５】

【発明が解決しようとする課題】従来の方式の問題点と
して、 (1) CPU 72、73のファームウェアで処理するときは、処
理時間がかかり、実際にフレームがきたときと、検出し
たときと、の間の誤差が大きく、時間精度が低くなる。

【０００６】(2) 伝送制御・端末制御装置用のCPU 72で
検出処理を行わせると、フレーム検出処理のため、CPU
72は、常時、回線終端装置２とのインタフェース信号の
監視をしなければならず、CPU 72の負荷が増える。ま
た、専用CPU 73を使用すると、コストアップにつなが
る。 (3) 伝送速度が早くなるとファームウェア処理が追い付
かなくなり検出できなかったり、誤検出したりする。

【０００７】などの事柄がある。本発明は上記の点にか
んがみてなされたものであり、その目的は前記した課題
を解決して、特定フレームを高速で、高精度に、比較的
容易に検出できる特定フレームを検出する端末制御装置
を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明においては、回線に接続される回線終端
装置と、この回線終端装置と接続するインタフェースが
合う端末制御装置と、からなる複数の局がトークンパッ
シングバス方式を構成し、端末制御装置は、回線終端装
置とのインタフェースが適合する伝送制御LSI と、この
伝送制御LSI に接続される中央処理装置と、回線終端装
置とのインタフェースが適合し予め定められた局から伝
送される特定フレームを検出する検出回路と、を備え、
この検出回路は、回線終端装置からの信号を有効データ
に分解するデコーダ手段と、特定フレームを特定する比
較パターンデータを記憶する記憶手段と、デコーダ手段
により分解された有効データの時系列データと比較パタ
ーンデータとを比較する比較手段と、を備えるものとす
る。

【０００９】また、第２の発明においては、有効データ
は、データO,1,N であり、デコーダ手段を回線終端装置
からの信号を前記有効データに分解するデコーダと、こ
のデコーダで分解された有効データの時系列データを直
列入力端子に入力し、回線終端装置のインタフェースか
ら伝送されるクロック信号によって有効データの時系列
データを有効データO,1,N 毎に対応したパラレルデータ
に変換するシフトレジスタとから構成し、記憶手段を有
効データO,1,N に対応した特定フレームを特定する比較
パターンデータを記憶するフレームパターン部とから構
成し、比較手段を有効データO,1,N に対応したシフトレ
ジスタのパラレルデータと比較パターンデータとを比較
するコンパレータと、このコンパレータの出力の論理積
をとる論理回路とから構成するものとする。

【００１０】また、第３の発明においては、検出回路
は、回線終端装置からの信号を有効データO,1,N に分解
するデコーダ手段と、このデコーダで分解された有効デ
ータの時系列データが入力され、ステート０を含む複数
の遷移状態を有し遷移状態ステート０でアイドリング状
態にあり、遷移状態番号を有しこの遷移状態番号に対応
した特定フレームの比較パターンデータのビットデータ
を記憶するステートマシンと、を備え、このステートマ
シンは、該遷移状態番号に対応するビットデータと一致
したデータがデコーダ機能からステートマシンに入力さ
れたときのみ、該遷移状態番号を１つ遷移し、該遷移状
態番号に対応するビットデータと異なるデータが入力さ
れたときは、ステート０に遷移する第１状態遷移手段
と、最上位番号の遷移状態に遷移したとき、特定フレー
ムを検出し、検出信号を出力する出力手段と、この検出
信号を出力した後、遷移状態ステート０に遷移する第２
状態遷移手段と、を備えるものとする。

【００１１】

【作用】上記構成により、本発明の特定フレームを検出
する端末制御装置では、回線上に伝送された特定フレー
ムを、回線終端装置から伝送される信号をデコーダ機能
で有効データに分解し、この分解された有効データの時
系列データと、記憶手段に予め記憶された特定フレーム
の比較パターンデータと、を比較機能で比較することに
より特定フレームが検出できる。

【００１２】また、有効データは、O,1,N であり、回線
終端装置からの信号をデコーダによってO,1,N の有効デ
ータに分解し、この有効データの時系列データを、有効
データO,1,N 毎に対応したシフトレジスタにパラレルデ
ータに変換し、このシフトレジスタのパラレルデータ
と、フレームパターン部に予め記憶された比較パターン
データと、を有効データO,1,N 毎に対応したコンパレー
タで比較し、このコンパレータの出力の論理積をとるこ
とにより特定フレームが検出できる。

【００１３】また、有効データは、O,1,N であり、回線
終端装置からの信号をデコーダによってO,1,N の有効デ
ータに分解し、遷移状態番号を有しこの遷移状態番号に
対応した特定フレームの比較パターンデータのビットデ
ータを記憶したステートマシンに、分解された有効デー
タを入力し、このステートマシンはステート０を含む複
数の遷移状態を有し遷移状態ステート０でアイドリング
状態で待機し、ステートマシンに記憶された比較パター
ンデータと一致した有効データ列が、デコーダ機能から
ステートマシンに入力されたときのみ、最上位の遷移状
態に遷移することができ、その他の場合は遷移状態ステ
ート０のアイドリング状態に遷移し・待機状態にあるこ
とによって、特定フレームを検出することができる。

【００１４】

【実施例】図１は本発明による一実施例の特定フレーム
を検出する端末制御装置を説明する情報処理装置の全体
構成図、図２はＧインタフェースを説明する説明図、図
３は一実施例の検出回路図、図４は他実施例の検出回路
を説明する状態遷移図であり、図５、図６に対応する同
一機能部材には同じ符号が付してある。

【００１５】図１は先にネットワークシステムの一般的
な例として、図５で説明した情報処理装置（局A 〜Y)の
内、本発明に相当する一局の全体構成を示したものであ
る。図１において、１は回線であり、この回線１に回線
終端装置(DCE) ２が接続され、この回線終端装置(DCE)
２の接続インタフェースであるＧインタフェース４を介
して端末制御装置(DTE) ３が接続される。端末制御装置
(DTE) ３は、Ｇインタフェース４に適合したデータを送
受信する伝送制御LSI 31を介して中央処理装置(CPU)32
に接続され、この中央処理装置(CPU)32 で情報処理装置
として必要な制御演算機能が行われる。一方、回線１か
らの特定フレームを検出する検出回路（５または６）
は、Ｇインタフェース４を介して回線終端装置(DCE) ２
に接続され、検出回路５、６が特定フレームを検出する
と、割込み信号を中央処理装置(CPU)32 に発し、割込み
処理を中央処理装置(CPU)32 に行わせる。この様な特定
フレームを用いて割込み処理を行わせる例は、例えば、
特定の局(A) から特定フレームを発信し、局(A〜Y)間の
同期をとる場合などに用いられ、この様な場合では、各
局における特定フレームの検出処理は高速処理が要求さ
れる。

【００１６】図２はＧインタフェース４を説明する説明
図である。回線終端装置(DCE) ２と端末制御装置(DTE)
３間でインタフェースされる情報は、PHY-UNITDATAと物
理管理情報との２種類がある。また、端末制御装置(DT
E) ３から回線終端装置(DCE)２への伝送は、要求チヤネ
ル(PHY-UNITDATA)あるいはリセット（物理管理情報）が
あり、信号 (TXSYM3〜TXSYM0) と、クロック信号TXCLK
との５本の伝送線路でビットデータが伝送される。ま
た、回線終端装置(DCE) ２から端末制御装置(DTE) ３へ
の伝送は、指示チヤネル(PHY-UNITDATA)あるいは応答・
ステータス（物理管理情報）があり、信号 (RXSYM3〜RX
SYM0) と、クロック信号RXCLK との５本の伝送線路でビ
ットデータが伝送される。

【００１７】図２の(C) は、回線終端装置(DCE) ２を経
由してネットワーク上の他局と端末制御装置(DTE) ３と
の間で交信される情報の内、データ部分を示すPHY-UNIT
DATA(MACモード) の符号化状態を示し、この内、有効デ
ータN,1,0 は、シンボル箇所にＮ、１、０で図示された
ビット構成をとる。例えば、局間の同期をとる特定フレ
ームもこの有効データN,1,0 の時系列パターンとして伝
送される。

【００１８】図３は特定フレームを高速に検出する一実
施例である。図３において、回線終端装置２とのインタ
フェースに使われるＧインタフェース４の信号は、デコ
ーダ5Aによって有効データ0,1,N(ノンデータ) に分解さ
れる。ここで、有効データとは、回線１上に実際に存在
するデータであり、Ｇインタフェース４では、図２に示
されるように有効データ0,1,N 以外に回線終端装置２の
制御用コマンド（物理管理情報）や回線上に信号がない
SILENCE 等のデータを授受している。デコーダ5Aは有効
データ0,1,N 以外のデータを除去し、無効としている。
上述の分解された有効データ0,1,N は、それぞれシフト
レジスタ5Bの直列入力端子に入力され、各有効データ0,
有効データ1,有効データN 毎の時系列データ（シリアル
データ）は、Ｇインタフェース４中の同期用クロック信
号TXCLK 又はRXCLK でサンプリングしてパラレルデータ
に変換され、シフトレジスタ5Bに記録される。一方、フ
レームパターン部50〜52は、上記有効データ0,有効デー
タ1,有効データN に対応した比較パターンデータを予め
記憶しているので、このシフトレジスタ5Bのパラレルデ
ータと、フレームパターン部50〜52に予め記憶された比
較パターンデータと、を有効データO,1,N 毎に対応した
コンパレータ5Cで比較し, この有効データO,1,N に対応
したコンパレータ5Cの出力を論理回路5Dで論理積をと
り、特定フレームを検出することができる。

【００１９】今、特定フレームとして検出したいフレー
ムを、例えば、“01N01N01”とすると、フレームパター
ン部50〜52に記憶される比較パターンデータは、データ0 のフレームパターン部50の比較パターンデータ
は、10010010 データ1 のフレームパターン部51の比較パターンデータ
は、01001001 データN のフレームパターン部52の比較パターンデータ
は、00100100 となる。また、このとき、回線終端装置(DCE) ２から
“01N01N01”のデータが送信されたとすると、このとき
のシフトレジスタ5Bのパラレルデータもデータ0 のシフトレジスタ5Bのパラレルデータは、1001
0010 データ1 のシフトレジスタ5Bのパラレルデータは、0100
1001 データN のシフトレジスタ5Bのパラレルデータは、0010
0100 となり、コンパレータ5Cで比較した結果が全ビットとも
一致し、コンパレータ5Cより出力信号がでる。全ての有
効データ0,I,N についてコンパレータ5Cよりの出力信号
がでたとき、論理回路5Dにて特定フレームの検出とな
り、検出信号を出力できる。

【００２０】この方式の特徴はＧインタフーェス４の信
号の内、有効データのみを抽出し、有効データ毎に、検
出したいパターンと比較することである。図４は他実施
例の検出回路６を説明する状態遷移図である。図３の実
施例で上記の課題はすべて解決できる。しかし、さら
に、検出しようとする特定フレームが大きくなると、図
３で図示されたシフトレジスタ5B、フレームパターン部
50〜52、コンパレータ5Cの回路が、すべてその特定フレ
ーム長だけの大きさが必要となり、回路規模が非常に大
きくなる。また、同期クロックも、デコーダ5Aとのタイ
ミングを合わせる必要がある。つまり、このタイミング
を合わせる点でシビアな設計が要求される。図４は、こ
の更なる課題を改善した他実施例である。

【００２１】図４において、回線終端装置２のＧインタ
フェース４からの信号は、図３と同様に、デコーダ5Aに
よって有効データ0,1,N(ノンデータ) に分解される。こ
のデコーダ5Aで分解された有効データ0,1,N の時系列デ
ータは、状態遷移図で示されるステートマシン6Aに入力
される。このステートマシン6Aは、ステート０(S0)を含
む複数の遷移状態（図示例では、S0〜S8）を有し，遷移
状態ステート０(S0)でアイドリング状態にある。また、
このステートマシン6Aは、遷移状態番号 0〜8を有し、
この遷移状態番号 0〜8 と特定フレームの比較パターン
データのビット位置とを対応させ、対応する比較パター
ンデータのビットデータを対応する遷移状態（S0〜S8）
に記憶する。

【００２２】このステートマシン6Aの遷移状態（S0〜S
8）は、該遷移状態番号 0〜8 に対応するビットデータ
と一致したデータがデコーダ機能5Aからステートマシン
6Aに入力されたときのみ、該遷移状態番号を１つ遷移
し、該遷移状態番号に対応するビットデータと異なるデ
ータが入力されたときは、ステート０（S0）に遷移す
る。最上位番号の遷移状態（図示例ではS8）に遷移した
とき、特定フレームを検出し、検出信号を出力する。そ
して、この検出信号を出力した後、遷移状態ステート０
（S0）に遷移する。

【００２３】この様な検出回路６は、メモリ機能を有す
るプログラマブルデバイス(PLD) 等を用いて、プログミ
ングすることで上記機能を実現することができる。即
ち、検出すべき特定フレームの１ビットを１つの状態と
して表し、状態遷移（ステートマシン）にてフレームを
検出する。１ビット検出する毎に遷移が進み最後のビッ
トを検出した時点で検出出力を出す。遷移途中で１ビッ
トでも検出したいフレームパターンと違うものが入って
くれば初期状態（S0, アイドル状態）に戻る。

【００２４】また、デコーダ5Aは、この状態遷移と一緒
に同一プログラマブルデバイス(PLD) につくりこむこと
で全ての回路が１つのプログラマブルデバイス(PLD) で
実現することができる。今、例えば、検出すべき特定フ
レームとして“NN1NN100”及び“NN1NN110”を検出する
場合を図４で説明する。ステートマシン6Aの遷移状態
は、 (1) 初期状態は、遷移状態S0でアイドルで待機してい
る。Ｇインタフェース４からのクロック信号(TXCLK又は
RXCLK)が入る毎にデコーダ5Aは、Ｇインタフェース４の
信号を監視し、デコードする。ここで有効データN が検
出されれば遷移状態S1へ遷移する。それ以外のデータの
ときはすべてS0に留まる。

【００２５】(2) 次に、遷移状態S1では、遷移状態S1に
遷移した直後のクロック信号(TXCLK又はRXCLK)でサンプ
リングし、有効データN が検出されれば、遷移状態S2に
遷移する。有効データN 以外のとき（図示例の符号で
は、*Nで表す) は遷移状態S0のアイドル状態へ戻る。 (3) 遷移状態S2では、同様に、遷移状態S2に遷移した直
後のクロック信号(TXCLK又はRXCLK)でサンプリングし、
有効データ1 が検出されれば、遷移状態S3に遷移し、有
効データ1 以外の符号*1のときは遷移状態S0のアイドル
状態へ戻る。

【００２６】(4) 同様にして遷移状態S3でN 、遷移状態
S4でN 、遷移状態S5で1 、遷移状態S6で0 又は1 、遷移
状態S7で0 が検出されれば、回線１を経由し、回線終端
装置２から伝送された特定フレームの全ビットを検出
し、遷移状態S8へ遷移し、検出出力を出す。その直後の
クロック信号(TXCLK又はRXCLK)で、遷移状態S0に戻り、
アイドルで待機する。

【００２７】

【発明の効果】図３の一実施例の検出回路では、次のよ
うな効果がある。 (1) 中央処理装置CPU の負荷が減らせることによって、
ファームウェアの処理時間や規模に余裕をもつことがで
きる。この結果、情報処理装置全体にわたるきめ細かな
制御や品質の向上を図ることができる。

【００２８】(2) 検出速度の向上時間遅れは、ハードウェアの各処理での遅れ時間だけで
済み、ファームウェア処理に比較し格段の検出の高速化
を図ることができる。 (3) 処理時間が早いので、伝送速度がかなり速いもの
（数10MBPSまで）まで対応することができる。

【００２９】図４の他の実施例の検出回路では、上記
(1)〜(3) の効果に付加して、次のような効果がある。 (4) 検出するフレーム長が長くても１ビットにつき１状
態（ステート）であるため、ハードウェア規模への影響
が少なくて済む。また、同一フレームであれば、ハード
ウェア規模は1/5 〜1/10で済み、コストも低く押さえる
ことができる。

【００３０】(5) プログラマブルバイスを用いること
で、検出したいフレームパターンを容易に変更すること
ができる。 (6) シビアなタイミング設計が不用である。 (7) 検出速度についても回路がシンプルになり、プログ
ラマブルバイス(PLD)のような高速デバイスを使用する
ことができ、上記の一実施例より更に高速な検出に対応
することができる。

【図面の簡単な説明】

【図１】本発明による実施例の特定フレームを検出する
端末制御装置を説明する情報処理装置の全体構成図

【図２】Ｇインタフェースを説明する説明図

【図３】一実施例の検出回路図

【図４】他実施例の検出回路を説明する状態遷移図

【図５】トークンパッシングバス方式の一般的なネット
ワークシステム構成図

【図６】従来技術の情報処理装置の全体構成図

【符号の説明】

１回線２回線終端装置３、７端末制御装置 31 伝送制御LSI 32、72、73 CPU ４Ｇインタフェース５、６検出回路 50〜52 フレームパターン部 5A デコーダ 5B シフトレジスタ 5C コンパレータ 5D 論理回路 6A ステートマシン S0〜S8 遷移状態 TXSYM0〜TXSYM3, RXSYM0〜RXSYM3,TXCLK,RXCLK Ｇイ
ンタフェースの信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者小野塚敏男神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (72)発明者早川芳幸神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内 (72)発明者太田英樹神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内

Claims

【特許請求の範囲】

【請求項１】回線に接続される回線終端装置と、この回
線終端装置と接続するインタフェースが合う端末制御装
置と、からなる複数の局がトークンパッシングバス方式
を構成し、前記端末制御装置は、前記インタフェースに適合する伝
送制御LSI と、この伝送制御LSI に接続される中央処理
装置と、前記インタフェースに適合し、予め定められた
局から伝送される特定フレームを検出する検出回路と、
を備え、この検出回路は、前記回線終端装置からの信号を有効データに分解するデ
コーダ手段と、前記特定フレームを特定する比較パターンデータを記憶
する記憶手段と、前記デコーダ手段により分解された前記有効データの時
系列データと、前記比較パターンデータと、を比較する
比較手段と、を備える、ことを特徴とする特定フレームを検出する端末制御装
置。
【請求項２】請求項１に記載の特定フレームを検出する
端末制御装置において、有効データは、データO,1,N で
あり、前記デコーダ手段は、前記回線終端装置からの信号を前
記有効データに分解するデコーダと、このデコーダで分
解された前記有効データの時系列データを直列入力端子
に入力し、前記インタフェースから伝送されるクロック
信号によって前記有効データの時系列データを、前記有
効データO,1,N 毎に対応したパラレルデータに変換する
シフトレジスタと、からなり、前記記憶手段は、前記有効データO,1,N に対応し、特定
フレームを特定する比較パターンデータを記憶するフレ
ームパターン部とからなり、前記比較手段は、前記有効データO,1,N に対応し、前記
シフトレジスタの前記パラレルデータと、前記比較パタ
ーンデータと、を比較するコンパレータと、このコンパ
レータの出力の論理積をとる論理回路と、からなる、ことを特徴とする特定フレームを検出する端末制御装
置。
【請求項３】回線に接続される回線終端装置と、この回
線終端装置と接続するインタフェースが合う端末制御装
置と、からなる複数の局がトークンパッシングバス方式
を構成し、前記端末制御装置は、前記インタフェースに適合する伝
送制御LSI と、この伝送制御LSI に接続される中央処理
装置と、前記インタフェースに適合し、予め定められた
局から伝送される特定フレームを検出する検出回路と、
を備え、この検出回路は、前記回線終端装置からの信号を前記有効データO,1,N に
分解するデコーダ手段と、このデコーダで分解された前記有効データの時系列デー
タが入力され、ステート０を含む複数の遷移状態を有し
遷移状態ステート０でアイドリング状態にあり、遷移状
態番号を有しこの遷移状態番号に対応した前記特定フレ
ームの比較パターンデータのビットデータを記憶するス
テートマシンと、を備え、このステートマシンは、該遷移状態番号に対応する前記ビットデータと一致した
データがデコーダ機能からステートマシンに入力された
ときのみ、該遷移状態番号を１つ遷移し、該遷移状態番
号に対応する前記ビットデータと異なるデータが入力さ
れたときは、ステート０に遷移する第１状態遷移手段
と、最上位番号の遷移状態に遷移したとき、特定フレームを
検出し、検出信号を出力する出力手段と、この検出信号を出力した後、前記遷移状態ステート０に
遷移する第２状態遷移手段と、を備える、ことを特徴とする特定フレームを検出する端末制御装
置。