JPH0724019B2

JPH0724019B2 - プログラマブル多値論理関数回路

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Publication number: JPH0724019B2
Application number: JP61045467A
Authority: JP
Inventors: 烈山川
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 1986-03-04
Filing date: 1986-03-04
Publication date: 1995-03-15
Anticipated expiration: 2010-03-15
Also published as: JPS62203233A

Description

【発明の詳細な説明】発明の要約多値信号源と，プログラマブル・メモリ・アレイと，ア
ドレスト・スイッチと，出力ラインとから構成されてい
る。

多値信号源からは，多値論理の論理値をそれぞれ表わす
信号が発生する。

プログラマブル・メモリ・アレイは，上記信号源に接続
された信号ラインと，この信号ラインに交差状に配列さ
れた多数のアドレス・ラインとを備えており，両ライン
の交差点に結節点をつくるかつくらないかをプログラム
することが可能である。

アドレス・ラインのいずれか１つが，入力信号が与えら
れるアドレスト・スイッチによって選択され，プログラ
ムされた結節点の位置に応じた論理値信号が出力ライン
に導かれる。

目次（１）発明の背景（２）発明の概要（2.1）発明の目的（2.2）発明の構成と効果（３）実施例の説明（3.1）多値論理関数の定義（3.2）フィールド・プログラマブル多値論理関数回路（3.3）デコーダ（3.4）アドレスト・スイッチの他の例（１）発明の背景この発明は，多値論理システムを構築するための基礎と
なるとともにそのIC化に適したプログラマブル多値論理
関数回路に関する。

コンピュータをはじめとする多くのディジタル回路シス
テムの基礎となる２値論理のもついくつかの限界を補完
ないしは克服するものとして多値論理およびその演算回
路の研究が盛んに行なわれている。２値論理が０と１の
２つの値を取扱い,2値論理回路システムで用いられる信
号がこれら２つの値に対応した２つのレベルをとるのに
対して，多値論理は３つ以上の値を取扱い，多値論理回
路システムで用いられる信号は３つ以上のレベルをと
る。

多値論理（回路システム）は２値論理（回路システム）
と比較して次のような利点をもっているといわれてい
る。

１）０と１の間の不確定な状態の記述が可能である（た
とえば３値の場合）。

２）IC基板上の配線領域およびピン数を減少させること
ができ，実効的な集積度を高めることができる。たとえ
ば,64値の場合には２値論理回路の1/6の配線領域で足り
る。

３）10値マシンの実現によって人間と同じ論理を用いる
ことが可能になるから,2値マシンで必要であったエンコ
ーダやデコーダが不要となる。

このような特長をもつ多値論理システム，とくに従来の
２値コンピュータにとってかわるシステムの構築のため
に最も基本となるのが多値演算論理装置（多値ALU）で
ある。この多値ALUは任意の多値論理演算が行なえるも
のでなければならない。多値論理演算には,MAX,MIL,加
算，減算，乗算，割算等のよく知られた演算だけでも十
数種類ある。多値論理演算の実行は，その演算結果を表
わす多値論理関数の発生と等価であるから，多値ALUの
実現のためには２以上の多値変数を入力とする多値論理
関数回路を実現することが必要となる。単純な組合せに
したがうと，多値論理関数は,n値ｒ入力の場合ｎのｎ乗
のｒ乗種類存在することになる。たとえば,3値２入力の
多値システムでは，多値論理関数の種類は３の３乗の２
乗，すなわち19683となり,4値２入力では約43億通りと
なる。このような膨大な数の多値論理関数回路を設計す
ることは，殆んど不可能である。

（２）発明の概要（2.1）発明の目的この発明の目的は，多値論理関数の真理値表を用いて任
意の多値論理関数の演算を行なう回路をプログラムでき
るプログラマブル多値論理関数回路を提供することにあ
る。

（2.2）発明の構成と効果この発明によるプログラマブル多値論理関数回路は，適
用される多値論理の複数の論理値をそれぞれ表わす信号
を発生する複数の多値信号源，これらの信号源にそれぞ
れ接続された複数の信号ラインと，この信号ラインと交
差するように配置されかつ入力信号の組合せの数に等し
い数のアドレス・ラインとを含み，これらの両ラインの
交差点に結節点をプログラム可能なプログラマブル・メ
モリ・アレイ，多値入力信号によって上記アドレス・ラ
インのいずれか１つを選択的に導通させるアドレスト・
スイッチ，およびアドレスト・スイッチの出力側におい
てアドレス・ラインのすべてに接続されている出力ライ
ンを備えていることを特徴とする。

上述のプログラマブル・メモリ・アレイは，通常のPROM
等と同じやり方でプログラムが可能であり，しかもこの
プログラムは，所望の多値論理関数を表わす真理値表に
したがって行なえばよいから，きわめて簡単に任意の多
値論理関数のプログラムが可能となる（３）実施例の説明（3.1）多値論理関数の定義多値論理関数の定義の仕方には２種類ある。

その１つは関数を表わす式を用いて定義するやり方であ
る。たとえば,xとｙを変数とする多値論理関数MAXは次
式で表わされる。

また，多値論理関数MINは次式で定義される。

多値論理関数の他の定義の仕方は真理値表を用いるもの
である。x,yおよびｚという３つの変数をもちかつ各変
数が0,1,2および３の４値をとる多値論理関数（この関
数も４値である）の真理値表の一例が第１図に示されて
いる。真理値表には任意の値を書き込むことができるの
で，真理値表を用いると任意の多値論理関数を容易に定
義することが可能となる。関数の式を用いた定義の仕方
によると定義可能な関数の種類が限定されるのに対し
て，真理値表を利用するとあらゆる関数を定義できる。
これが真理値表を用いた定義の仕方の大きな利点であ
る。また，式を用いて定義された関数もまた真理値表に
置きかえることができるから，真理値表を用いたやり方
は式を用いたやり方を包摂しているといえる。

したがって，以下の説明では，多値論理関数は原則とし
て真理値表を用いて定義される。

真理値表によって定義された多値論理関数を，その真理
値表の値を用いて次のように数式で表現することが可能
である。すなわち，変数をx,yおよびｚとする多値論理
関数ｆ（x,y,z）は，真理値表の値をClmmとした場合，
次のように表わされる。

ｆ（x,y,z）＝ ΣΣΣClmn＊｛kl（ｘ）・km（ｙ）・kn（ｚ）｝ …
（３）ここで，であり,r値の場合,x,y,z,l,m,nはそれぞれ0,1,…，（ｒ
−１）の値をとる。

また，第（３）式において，記号＊および・はともに乗
算を表わす。

第（３）式の関数ｆ（x,y,z）を表わす多値信号を出力
する多値論理関数回路を考えた場合には，変数x,y,zは
それらの値を表わす多値入力信号で与えられる。また，
記号・はAND論理演算によって，＊はスイッチングによ
ってそれぞれ実現される。

このような多値論理関数回路によって任意の多値論理関
数を表わす出力信号を得るためには，その回路はプログ
ラマブルでなければならない。任意の多値論理関数は上
述の真理値表の値Clmnを回路上でプログラムすることに
よって，すなわち値Clmnを発生する回路をプログラムす
ることによって得られるであろう。

真理値表の値Clmnを発生する回路のプログラムには，そ
の回路をIC製造工程で作製する過程においてプログラム
するやり方（マスク・プログラマブル）と，プログラム
されていない回路をPROMライタ等を用いてユーザがプロ
グラムするやり方（フィールド・プログラマブル）とが
ある。

（3.2）フィールド・プログラマブル多値論理関数回路第２図は，上述の第（３）式で表わされる演算を実現し
て関数ｆ（x,y,z）を表わす出力信号を得る回路であっ
て，真理値表の値Clmnがフィールド・プログラマブルな
回路の一例を示している。この回路は４値３入力（３変
数）の多値論理関数回路である。

第２図に示す回路は，電流モード，電圧モードのいずれ
においても動作可能であるが，まず電流モードを前提と
して説明し，その後電圧モードに切替えた場合について
述べる。

第２図において，多値論理関数回路は,4つの信号源10〜
13と，これらの信号源10〜13に接続された結節点メモリ
・アレイ21と，このアレイ21に接続されたアドレスト・
スイッチ23と，アドレスト・スイッチ23の出力側に接続
された出力ライン５とから構成されている。

信号源10〜13は電流源であり，その詳細な構成について
は後述する。この実施例は４値の論理関数回路であるか
ら，これらの信号源10〜13からは，これらの４値0,1,2
および３を表わす電流がそれぞれ出力される。値０を表
わす電流の電流源10を必ずしも必要ではない。

結節点メモリ・アレイ21において，これらの電流源10〜
13にそれぞれ接続されたライン（信号ライン）が行を構
成し，これらのラインを第０行〜第３行のラインと呼
ぶ。これらの行を構成するラインに対して64本の列を構
成するライン（アドレス・ライン）が配置されている。
列を構成するラインを第２図の左側から第１列，第２
列，…，第64列のラインと呼ぶことにする。行を構成す
る各ラインと列を構成する各ラインとは,1箇所において
のみ相互に接続され，結節点を構成している。

このメモリ・アレイはフィールド・プログラマブルのも
のであり，一般にはシリコン・チップ上に立体交差的に
行と列のラインが配列される。通常のプログラマブルRO
Mと同じように，大電流または大電圧の印加によるpn接
合の破壊または絶縁層の破壊によって結節点を形成する
タイプのもの，不要な結線部分のヒューズを溶断するこ
とによって必要な結節点を残すタイプのもの等がある
が，いずれも適用可能である。

いずれにしても，このメモリ・アレイ21には，第１図に
示されたような所望と多値論理関数を表わす真理値表の
値がプログラムされる。第１列のラインはｘ＝0,y＝0,z
＝０に対応し，第２列のラインはｘ＝1,y＝0,z＝０に対
応し，第３列のラインはｘ＝2,y＝0,z＝０に対応し，ま
たたとえば第９列のラインはｘ＝0,y＝2,z＝０に対応す
るというように，すべての列は変数x,y,zのすべての組
合せに１対１に対応している。そして，各列のライン
は，それが対応するx,y,zの値を変数とする関数ｆ（x,
y,z），すなわち真理値表の値Clmn（＝Cxyz）を表わす
電流源から導かれた行のラインに結節点によって結ばれ
ている。

電流源10〜13とメモリ・アレイ21との組合せ回路は,64
回路の電流源と等価であるということができる。

メモリ・アレイ21はプログラマブルであるから，任意の
真理値表の値をプログラムすることが可能であり，これ
によって任意の多値論理関数ｆ（x,y,z）を表わす信号
を出力する回路が実現することになる。

アドレスト・スイッチ23は，メモリ・アレイ21に設定さ
れた関数ｆ（x,y,z）を表わす電流を，入力端子1,2,3に
それぞれ与えられる入力x,y,zに応じて選択的に取出す
または読出す（スイッチ・オン）ものである。このアド
レスト・スイッチ23は，各入力x,y,zをそれぞれ入力と
するデコーダ（１オブ４デコーダ）31,32および33と，
これらのデコーダの出力側に接続されたANDアレイ22と
から構成されている。デコーダ31は，入力ｘ（電流モー
ドでも電圧モードでもどちらでもよい）が論理値０を表
わしているときに,l＝０の出力端子にＨレベルの信号を
出力し他の出力端子の出力をＬレベルにする。同じよう
に，入力ｘが論理値1,2,3のときにｌ＝1,2,3の出力端子
にそれぞれＨレベルの信号を出力し，他の出力端子の出
力をＬレベルにする。他のデコーダ32,33も同じように
働く。

各デコーダ31,32,33からは４ずつ行を構成する制御ライ
ンがのびており，これらの制御ラインは，メモリ・アレ
イ21から延びたまたはその列ラインに接続された列ライ
ンと交差している。この交差箇所には,Aで示す○印によ
って表現されたｎチャネルMOS FETよりなるスイッチン
グ素子が設けられている（第３図参照）。これらのスイ
ッチング素子Ａは各列ラインに３つずつ直列に接続さ
れ，その各スイッチング素子が各デコーダ31,32,33から
のびている行を構成する制御ラインによってそれぞれ制
御される。各列の３つのスイッチング素子を制御する制
御ラインは，各列においてそれぞれ異なっている。たと
えば，第１列の３つのスイッチング素子はｘ＝0,y＝0,z
＝０のときにすべてオンとなり，このラインが導通す
る。同じように，第２列のラインはｘ＝1,y＝0,z＝０の
ときに，第３列のラインはｘ＝2,y＝0,z＝０のときに，
第10列のラインはｘ＝1,y＝2,z＝０のときにそれぞれ導
通する。

すなわち，アドレス・スイッチ23は,64本の列ラインの
うち入力x,y,zの組合せによってアドレスされる唯一の
列ラインのみを導通させる。このアドレス・スイッチ23
または少なくともANDアレイ22もIC化されるのはいうま
でもない。

アドレスト・スイッチ23の出力側において，これらの64
本の列ラインが１本の出力ライン５に接続されている。
この出力ライン５に関数ｆ（x,y,z）の出力端子４が設
けられている。

したがって，入力x,y,zによって指定された列ラインが
アドレスト・スイッチ23によって導通状態にされ，それ
に対応するメモリ・アレイ21の結節点からあらかじめプ
ログラムされた値の電流がその指定された列ラインを通
り，出力ライン５を経て出力端子４に，対応する関数ｆ
（x,y,z）を表わす電流として出力される。

第４図は，電流源11〜13の具体的構成の例を示してい
る。

第４（Ａ）において，多値論理における値１に対応する
電流I₀が入力端子９に与えられ，この電流I₀はnMOS FE
Tよりなる６出力電流ミラー14に入力している。この電
流ミラー14の１つの出力電流はpMOS FETよりなる電流
ミラー15でその向きが反転され，出力電I₀が出力端子11
aに現われる。この出力電流I₀が第２図の電流源11の出
力電流に相当する。電流ミラー14の２つと出力用ドレイ
ンが相互に接続されることにより2I₀の値の電流がつく
られ，この電流2I₀が電流ミラー16で反転されて出力端
子12aに現われる。さらに電流ミラー14の３つの出力用
ドレインが相互に接続されることによって3I₀の値の電
流が生成され，これが電流ミラー17で反転されて出力端
子13aに現われる。出力端子12a,13aの出力電流2I₀,3I₀
が第２図の電流源12,13の出力電流に相当する。

第４図（Ｂ）においては,3出力電流ミラー14BからI₀の
値の３つの電流が出力され，これら３つの電流がそれぞ
れ電流ミラー15B,16B,17Bに入力する。電流ミラー15Bは
１出力電流ミラーであるから，入力電流I₀に等しい値の
電流を出力する。電流ミラー16B,17Bはそれぞれ２出力
電流ミラー,3出力電流ミラーであって，それらの出力用
ドレインが相互にそれぞれ接続されているので，これら
の電流ミラーから2I₀,3I₀の電流が得られる。

第２図において，出力ライン５に並列に,nMOS FETより
なるスイッチング素子34と抵抗35の直列回路が接続され
ている。抵抗35は接地されている。スイッチング素子34
は，モード・セレクト端子７に与えられる電圧信号によ
ってオン，オフ制御される。

第２図の回路を上述のように電流モードで作動させる場
合には，端子７にＬレベルの電圧を与えてスイッチング
素子34をオフとしておく。

電圧モードで作動させる場合には端子７にＨレベルの電
圧信号を与えて，スイッチング素子34をオンとする。す
ると，関数ｆ（x,y,z）を表わす電流は，スイッチング
素子34を経て抵抗35に流れるので，その降下電圧が出力
端子４に現われる。ただし，出力端子４に接続される次
段の回路の入力インピーダンスは大きいものとする。こ
のようにして，電流源10〜13をそのままにしておいて
（電流源10に接続された第０行のラインは設置しておく
ことが好ましい），端子７に与えるモード・セレクト信
号を切替えるのみで，電流モード／電圧モード切替えが
可能となる。

スイッチング素子34と抵抗35とを出力ライン５に接続す
ることに代えて，メモリ・アレイ21の各行ラインに接続
するようにしてもよい。

また，電流源10〜13に代えて電圧源を用いれば，第２図
の回路を電圧モードの回路に変更できるのはいうまでも
ない。

第２図にはさらに，メモリ・アレイ21のプログラムのた
めの回路も設けられている。この回路は，メモリ・アレ
イ21の各列ラインに一方の端子がそれぞれ接続されたス
イッチング素子40〜43と，このスイッチング素子40〜43
の他方の端子に接続された端子６と，スイッチング素子
40〜43をオン，オフ制御するための信号を発生するデコ
ーダ44とから構成されている。デコーダ44には，端子８
からライン・セレクト信号が与えられる。このセレクト
信号も４値の信号であることが好ましい。

プログラミングは次のようにして行なわれる。端子８に
与えるライン・セレクト信号によって，メモリ・アレイ
21の４つの行ラインのいずれかを選択する。選択された
行ラインに対応するスイッチング素子（40〜43のいずれ
か）がオンとなる。また，入力端子1,2,3に入力x,y,zと
して列ラインを選択するための信号を与え，所望の列ラ
インを導通状態とする。以上の操作ののち，出力端子４
と端子６との間に大電流または大電圧を印加する。する
と，選択された行ラインと列ラインの交差点において，
タイプに応じて結節点が形成されるか，または結節点が
切断される。

この操作を形成すべきまたは切断すべきすべての結節点
について繰返して行なえば，メモリ・アレイのプログラ
ムが完了する。

電流源11〜13を第４図の回路で置きかえた第２図の回路
全体をIC化することが可能であり，この場合には入力端
子の数をきわめて少なくすることが可能である。すなわ
ち，入力端子1,2,3,出力端子4,プログラムのための電圧
または電流印加端子6,モード・セレクト端子7,ライン・
セレクト端子8,単位電流I₀の入力端子9,ならびに必要な
動作電源V_DDおよびアース端子の全部で10ピンを１チッ
プ上に設ければよいことになる。

（3.3）デコーダ次に第２図で示されたデコーダ31,32,33および44の具体
例について述べる。これらのデコーダは全く同じ構成を
とることができるので，デコーダ31を例にとって説明す
る。

第５図は，入力ｘが電圧信号であるときに適用されるデ
コーダの例である。４つの出力端子ｌ＝０〜４の出力が
x₀〜x₄で示されている。第５図の回路は，基本回路を順
次接続したものであるから，その基本回路についてまず
第６図を参照して説明する。

第６図において,2つのpMOS FETQa,Qbが直列に接続され
ている。一方のFETQaのドレインに電源電圧，すなわち
Ｈレベルの電圧Vj₊₁が加えられ，他方のFETQbはそのソ
ースがゲートに接続されかつ接地されている。出力端子
は２つのFETQaとQbの接続点に設けられている（出力電
圧Ej）。この基本回路は，一方のFETQaのソースにＨレ
ベルの電圧が加えられ，そのFETQaのゲートにＬレベル
の入力電圧Vjが与えられたときにのみ，出力電圧EjがＨ
レベルになる。

さて，第５図に戻って，この回路は上述の基本回路が６
個順次接続されてなる。そのうちの３つの基本回路の一
方のFETQ₁,Q₂,Q₃に電源電圧V_DD（たとえば5V）が印加さ
れ，かつそれらのFETQ₁,Q₂,Q₃が入力電圧信号ｘによっ
て制御される。他の２つの基本回路のFETQ₅,Q₆はFETQ₁,
Q₂のドレイン側に接続され，もう１つの基本回路のFETQ
₄には電源電圧V_DDが加えられている。第５図の回路の右
側を前段側とすれば,FETQ₄,Q₅,Q₆のゲートは前段の基本
回路の出力電圧（第５図のEjに対応するもの）によって
制御される。

さらに，第７図に示すようにFETQ₁,Q₂,Q₃のドレイン電
流の立上がりしきい値V_THは相互に異なる値−θ₁,−
θ₂,−θ₃,たとえばθ_１＝0.83V,θ_２＝2.50V,θ_３＝4.
17Vにそれぞれ設定されている。V_DD−θ₃,V_DD−θ₂,V_DD
−θ_１が入力電圧ｘをレベル弁別するためのしきい値Th
₁,Th₂,Th₃になる。他のFETQ₄〜Q₁₂のしきい値V_THは1V程
度以上あればよい。

さて，入力電圧ｘがしきい値Th₁以上の場合には，最前
段の基本回路のFETQ₃のゲートにＬレベルの電圧が加え
られることになるから，この基本回路の出力電圧x₀はＨ
レベルとなる。他の出力x₁,x₂,x₃を発生する基本回路の
FETQ₆,Q₅,Q₄のゲートはＨレベルであるからこれらの出
力x₁,x₂,x₃はＬレベルである。

入力電圧ｘがTh₂＞ｘ＞Th₁のときには，各点の電圧は
（）内に示したように変化する。すなわち,FETQ₃のゲ
ートはＨレベルになるので，出力x₀はＬレベルになる。
この結果,FETQ₆のゲートがＬレベルになるから出力x₁は
Ｈレベルになる。他の出力x₂,x₃はＬレベルのままであ
る。

このようにして,Th₃＞ｘ＞Th₂のときは出力x₂のみがＨ
レベルに,Th₃＜ｘのときは出力x₃のみがＨレベルにな
る。

第５図の回路は,pMOS FETによって構成されているが,n
MOS FETを用いても同じようにデコーダを構成できるの
はいうまでもない。続いて，入力信号ｘが電流の場合の
デコーダの例について述べる。これは，電流モードで動
作する複数のリテラル回路を利用して構成することがで
きる。電流モード・リテラル回路は，出願人の先願，特
願昭60−16897に詳述されているが，ここでも簡単に説
明しておく。

４つのリテラル回路を利用した１オブ４デコーダの例が
第８図に示されている。入力電流ｘは多出力電流ミラー
54に入力し，ここで入力電流ｘと同じ値の６つの電流が
生成され，これらのうちの１つがx₀の出力を発生するリ
テラル回路50に，他の２つずつが，それぞれx₁,x₂の出
力を発生するリテラル回路51,52に，残りの１つがx₃の
出力を発生するリテラル回路53にそれぞれ送られる。

▲出力信号^ab _x▼（ａ＝0.5,b＝1.5）を発生するリテラ
ル回路51の動作について説明すると,rを基数として（ｒ
−１）の値を表わす電流源59と出力端子との間に,pMOS
FETQ_S1とnMOS FETQ_S2とが直列に接続されている。ま
た,a,bそれぞれの値を表わす電流の電流源55,56がけら
れ，これらの電流値55,56の出力側に多出力電流ミラー5
4の出力側がそれぞれ結節点57,58において接続され，こ
の結節点57,58の電圧によってFETQ_S1,Q_S2がそれぞれ制
御される。

ｘ＞ａのとき，結節点57と電位がＬレベルになり,FETQ
_S1がオンとなる。また,x＜ｂの場合に結節点58の電位が
ＨレベルになってFETQ_S2がオンとなる。したがって，第
９図（Ｂ）に示すようにａ＜ｘ＜ｂの間においてのみ，
出力端子には（ｒ−１）の電流が得られる。

同じようにリテラル回路52においては,a＝1.5,b＝2.5に
設定されているから,1.5＜ｘ＜2.5において出力端子か
ら出力電流が得られる。

リテラル回路50においては，電流源55とFETQ_S1に対応す
るものが省略されている。また,b＝0.5に設定されてい
る。したがって,x＜0.5において出力電流が得られる。

リテラル回路53においては，電流源56と結節点Q_S2に対
応するものが省略され，かつａ＝2.5に設定されている
ので,2.5＜ｘにおいて出力電流が得られる。

これらの出力電流が第９図に示されている。したがっ
て，第８図と回路からは，入力電流ｘの値に応じて,4つ
の出力端子のいずれか１つから出力電流が得られること
になる。この出力電流を，鎖線で示すように抵抗を介し
てアース側に流し，この抵抗に生ずる降下電圧によって
ANDアレイ22のスイッチＡを制御させればよい。

第８図の回路をデコーダとして使用する場合には，電流
源59の（ｒ−１）の値は任意の値でよい。

（3.4）アドレスト・スイッチの他の例第２図に示す多値論理関数回路において，アドレスト・
スイッチ23は他の回路，たとえば第10図に示すようにい
くつかのバイラテラルＴゲートによって置きかえること
も可能である。

簡略化のために，第10図に示す回路は２つの入力x,yの
場合を示している。また，第２図の電流源11〜13に代え
て，電圧源11A〜13Aが用いられている。もちろん，電流
源を設けることもできるし，その場合には電流，電圧切
替スイッチおよび抵抗を設けることもできる。

バイラテラルＴゲートとは，複数の入力信号をセレクト
信号の値によって選択することにより，そのうちの１つ
を出力信号として出力するものである。第10図におい
て，アドレスト・スイッチは，入力ｘをセレクト信号と
しかつそれぞれが４つの入力端子をもつ４つのバイラテ
ラルＴゲート61〜64と，これらのバイラテラルＴゲート
の出力を入力としかつ入力ｙをセレクト信号とする１つ
のバイラテラルＴゲート65とによって構成されている。
バイラテラルＴゲート61〜64には，第１列から第16列の
ラインが４つずつ入力している。また，バイラテラルＴ
ゲート65の出力が出力信号ｆ（x,y）を表わす。

【図面の簡単な説明】

第１図は４値３入力多値論理関数の真理値表の一例を示
す図である。第２図は，第１図に示す真理値表によって表わされる多
値関数を出力する多値論理関数回路を示す回路図であ
り，第３図は第２図の記号を説明するものである。第４図（Ａ）および（Ｂ）は，第２図に示す電流信号源
の具体的回路構成の例を示す回路図である。第５図は，第２図に示すデコーダであって電圧モードで
動作するものの具体例を示す回路図であり，第６図は第
５図の回路を説明するための基本回路を示すものであ
り，第７図は第５図に示すFETのドレイン電流の立上り
しきい値と回路のスレシホールド・レベルとの関係を示
している。第８図は，電流モードで動作するデコーダの具体例を示
す回路図であり，第９図（Ａ）〜（Ｄ）は第８図の回路
の出力信号を示すグラフである。第10図は，アドレスト・スイッチの他の例を示す回路図
である。５……出力ライン， 10,11,12,13,11A,11B,13B……信号源， 21……プログラマブル・メモリ・アレイ， 22……ANDアレイ， 23……アドレスト・スイッチ， 31,32,33……デコーダ． 61,62,63,64,65……バイラテラルＴゲート。

Claims

【特許請求の範囲】

【請求項１】適用される多値論理の複数の論理値をそれ
ぞれ表わす信号を発生する複数の多値信号源，これらの信号源にそれぞれ接続された複数の信号ライン
と，この信号ラインと交差するように配置されかつ入力
信号の組合せの数に等しい数のアドレス・ラインとを含
み，これらの両ラインの交差点に結節点をプログラム可
能なプログラマブル・メモリ・アレイ，多値入力信号によって上記アドレス・ラインのいずれか
１つを選択的に導通させるアドレスト・スイッチ，およ
びアドレスト・スイッチの出力側においてアドレス・ライ
ンのすべてに接続されている出力ライン，を備えているプログラマブル多値論理関数回路。