JPH0723336A - 復号化装置 - Google Patents
復号化装置Info
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- JPH0723336A JPH0723336A JP5165626A JP16562693A JPH0723336A JP H0723336 A JPH0723336 A JP H0723336A JP 5165626 A JP5165626 A JP 5165626A JP 16562693 A JP16562693 A JP 16562693A JP H0723336 A JPH0723336 A JP H0723336A
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- Television Signal Processing For Recording (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 回路規模を増大することなく、相関の低いデ
ータを用いてエラーブロックのデータを補間した場合で
も、補間画像の画質の劣化を防ぐことが可能な復号化装
置を提供する。 【構成】 復号化装置は、画像信号を複数画素毎にブロ
ック符号化したデータを前記ブロック単位に復号化する
復号化装置であって、誤りデータを検出する誤り検出手
段と、前記誤り検出手段により検出された誤りデータを
含むブロックの周囲ブロック中のデータの一部を所定デ
ータに置換する置換手段とを有し、前記置換手段は、前
記周囲ブロックの、前記誤りデータを含むブロックから
の距離に応じて置換するように構成されている。
ータを用いてエラーブロックのデータを補間した場合で
も、補間画像の画質の劣化を防ぐことが可能な復号化装
置を提供する。 【構成】 復号化装置は、画像信号を複数画素毎にブロ
ック符号化したデータを前記ブロック単位に復号化する
復号化装置であって、誤りデータを検出する誤り検出手
段と、前記誤り検出手段により検出された誤りデータを
含むブロックの周囲ブロック中のデータの一部を所定デ
ータに置換する置換手段とを有し、前記置換手段は、前
記周囲ブロックの、前記誤りデータを含むブロックから
の距離に応じて置換するように構成されている。
Description
【0001】
【産業上の利用分野】本発明は、画像信号の復号化装置
に関し、特には、高能率符号化されたテレビジョン動画
像信号の誤り訂正不能データを修整して再生する復号化
装置に関するものである。
に関し、特には、高能率符号化されたテレビジョン動画
像信号の誤り訂正不能データを修整して再生する復号化
装置に関するものである。
【0002】
【従来の技術】画像信号を高能率に圧縮符号化する技術
として、直交変換符号化方式が知られている。これは、
画像信号を複数画素数毎にまとめてブロック化した後、
離散コサイン変換等の直交変換を行い、変換後の係数に
対して量子化、エントロピー符号化等を行うものであ
る。
として、直交変換符号化方式が知られている。これは、
画像信号を複数画素数毎にまとめてブロック化した後、
離散コサイン変換等の直交変換を行い、変換後の係数に
対して量子化、エントロピー符号化等を行うものであ
る。
【0003】この方式では、ブロック単位で符号化がな
されるため、符号化データに誤りが発生した場合はブロ
ック単位で符号誤りが発生する。また可変長符号が用い
られることが多いため、復号誤りが複数ブロックにわた
って伝搬し大きな画像劣化につながることが多い。そし
て、このような復号誤りのうち、誤り訂正処理を施して
も訂正しきれないデータは、誤り訂正不能データ(以下
エラーデータ)として時間的・空間的に近いブロックの
データにより補間を行っていた。
されるため、符号化データに誤りが発生した場合はブロ
ック単位で符号誤りが発生する。また可変長符号が用い
られることが多いため、復号誤りが複数ブロックにわた
って伝搬し大きな画像劣化につながることが多い。そし
て、このような復号誤りのうち、誤り訂正処理を施して
も訂正しきれないデータは、誤り訂正不能データ(以下
エラーデータ)として時間的・空間的に近いブロックの
データにより補間を行っていた。
【0004】従来、こういったエラーデータを含むブロ
ック(以下エラーブロック)の画像データを補間する
際、フレーム間補間とフィールド内補間を選択的に用い
る場合が多い。つまり、欠落ブロックの上下ブロックの
画像データのフレーム間相関(現フレームの画素と1フ
レーム前の画素との差分絶対値のブロック内加算結果)
を求め、エラーブロックの動きの有無を推定し、動き有
りの場合はフィールド内、無しの場合はフレーム間補間
が選択されていた。
ック(以下エラーブロック)の画像データを補間する
際、フレーム間補間とフィールド内補間を選択的に用い
る場合が多い。つまり、欠落ブロックの上下ブロックの
画像データのフレーム間相関(現フレームの画素と1フ
レーム前の画素との差分絶対値のブロック内加算結果)
を求め、エラーブロックの動きの有無を推定し、動き有
りの場合はフィールド内、無しの場合はフレーム間補間
が選択されていた。
【0005】
【発明が解決しようとしている課題】しかしながら、こ
のような補間を行う際、エラーブロックに対しての動き
判定が誤ってしまった場合などにおいては、補間される
画素ブロックに対して相関の低い画素データを用いて補
間されるために再生画像の画質が劣化してしまうといっ
た問題点があった。
のような補間を行う際、エラーブロックに対しての動き
判定が誤ってしまった場合などにおいては、補間される
画素ブロックに対して相関の低い画素データを用いて補
間されるために再生画像の画質が劣化してしまうといっ
た問題点があった。
【0006】この問題点の対策として、補間回路の後段
にデジタルあるいはアナログのローパスフィルタ(LP
F)を接続し、再生画像の画質劣化を低減しようとする
提案があった。
にデジタルあるいはアナログのローパスフィルタ(LP
F)を接続し、再生画像の画質劣化を低減しようとする
提案があった。
【0007】しかしながら、このようにLPFを接続す
る場合には、別途にLPFを設けなければならず、回路
の規模が増大しコストアップにつながるといった問題点
がある。
る場合には、別途にLPFを設けなければならず、回路
の規模が増大しコストアップにつながるといった問題点
がある。
【0008】前記課題を考慮して、本発明は、回路規模
を増大することなく、相関の低いデータを用いてエラー
ブロックのデータを補間した場合でも、補間画像の画質
の劣化を防ぐことが可能な復号化装置を提供することを
目的とする。
を増大することなく、相関の低いデータを用いてエラー
ブロックのデータを補間した場合でも、補間画像の画質
の劣化を防ぐことが可能な復号化装置を提供することを
目的とする。
【0009】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、画像信号を
複数画素毎にブロック化し符号化したデータを前記ブロ
ック単位で復号化する復号化装置であって、誤りデータ
を検出する検出手段と、前記検出手段により検出された
誤りデータを含むブロックの周囲ブロックのデータの一
部を所定データに置換する置換手段とを有し、前記置換
手段は、前記周囲ブロックの前記誤りデータを含むブロ
ックからの距離に応じて置換するように構成されてい
る。
決し、前記目的を達成するため、本発明は、画像信号を
複数画素毎にブロック化し符号化したデータを前記ブロ
ック単位で復号化する復号化装置であって、誤りデータ
を検出する検出手段と、前記検出手段により検出された
誤りデータを含むブロックの周囲ブロックのデータの一
部を所定データに置換する置換手段とを有し、前記置換
手段は、前記周囲ブロックの前記誤りデータを含むブロ
ックからの距離に応じて置換するように構成されてい
る。
【0010】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【0011】図1は、本発明の実施例を含む画像信号再
生装置の全体の構成を表すブロック図である。
生装置の全体の構成を表すブロック図である。
【0012】図1において、不図示の再生ヘッドにより
再生された再生信号は入力端子1より入力し、ID検出
回路2によって再生信号に含まれている画素ブロック毎
の属性データ(以下IDデータ)と画像データとに分離
される。再生信号はまた、DOS検出回路3にも入力さ
れ、DOS検出回路3はこの再生信号のエンベロープを
あらかじめ定められた一定のしきい値と比較することに
より信号中に含まれる欠落信号の割合を測定し、ドロッ
プアウトシグナル(以下DOS)として後段の書き込み
・読み出し制御回路4に出力する。この際、再生信号の
信頼性が高い場合にはハイレベル“1”の信号を、低い
場合にはローレベル“0”の信号を出力する。
再生された再生信号は入力端子1より入力し、ID検出
回路2によって再生信号に含まれている画素ブロック毎
の属性データ(以下IDデータ)と画像データとに分離
される。再生信号はまた、DOS検出回路3にも入力さ
れ、DOS検出回路3はこの再生信号のエンベロープを
あらかじめ定められた一定のしきい値と比較することに
より信号中に含まれる欠落信号の割合を測定し、ドロッ
プアウトシグナル(以下DOS)として後段の書き込み
・読み出し制御回路4に出力する。この際、再生信号の
信頼性が高い場合にはハイレベル“1”の信号を、低い
場合にはローレベル“0”の信号を出力する。
【0013】ID検出回路2からのID信号は書き込み
・読み出し制御回路4に入力され、書き込み・読み出し
制御回路4はこのIDデータの内容に基づき誤り訂正ブ
ロックを1単位としてID検出回路2から出力される画
像データをフレームメモリ5に書き込む。この書き込み
は、前述のDOSがハイレベル“1”の場合のみ、デー
タの信頼性が高いものとしてデータの書き込みを行うよ
うになっている。また、この書き込み・読み出し制御回
路4は、フラグメモリ7及びフレームメモリ8の書き込
み・読み出しの制御も行う。
・読み出し制御回路4に入力され、書き込み・読み出し
制御回路4はこのIDデータの内容に基づき誤り訂正ブ
ロックを1単位としてID検出回路2から出力される画
像データをフレームメモリ5に書き込む。この書き込み
は、前述のDOSがハイレベル“1”の場合のみ、デー
タの信頼性が高いものとしてデータの書き込みを行うよ
うになっている。また、この書き込み・読み出し制御回
路4は、フラグメモリ7及びフレームメモリ8の書き込
み・読み出しの制御も行う。
【0014】入力端子1から入力される画像データは、
離散コサイン変換(以下DCT)が施されたデータで、
原画像における画素データの空間周波数に関するデータ
となっている。フレームメモリ5に入力された画像デー
タは、誤り訂正回路6によって誤り訂正処理が施され、
誤り訂正が行われた画像データが再度フレームメモリ5
に書き込まれる。そして、誤り訂正回路6により誤り訂
正が行われた後、符号誤りが訂正できなかったデータに
対してはエラーフラグがハイレベル“1”の信号として
出力され、それ以外の誤りがないデータあるいは訂正で
きたデータに対してはエラーフラグがローレベル“0”
の信号として出力され、フラグメモリ7に入力される。
離散コサイン変換(以下DCT)が施されたデータで、
原画像における画素データの空間周波数に関するデータ
となっている。フレームメモリ5に入力された画像デー
タは、誤り訂正回路6によって誤り訂正処理が施され、
誤り訂正が行われた画像データが再度フレームメモリ5
に書き込まれる。そして、誤り訂正回路6により誤り訂
正が行われた後、符号誤りが訂正できなかったデータに
対してはエラーフラグがハイレベル“1”の信号として
出力され、それ以外の誤りがないデータあるいは訂正で
きたデータに対してはエラーフラグがローレベル“0”
の信号として出力され、フラグメモリ7に入力される。
【0015】ランダムアクセスメモリ(RAM)などア
ドレス指定可能なメモリ群で構成されているフレームメ
モリ8には誤り訂正が施されたフレームメモリ5からの
出力データが入力され、1フレーム分の画像データが記
憶される。フレームメモリ8に記憶されている画像デー
タは、画素ブロック毎に第1零挿入回路9に読み込ま
れ、周波数データのうち高周波のデータが0に置換さ
れ、置換されたデータが画素ブロック毎に再度フレーム
メモリ8に書き込まれる。この結果、フレームメモリ8
の出力する画像データは、フレームメモリ5の出力する
画像データに対し、ちょうど1フレーム前のデータとな
るように遅延されている。
ドレス指定可能なメモリ群で構成されているフレームメ
モリ8には誤り訂正が施されたフレームメモリ5からの
出力データが入力され、1フレーム分の画像データが記
憶される。フレームメモリ8に記憶されている画像デー
タは、画素ブロック毎に第1零挿入回路9に読み込ま
れ、周波数データのうち高周波のデータが0に置換さ
れ、置換されたデータが画素ブロック毎に再度フレーム
メモリ8に書き込まれる。この結果、フレームメモリ8
の出力する画像データは、フレームメモリ5の出力する
画像データに対し、ちょうど1フレーム前のデータとな
るように遅延されている。
【0016】フラグメモリ7の出力するエラーフラグは
フレームメモリ5の出力する画像データを含む画素ブロ
ックのエラーフラグとなっている。スイッチSWはフラ
グメモリ7の出力するエラーフラグが1の場合には端子
aに接続され、0の場合には端子bに接続される。この
動作により、フレームメモリ5からの出力データがエラ
ーデータであった場合、フレームメモリ8の出力データ
によりフレーム間補間が施される。
フレームメモリ5の出力する画像データを含む画素ブロ
ックのエラーフラグとなっている。スイッチSWはフラ
グメモリ7の出力するエラーフラグが1の場合には端子
aに接続され、0の場合には端子bに接続される。この
動作により、フレームメモリ5からの出力データがエラ
ーデータであった場合、フレームメモリ8の出力データ
によりフレーム間補間が施される。
【0017】また、フラグメモリ7が出力するエラーフ
ラグは、書き込み・読み出し制御回路4及び重み付け回
路11にも入力される。フラグメモリ7からのエラーフ
ラグが“1”のとき、書き込み・読み出し制御回路4は
フレームメモリ5から、エラーブロックの周辺ブロック
のデータを後述のようにあらかじめ定められている順番
に読み出し、第2零挿入回路10によって、これらの周
辺ブロックのデータの一部が0に置換されるように制御
する。この際、第2零挿入回路10は、重み付け回路1
1によって、エラーブロックに対して画面上の距離が近
いブロックほど低い周波数成分まで0に置換されるよう
に制御される。
ラグは、書き込み・読み出し制御回路4及び重み付け回
路11にも入力される。フラグメモリ7からのエラーフ
ラグが“1”のとき、書き込み・読み出し制御回路4は
フレームメモリ5から、エラーブロックの周辺ブロック
のデータを後述のようにあらかじめ定められている順番
に読み出し、第2零挿入回路10によって、これらの周
辺ブロックのデータの一部が0に置換されるように制御
する。この際、第2零挿入回路10は、重み付け回路1
1によって、エラーブロックに対して画面上の距離が近
いブロックほど低い周波数成分まで0に置換されるよう
に制御される。
【0018】スイッチSWの出力データは、画素ブロッ
クごとにデータメモリから逆量子化回路12に入力され
逆量子化された後、逆DCT回路13に入力され逆DC
Tが行われ、周波数データから通常の画素データにな
る。この際、誤りがあってフレーム間補間されている画
素ブロックのデータは高周波成分が0となっているの
で、高周波成分を含まない軟調な画像の画素データとな
る。また、エラーブロックの周辺ブロックは、エラーブ
ロックに対して画面上の距離が近いブロックほど低い周
波数まで0に置換されているので、エラーブロックを中
心に周辺に行くほど軟調でない画像の画素データとな
る。
クごとにデータメモリから逆量子化回路12に入力され
逆量子化された後、逆DCT回路13に入力され逆DC
Tが行われ、周波数データから通常の画素データにな
る。この際、誤りがあってフレーム間補間されている画
素ブロックのデータは高周波成分が0となっているの
で、高周波成分を含まない軟調な画像の画素データとな
る。また、エラーブロックの周辺ブロックは、エラーブ
ロックに対して画面上の距離が近いブロックほど低い周
波数まで0に置換されているので、エラーブロックを中
心に周辺に行くほど軟調でない画像の画素データとな
る。
【0019】逆DCT回路13の出力は、周波数順に並
べられている、いわゆるジグザグスキャンされたデータ
列となっている。データ列変換回路14は、このジグザ
グスキャンされたデータ列を画素ブロック毎に画面上の
走査順に並び変える。一方、IDデータ遅延回路15
は、データ列変換回路14がデータ列を出力するタイミ
ングとそのデータ列の画素ブロックのIDデータの出力
のタイミングが合うように遅延時間が設定されていて、
IDデータ遅延回路15の出力するIDデータに基づ
き、アドレス発生回路17の出力はフレームメモリ16
に書き込まれ1フレームの走査順に並び変えられる。そ
して、この走査順に読み出されて、出力端子18から外
部へ出力される。
べられている、いわゆるジグザグスキャンされたデータ
列となっている。データ列変換回路14は、このジグザ
グスキャンされたデータ列を画素ブロック毎に画面上の
走査順に並び変える。一方、IDデータ遅延回路15
は、データ列変換回路14がデータ列を出力するタイミ
ングとそのデータ列の画素ブロックのIDデータの出力
のタイミングが合うように遅延時間が設定されていて、
IDデータ遅延回路15の出力するIDデータに基づ
き、アドレス発生回路17の出力はフレームメモリ16
に書き込まれ1フレームの走査順に並び変えられる。そ
して、この走査順に読み出されて、出力端子18から外
部へ出力される。
【0020】次に、第1零挿入回路9の動作について、
図2を用いて説明する。図2は、第1零挿入回路9の構
成例を示すブロック図である。
図2を用いて説明する。図2は、第1零挿入回路9の構
成例を示すブロック図である。
【0021】図2において、端子cには書き込み・読み
出し制御回路4からの制御信号が入力され、端子dには
第1フレームメモリ8からのデータが入力される。この
端子dへのデータの入力は、本実施例においては、8画
素×8画素で構成される画素ブロックの場合で64個の
データを1つの単位として入出力を行うものとする。端
子dから入力されたデータを第1の3ステートバッファ
(以下TSB)201が受ける際には、端子cに入力さ
れる制御信号はハイレベル“1”になっている。このと
き、第1のTSB201は端子dに入力されているデー
タをそのままファーストイン・ファーストアウト(以下
FIFO)レジスタ202に出力する。一方、このとき
第2のTSB206の出力はハイインピーダンスとな
り、第2のTSB206は端子dから切り離された状態
になっている。
出し制御回路4からの制御信号が入力され、端子dには
第1フレームメモリ8からのデータが入力される。この
端子dへのデータの入力は、本実施例においては、8画
素×8画素で構成される画素ブロックの場合で64個の
データを1つの単位として入出力を行うものとする。端
子dから入力されたデータを第1の3ステートバッファ
(以下TSB)201が受ける際には、端子cに入力さ
れる制御信号はハイレベル“1”になっている。このと
き、第1のTSB201は端子dに入力されているデー
タをそのままファーストイン・ファーストアウト(以下
FIFO)レジスタ202に出力する。一方、このとき
第2のTSB206の出力はハイインピーダンスとな
り、第2のTSB206は端子dから切り離された状態
になっている。
【0022】FIFOレジスタ202の記憶容量は、こ
こでは、64個のデータを記憶可能な容量となってい
る。FIFOレジスタ202に64個のデータが読み込
まれると、端子cに入力される制御信号はローレベル
“0”となる。このとき第1のTSB201の出力はハ
イインピーダンスとなり、第1のTSB201の出力は
FIFOレジスタ202の入力から切り離された状態と
なっている。一方、このとき第2のTSB206の出力
信号はそのまま端子dに出力される。
こでは、64個のデータを記憶可能な容量となってい
る。FIFOレジスタ202に64個のデータが読み込
まれると、端子cに入力される制御信号はローレベル
“0”となる。このとき第1のTSB201の出力はハ
イインピーダンスとなり、第1のTSB201の出力は
FIFOレジスタ202の入力から切り離された状態と
なっている。一方、このとき第2のTSB206の出力
信号はそのまま端子dに出力される。
【0023】端子cに入力される制御信号がローレベル
“0”となると、カウンタ203はFIFOレジスタ2
02が出力するデータの個数を計数する。FIFOレジ
スタ202は不図示の制御回路が出力するクロックパル
スにより、データをパルスと同じ数だけ出力する。カウ
ンタ203はこのパルスを計数することにより、FIF
Oレジスタ202が出力するデータの数を計数する。
“0”となると、カウンタ203はFIFOレジスタ2
02が出力するデータの個数を計数する。FIFOレジ
スタ202は不図示の制御回路が出力するクロックパル
スにより、データをパルスと同じ数だけ出力する。カウ
ンタ203はこのパルスを計数することにより、FIF
Oレジスタ202が出力するデータの数を計数する。
【0024】カウンタ203の出力は、比較器205で
ROM204の出力データと比較される。比較器205
はカウンタ203の出力値がROM204の出力値より
も大きい場合には“1”の信号を、小さい場合には
“0”の信号を出力する。端子dから入力されるデータ
は、画素ブロックの中で周波数の低いデータから順番に
入力される。従って、FIFOレジスタ202から出力
されるデータのうち、後の方で出力されるデータが、比
較的周波数の高い成分のデータとなる。そのため、RO
M204に記憶されている比較値は64に近い値に設定
される。つまり、ここでは、FIFOレジスタ202か
ら出力されるデータのうちROM204の出力値以降に
出力されたデータ以降のデータを高周波データとしてい
る。
ROM204の出力データと比較される。比較器205
はカウンタ203の出力値がROM204の出力値より
も大きい場合には“1”の信号を、小さい場合には
“0”の信号を出力する。端子dから入力されるデータ
は、画素ブロックの中で周波数の低いデータから順番に
入力される。従って、FIFOレジスタ202から出力
されるデータのうち、後の方で出力されるデータが、比
較的周波数の高い成分のデータとなる。そのため、RO
M204に記憶されている比較値は64に近い値に設定
される。つまり、ここでは、FIFOレジスタ202か
ら出力されるデータのうちROM204の出力値以降に
出力されたデータ以降のデータを高周波データとしてい
る。
【0025】スイッチSWは、比較器205の出力が
“0”の場合には端子eに、“1”の場合には端子fに
接続されることにより、FIFOレジスタ202の出力
データのうちROM204の出力値以降のデータの成分
を0に置き換えるようになっている。
“0”の場合には端子eに、“1”の場合には端子fに
接続されることにより、FIFOレジスタ202の出力
データのうちROM204の出力値以降のデータの成分
を0に置き換えるようになっている。
【0026】次に、図3及び図4を用いて第2零挿入回
路10の動作について説明する。図3は、第2零挿入回
路10の構成例を示すブロック図である。なお、図2に
示す第1零挿入回路9と同一の作用を施すものについて
は、同番号を付してその詳細な説明は省略する。
路10の動作について説明する。図3は、第2零挿入回
路10の構成例を示すブロック図である。なお、図2に
示す第1零挿入回路9と同一の作用を施すものについて
は、同番号を付してその詳細な説明は省略する。
【0027】第2零挿入回路10においては、ROM2
04から読み出される比較値を端子gに入力されるデー
タによって変更している。つまり、前述のように、書き
込み・読みだし制御回路4はエラーブロックの周辺の複
数のブロックのデータを第2零挿入回路10に入力する
ように制御する。これらの周辺ブロックのフレームメモ
リ5からの読み出しは、あらかじめ定められた所定の順
番で行われる。そして、ROM204に記憶されている
複数の比較値は、読み出し制御回路401により前述の
所定の順番に対応して読み出されるようになっている。
04から読み出される比較値を端子gに入力されるデー
タによって変更している。つまり、前述のように、書き
込み・読みだし制御回路4はエラーブロックの周辺の複
数のブロックのデータを第2零挿入回路10に入力する
ように制御する。これらの周辺ブロックのフレームメモ
リ5からの読み出しは、あらかじめ定められた所定の順
番で行われる。そして、ROM204に記憶されている
複数の比較値は、読み出し制御回路401により前述の
所定の順番に対応して読み出されるようになっている。
【0028】この動作を、図4を用いて詳しく説明す
る。図4は画面上の画素ブロックを示しており、各ブロ
ック中上段のBi,j ,Bi+1,j …は画素ブロックのナン
バーを、下段の35,42…は図2及び図3に示すRO
M204に記憶されている比較値を示している。また、
周辺の斜線を施したブロックは零挿入を行わない画素ブ
ロックである。
る。図4は画面上の画素ブロックを示しており、各ブロ
ック中上段のBi,j ,Bi+1,j …は画素ブロックのナン
バーを、下段の35,42…は図2及び図3に示すRO
M204に記憶されている比較値を示している。また、
周辺の斜線を施したブロックは零挿入を行わない画素ブ
ロックである。
【0029】図4において画素ブロックBi,j がエラー
ブロックであった場合の動作を説明する。ブロックB
i,j はエラーブロックであるので、1フレーム前の画面
上で同一ブロックのデータによりフレーム間補間を行う
ことになる。このブロックBi,j の1フレーム前のデー
タがフレームメモリ8から第1零挿入回路9に読み込ま
れる。この際、第1零挿入回路9内のROM204には
比較値35が記憶されている。第1零挿入回路9は、前
述の動作に従い、ブロックBi,j の1フレーム前のブロ
ックにおける36番目以降のデータを0に変換する。
ブロックであった場合の動作を説明する。ブロックB
i,j はエラーブロックであるので、1フレーム前の画面
上で同一ブロックのデータによりフレーム間補間を行う
ことになる。このブロックBi,j の1フレーム前のデー
タがフレームメモリ8から第1零挿入回路9に読み込ま
れる。この際、第1零挿入回路9内のROM204には
比較値35が記憶されている。第1零挿入回路9は、前
述の動作に従い、ブロックBi,j の1フレーム前のブロ
ックにおける36番目以降のデータを0に変換する。
【0030】一方、第2零挿入回路10には、後述のよ
うな順番でフレームメモリ5からブロックBi,j の周辺
ブロックのデータが読み込まれる。第2零挿入回路10
には、例えばブロックBi,j-1 ,Bi-1,j ,Bi+1,j ,
Bi,j+1 ,Bi-1,j-1 ,Bi+1,j-1 ,Bi-1,j+1 ,B
i+1,j+1 ,Bi,j-2 ,Bi-2,j ,Bi+2,j ,Bi,j+2 の
順番で画素ブロックのデータが読み込まれる。第2零挿
入回路10の読み出し制御回路301は、書き込み・読
み出し制御回路4の出力する制御信号とフラグメモリ7
の出力するエラーフラグとから、ブロックBi,j-1 ,B
i-1,j ,Bi+1,j,Bi,j+1 のデータが読み込まれてい
るときには比較値42を、ブロックBi-1,j-1 ,B
i+1,j-1 ,Bi-1,j+1 ,Bi+1,j+1 のデータが読み込ま
れているときには比較値48を、ブロックBi,j-2 ,B
i-2,j ,Bi+2,j ,Bi,j+2 のデータが読み込まれてい
るときには比較値53をそれぞれ出力するように、RO
M204の読み出しを制御する。第2零挿入回路10
は、このような動作に従い、図4に示す各ブロックのデ
ータの、対応する比較値以降のデータを0に置換する。
うな順番でフレームメモリ5からブロックBi,j の周辺
ブロックのデータが読み込まれる。第2零挿入回路10
には、例えばブロックBi,j-1 ,Bi-1,j ,Bi+1,j ,
Bi,j+1 ,Bi-1,j-1 ,Bi+1,j-1 ,Bi-1,j+1 ,B
i+1,j+1 ,Bi,j-2 ,Bi-2,j ,Bi+2,j ,Bi,j+2 の
順番で画素ブロックのデータが読み込まれる。第2零挿
入回路10の読み出し制御回路301は、書き込み・読
み出し制御回路4の出力する制御信号とフラグメモリ7
の出力するエラーフラグとから、ブロックBi,j-1 ,B
i-1,j ,Bi+1,j,Bi,j+1 のデータが読み込まれてい
るときには比較値42を、ブロックBi-1,j-1 ,B
i+1,j-1 ,Bi-1,j+1 ,Bi+1,j+1 のデータが読み込ま
れているときには比較値48を、ブロックBi,j-2 ,B
i-2,j ,Bi+2,j ,Bi,j+2 のデータが読み込まれてい
るときには比較値53をそれぞれ出力するように、RO
M204の読み出しを制御する。第2零挿入回路10
は、このような動作に従い、図4に示す各ブロックのデ
ータの、対応する比較値以降のデータを0に置換する。
【0031】以上説明したように、本実施例においては
フレーム間補間される画素ブロック及び補間されるブロ
ックの周辺ブロックのデータが高周波成分を含まないの
で軟調に表示され、補間されたブロック及び周辺ブロッ
クの画像の不連続性が低減され、画像劣化が視覚特性上
目立ちにくくなる。
フレーム間補間される画素ブロック及び補間されるブロ
ックの周辺ブロックのデータが高周波成分を含まないの
で軟調に表示され、補間されたブロック及び周辺ブロッ
クの画像の不連続性が低減され、画像劣化が視覚特性上
目立ちにくくなる。
【0032】さらに本実施例においては、補間に用いる
フレームメモリに入力される画像データは高能率符号化
されているので、補間に用いるフレームメモリの容量を
小さくでき、コストダウンすることができるという効果
もある。
フレームメモリに入力される画像データは高能率符号化
されているので、補間に用いるフレームメモリの容量を
小さくでき、コストダウンすることができるという効果
もある。
【0033】なお、本実施例に用いる零挿入回路内のR
OMに記憶する比較データは、必ずしも35でなくとも
よく、多数の比較値を記憶しておき、画素ブロックの周
波数データの分布等により適応的に比較値を切り換えて
読み出すようにしてもよい。
OMに記憶する比較データは、必ずしも35でなくとも
よく、多数の比較値を記憶しておき、画素ブロックの周
波数データの分布等により適応的に比較値を切り換えて
読み出すようにしてもよい。
【0034】次に、図5乃至図7を用いて本発明の第2
の実施例について説明する。なお、第1の実施例と同一
または同様の作用を施す部材には、同番号を付してその
詳細な説明は省略する。
の実施例について説明する。なお、第1の実施例と同一
または同様の作用を施す部材には、同番号を付してその
詳細な説明は省略する。
【0035】本実施例においては、前述のフレーム間補
間に加えて、エラーブロックの動き情報によりフィール
ド内補間を用いる。
間に加えて、エラーブロックの動き情報によりフィール
ド内補間を用いる。
【0036】図5において、501は補間回路であり、
この補間回路501内の動き判定回路の出力に基づい
て、誤っている画素ブロックの補間をフレーム間・フィ
ールド内補間で切り換えて出力する。
この補間回路501内の動き判定回路の出力に基づい
て、誤っている画素ブロックの補間をフレーム間・フィ
ールド内補間で切り換えて出力する。
【0037】図6を用いてこの補間回路501の動作に
ついて説明する。本実施例のおいても、画素ブロックは
8画素×8画素で構成されているとする。図6におい
て、端子eには、フレームメモリ14からの画像データ
が入力される。この画素データは、画像ブロックの動き
判定に用いるためにフレーム遅延回路4及び動き判定回
路607に入力される。フレーム遅延回路601は、入
力画素データを1フレーム分遅延させて動き判定回路6
07に出力する。動き判定回路607は、端子eからの
画素データと、フレーム遅延回路601の出力データと
の差分の絶対値を1画素ブロックにわたり積算し、この
積算値をあらかじめ設定された比較値と比較することに
より画素ブロック毎の動きを判定する。そして、動きが
ある場合は“1”を、なければ“0”を出力する。
ついて説明する。本実施例のおいても、画素ブロックは
8画素×8画素で構成されているとする。図6におい
て、端子eには、フレームメモリ14からの画像データ
が入力される。この画素データは、画像ブロックの動き
判定に用いるためにフレーム遅延回路4及び動き判定回
路607に入力される。フレーム遅延回路601は、入
力画素データを1フレーム分遅延させて動き判定回路6
07に出力する。動き判定回路607は、端子eからの
画素データと、フレーム遅延回路601の出力データと
の差分の絶対値を1画素ブロックにわたり積算し、この
積算値をあらかじめ設定された比較値と比較することに
より画素ブロック毎の動きを判定する。そして、動きが
ある場合は“1”を、なければ“0”を出力する。
【0038】次に、本実施例におけるフィールド内補間
について説明する。本実施例では、フィールド内補間
は、エラーブロックの上下に隣接するブロックのデータ
を用いて、垂直方向に行う。そのため、端子eより入力
された画像データは、8H遅延回路602,603及び
1H遅延回路604によりそれぞれ8H,1H分の遅延
がかけられる。補間演算回路605に入力される画素デ
ータのうち、一方の入力である8H遅延回路602の出
力する画素データは、8H遅延回路603の出力する画
素データに対し画面上で垂直方向に8ライン下のデータ
であり、他方の入力である1H遅延回路404の出力す
る画素データは、8H遅延回路603の出力する画素デ
ータに対し画面上で垂直方向に1ライン上のデータであ
る。つまり、補間演算回路605には、エラーブロック
と同一フィールドの上下に隣接するブロックのうち、エ
ラーブロックに一番近いラインのデータが入力される。
補間演算回路605はこれら2つの入力画素データか
ら、垂直方向にフィールド内補間データを算出して、ス
イッチSW3の端子gに出力する。
について説明する。本実施例では、フィールド内補間
は、エラーブロックの上下に隣接するブロックのデータ
を用いて、垂直方向に行う。そのため、端子eより入力
された画像データは、8H遅延回路602,603及び
1H遅延回路604によりそれぞれ8H,1H分の遅延
がかけられる。補間演算回路605に入力される画素デ
ータのうち、一方の入力である8H遅延回路602の出
力する画素データは、8H遅延回路603の出力する画
素データに対し画面上で垂直方向に8ライン下のデータ
であり、他方の入力である1H遅延回路404の出力す
る画素データは、8H遅延回路603の出力する画素デ
ータに対し画面上で垂直方向に1ライン上のデータであ
る。つまり、補間演算回路605には、エラーブロック
と同一フィールドの上下に隣接するブロックのうち、エ
ラーブロックに一番近いラインのデータが入力される。
補間演算回路605はこれら2つの入力画素データか
ら、垂直方向にフィールド内補間データを算出して、ス
イッチSW3の端子gに出力する。
【0039】また、8H遅延回路603の出力データ
は、フラグ遅延回路607の出力するエラーフラグが
“1”であれば、すでに第1のフレームメモリ8により
フレーム間補間が施されている。この8H遅延回路60
3の出力はスイッチSW3の端子に接続されている。
は、フラグ遅延回路607の出力するエラーフラグが
“1”であれば、すでに第1のフレームメモリ8により
フレーム間補間が施されている。この8H遅延回路60
3の出力はスイッチSW3の端子に接続されている。
【0040】AND回路608の出力するデータは、動
き判定回路606の出力する動きデータが“1”で、か
つ、フラグ遅延回路607の出力するエラーフラグが
“1”のとき“1”となる。スイッチSW1は、AND
回路608の出力する信号が“1”のときにはフィール
ド内補間データである補間演算回路605の出力を、
“0”のときには8H遅延回路603の出力を出力す
る。つまり、エラーブロックに動きがある場合はフィー
ルド内補間データを出力し、動きがない場合はフレーム
間補間データをそのまま出力する。
き判定回路606の出力する動きデータが“1”で、か
つ、フラグ遅延回路607の出力するエラーフラグが
“1”のとき“1”となる。スイッチSW1は、AND
回路608の出力する信号が“1”のときにはフィール
ド内補間データである補間演算回路605の出力を、
“0”のときには8H遅延回路603の出力を出力す
る。つまり、エラーブロックに動きがある場合はフィー
ルド内補間データを出力し、動きがない場合はフレーム
間補間データをそのまま出力する。
【0041】次に、図7を用いて、補間回路501にお
ける補間演算回路605の動作について説明する。図7
は、補間演算回路の構成例を示したブロック図である。
ける補間演算回路605の動作について説明する。図7
は、補間演算回路の構成例を示したブロック図である。
【0042】図7において、端子iには補間するブロッ
クに対し画面上で隣接する下ブロックのデータが入力さ
れ、端子jには同様に下ブロックのデータがそれぞれ入
力される。減算器701により、これらの入力データの
差分が得られる。この差分を定係数乗算器702により
1/9倍することにより、補間するブロックにおける垂
直方向の1画素あたりの増分が算出される。この増分
は、TSB703及び1Hメモリ704とに入力され
る。
クに対し画面上で隣接する下ブロックのデータが入力さ
れ、端子jには同様に下ブロックのデータがそれぞれ入
力される。減算器701により、これらの入力データの
差分が得られる。この差分を定係数乗算器702により
1/9倍することにより、補間するブロックにおける垂
直方向の1画素あたりの増分が算出される。この増分
は、TSB703及び1Hメモリ704とに入力され
る。
【0043】TSB703,705はバッファ制御回路
706によって制御されている。TSB703は、バッ
ファ制御回路706の出力が“0”のときは入力をその
まま出力し、“1”のときは出力がハイインピーダンス
になる。また、TSB705は、バッファ制御回路70
6の出力が“1”のときは入力をそのまま出力し、
“0”のときは出力がハイインピーダンスになる。
706によって制御されている。TSB703は、バッ
ファ制御回路706の出力が“0”のときは入力をその
まま出力し、“1”のときは出力がハイインピーダンス
になる。また、TSB705は、バッファ制御回路70
6の出力が“1”のときは入力をそのまま出力し、
“0”のときは出力がハイインピーダンスになる。
【0044】補間する画素ブロックの1ライン目を補間
するときは、バッファ制御回路706の出力は“0”に
なっている。このため定係数乗算器702の出力は、T
SB703を通じて乗算器708に出力されている。ま
たこのとき、定係数乗算器702の出力は1Hメモリ7
04に入力され、1ライン分の定係数乗算器702の出
力が記憶される。また2ライン目から8ライン目までを
補間するときは、バッファ制御回路706の出力を
“1”にする。1Hメモリ704はこのとき、1ライン
分の定係数乗算器702の出力を出力する。このため、
1Hメモリ704の出力は、TSB705を通じて乗算
器708に出力される。
するときは、バッファ制御回路706の出力は“0”に
なっている。このため定係数乗算器702の出力は、T
SB703を通じて乗算器708に出力されている。ま
たこのとき、定係数乗算器702の出力は1Hメモリ7
04に入力され、1ライン分の定係数乗算器702の出
力が記憶される。また2ライン目から8ライン目までを
補間するときは、バッファ制御回路706の出力を
“1”にする。1Hメモリ704はこのとき、1ライン
分の定係数乗算器702の出力を出力する。このため、
1Hメモリ704の出力は、TSB705を通じて乗算
器708に出力される。
【0045】ラインカウンタ707は、補間する画素ブ
ロックの現在補間されているライン数を出力するように
なっていて、例えば補間するブロックの4ライン目を補
間するときは4を出力する。ラインカウンタ707の出
力とTSB703または705の出力とを乗算器708
で乗算し、この乗算結果と端子iの入力との和を加算器
709により算出することにより、フィールド内補間デ
ータが生成される。
ロックの現在補間されているライン数を出力するように
なっていて、例えば補間するブロックの4ライン目を補
間するときは4を出力する。ラインカウンタ707の出
力とTSB703または705の出力とを乗算器708
で乗算し、この乗算結果と端子iの入力との和を加算器
709により算出することにより、フィールド内補間デ
ータが生成される。
【0046】なお、本実施例においては、フィールド内
補間は垂直方向に行うとしたが、横方向に補間してもよ
い。
補間は垂直方向に行うとしたが、横方向に補間してもよ
い。
【0047】本実施例においては、第1の実施例におけ
るフレーム間補間に加えてフィールド内補間も行うの
で、これらをエラーブロックの動きに応じて適応的に補
間を切り換えることができる。さらに、動き判定が誤っ
て判定され、相関の低いデータで補間を行っても、補間
されたブロック及びその周辺ブロックの画像が軟調に再
生され、補間画像の画質劣化を抑えることができる。
るフレーム間補間に加えてフィールド内補間も行うの
で、これらをエラーブロックの動きに応じて適応的に補
間を切り換えることができる。さらに、動き判定が誤っ
て判定され、相関の低いデータで補間を行っても、補間
されたブロック及びその周辺ブロックの画像が軟調に再
生され、補間画像の画質劣化を抑えることができる。
【0048】
【発明の効果】以上の説明から明らかなように、本発明
は、ブロック符号化画像信号の修整において、エラーブ
ロックのデータを修整する際に、フレーム間補間に用い
るブロックに加えて、エラーブロックの周辺ブロックの
高周波成分のデータをもとのデータよりもレベルの低い
データで置き換えている。
は、ブロック符号化画像信号の修整において、エラーブ
ロックのデータを修整する際に、フレーム間補間に用い
るブロックに加えて、エラーブロックの周辺ブロックの
高周波成分のデータをもとのデータよりもレベルの低い
データで置き換えている。
【0049】そのため、エラーブロックと相関の低いブ
ロックを用いて補間してしまった場合や、エラーブロッ
クの動きが中程度の場合等に、周囲の正しく再生された
ブロックの画像と違和感がなくなり、画質の劣化を抑え
ることができる。
ロックを用いて補間してしまった場合や、エラーブロッ
クの動きが中程度の場合等に、周囲の正しく再生された
ブロックの画像と違和感がなくなり、画質の劣化を抑え
ることができる。
【0050】また、本発明は、フレーム間補間とフィー
ルド内補間とを、エラーブロックの動きに合わせて選択
的に行い、フレーム間補間を行った際には、フレーム間
補間に用いるブロックに加えて、エラーブロックの周辺
ブロックの高周波成分のデータを基のデータよりもレベ
ルの低いデータで置き換えている。
ルド内補間とを、エラーブロックの動きに合わせて選択
的に行い、フレーム間補間を行った際には、フレーム間
補間に用いるブロックに加えて、エラーブロックの周辺
ブロックの高周波成分のデータを基のデータよりもレベ
ルの低いデータで置き換えている。
【0051】そのため、エラーブロックの動きに合わせ
た補間が行え、また、動き判定が誤って相関の低いデー
タにより補間を行ってしまった場合でも、周辺ブロック
と違和感がない。
た補間が行え、また、動き判定が誤って相関の低いデー
タにより補間を行ってしまった場合でも、周辺ブロック
と違和感がない。
【図1】本発明の第1の実施例である、画像信号再生装
置のブロック図である。
置のブロック図である。
【図2】本発明の実施例における、第1零挿入回路のブ
ロック図である。
ロック図である。
【図3】本発明の実施例における、第2零挿入回路のブ
ロック図である。
ロック図である。
【図4】本発明の実施例における、第2零挿入回路の動
作を説明するための図である。
作を説明するための図である。
【図5】本発明の第2の実施例である、画像信号再生装
置のブロック図である。
置のブロック図である。
【図6】本発明の実施例における、補間回路のブロック
図である。
図である。
【図7】本発明の実施例における、補間演算回路のブロ
ック図である。
ック図である。
4 書き込み・読み出し制御回路 6 誤り訂正回路 9 第1零挿入回路 10 第2零挿入回路 501 補間回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04N 7/24
Claims (4)
- 【請求項1】 画像信号を複数画素毎にブロック化し符
号化したデータを前記ブロック単位で復号化する復号化
装置であって、 誤りデータを検出する検出手段と、 前記検出手段により検出された誤りデータを含むブロッ
クの周囲ブロックのデータの一部を所定データに置換す
る置換手段とを有し、 前記置換手段は、前記周囲ブロックの前記誤りデータを
含むブロックからの距離に応じて置換することを特徴と
する復号化装置。 - 【請求項2】 請求項1において、前記復号化装置は更
に、前記置換手段により置換されたブロックを用いて、
前記誤りデータを含むブロックを補間する第1の補間手
段を有することを特徴とする復号化装置。 - 【請求項3】 請求項2において、前記復号化装置は更
に、前記誤りデータを含むブロックを該ブロックと同一
画面上のブロックにより補間する第2の補間手段を有す
ることを特徴とする復号化装置。 - 【請求項4】 請求項3において、前記復号化装置は更
に、前記誤りデータを含むブロックの動きを検出する動
き検出手段と、 前記動き検出手段の出力に応じて、前記第1の補間手段
と前記第2の補間手段を選択する選択手段とを有するこ
とを特徴とする復号化装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5165626A JPH0723336A (ja) | 1993-07-05 | 1993-07-05 | 復号化装置 |
US08/959,297 US6002837A (en) | 1993-06-30 | 1997-10-24 | Image reproducing apparatus reproducing coded image signals while concealing data which cannot be decoded |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5165626A JPH0723336A (ja) | 1993-07-05 | 1993-07-05 | 復号化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0723336A true JPH0723336A (ja) | 1995-01-24 |
Family
ID=15815943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5165626A Withdrawn JPH0723336A (ja) | 1993-06-30 | 1993-07-05 | 復号化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0723336A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1315101C (zh) * | 2002-08-29 | 2007-05-09 | 联发科技股份有限公司 | 动态影像压缩的画面处理方法与装置 |
-
1993
- 1993-07-05 JP JP5165626A patent/JPH0723336A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1315101C (zh) * | 2002-08-29 | 2007-05-09 | 联发科技股份有限公司 | 动态影像压缩的画面处理方法与装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |