JPH0723298A - Solid-state image pickup device - Google Patents
Solid-state image pickup deviceInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は固体撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device.
【0002】[0002]
【従来の技術】従来の固体撮像装置の構成を図4に示
す。この固体撮像装置は画素毎に増幅、あるいはインピ
ーダンス変換作用を有するものであって、N個の画素A
1 ,…AN と、リセットゲートR1 ,…RN と、バッフ
ァB1 ,…BN と、選択ゲートD1 ,…DN と、N+1
段のシフトレジスタ20とを備えている。図4におい
て、画素Ai (i=1,…N)の出力はバッファBi に
送出される。リセットゲートRi は、シフトレジスタ2
0の第i+1段Ei+1 からの読出しパルスFi+1 を受け
た場合にバッファBi に送出される画素Ai の出力をぎ
じゅん電圧レベルにリセットする。バッファBi は図5
に示すように4個のトランジスタTr1,Tr2,Tr3,T
r4から構成され、シフトレジスタ20の第i段Ei から
の読出しパルスFi に基づいて画素Ai の、入射光量と
積分時間に応じた出力Vout を選択ゲートDi を介して
共通出力ラインHに送出する。2. Description of the Related Art The structure of a conventional solid-state image pickup device is shown in FIG. This solid-state imaging device has an amplification or impedance conversion function for each pixel,
1, ... and A N, the reset gate R 1, ... and R N, buffer B 1, ... B N and the selection gate D 1, and ... D N, N + 1
And a shift register 20 of stages. In FIG. 4, the output of the pixel A i (i = 1, ... N) is sent to the buffer B i . The reset gate R i is the shift register 2
Resetting the output of the pixel A i sent to the buffer B i to Ki voltage level when receiving a read pulse F i + 1 from the (i + 1) stage E i + 1 of 0. The buffer B i is shown in FIG.
4 transistors T r1 , T r2 , T r3 , T
consists r4, pixel A i based on the read pulse F i from the i stage E i of the shift register 20, the amount of incident light and integration select a time output V out corresponding to the gate D i a common output line through Send to H.
【0003】選択ゲートDi はシフトレジスタ20の第
i段Ei の読出しパルスFi に基づいてONする。The selection gate D i is turned on based on the read pulse F i of the i-th stage E i of the shift register 20.
【0004】この固体撮像装置においては、バッファB
i (i=1,…N)は前述したように図5に示すように
構成される。すなわち、トランジスタTr1に示すように
構成される。すなわち、トランジスタTr1とトランジス
タTr2は直列に接続されており、そしてトランジスタT
r1のソースは電源に接続され、トランジスタTr2のドレ
インは接地されている。又、トランジスタTr3とトラン
ジスタTr4は直列に接続されており、トランジスタTr3
のソースは電源に接続され、Tr4のドレインは接地され
ている。そしてトランジスタTr2及びTr4の各ゲートは
トランジスタTr1とトランジスタTr2の接続点に接続さ
れている。又、トランジスタTr1のゲートには読出し信
号Fi が供給され、トランジスタTr3のゲートには画素
Ai の出力Ji が供給されて、トランジスタTr3とTr4
の接続点から出力Vout が出力される。In this solid-state image pickup device, the buffer B
i (i = 1, ... N) is configured as shown in FIG. 5 as described above. That is, it is configured as shown in the transistor T r1 . That is, the transistor T r1 and the transistor T r2 are connected in series, and the transistor T r1
The source of r1 is connected to the power supply, and the drain of transistor T r2 is grounded. Further, the transistor T r3 and the transistor T r4 are connected in series, and the transistor T r3
Is connected to the power supply and the drain of T r4 is grounded. The gates of the transistors T r2 and T r4 are connected to the connection point of the transistors T r1 and T r2 . Further, the gate of the transistor T r1 is supplied with the read signal F i, the gate of the transistor T r3 is supplied the output J i of pixels A i, the transistors T r3 and T r4
The output V out is output from the connection point.
【0005】このように構成されたバッファBi の動作
について図5を参照して説明する。トランジスタTr3の
ゲートはリセットゲートRi ならびに画素Ai に接続し
ており、その電圧ノードは、リセットゲートRi がON
したときの基準電圧レベルから画素Ai の入射光量と積
分時間に応じた信号レベルの電圧Ji が常に印加されて
いる状態にある。The operation of the buffer B i thus constructed will be described with reference to FIG. The gate of the transistor T r3 is connected to the reset gate R i and the pixel A i , and its voltage node is such that the reset gate R i is ON.
The voltage J i having a signal level corresponding to the amount of incident light of the pixel A i and the integration time is always applied from the reference voltage level at that time.
【0006】しかし、トランジスタTr3のドレイン部は
高インピーダンスにあるためトランジスタTr3のゲート
に印加される画素Ai の出力電圧に応じて出力信号が得
られない。このためトランジスタTr3のドレイン部のイ
ンピーダンスを下げることにより、画素Ai の出力電圧
に応じた出力信号を得ることが必要である。そこで、バ
ッファBi はトランジスタTr1のゲートに出力読み出し
パルスFi が印加されると、読み出しパルスFi の振幅
電圧の値に比例したバイアス電圧VB を発生し、トラン
ジスタTr4のゲートに印加する。However, since the drain portion of the transistor T r3 has high impedance, an output signal cannot be obtained according to the output voltage of the pixel A i applied to the gate of the transistor T r3 . Therefore, it is necessary to obtain an output signal according to the output voltage of the pixel A i by lowering the impedance of the drain of the transistor T r3 . Therefore, in the buffer B i, when the output read pulse F i is applied to the gate of the transistor T r1 , the buffer B i generates a bias voltage V B proportional to the value of the amplitude voltage of the read pulse F i and applies it to the gate of the transistor T r4. To do.
【0007】トランジスタTr4のゲートにバイアス電圧
VB が印加されるとバイアス電圧VB の値に応じた電流
I4 がGNDに流れ、トランジスタTr3に接続されたド
レイン部のインピーダンスが下がる。したがってトラン
ジスタTr3のゲートに印加される、画素Ai の出力電圧
に応じた出力がバッファBi から出力されると同時に読
み出しパルスFi によって選択ゲートDi をONさせる
と、この選択ゲートDi を介して画素Ai の出力電圧に
応じた出力が共通出力ラインHに送出される。When the bias voltage V B is applied to the gate of the transistor T r4 , a current I 4 according to the value of the bias voltage V B flows to GND, and the impedance of the drain portion connected to the transistor T r3 decreases. Therefore applied to the gate of the transistor T r3, the output corresponding to the output voltage of the pixel A i is turning ON the selection gate D i by simultaneously reading pulse F i when output from the buffer B i, the selection gate D i An output corresponding to the output voltage of the pixel A i is sent to the common output line H via the.
【0008】[0008]
【発明が解決しようとする課題】従来技術の問題点を図
6を参照しながら説明する。Problems of the prior art will be described with reference to FIG.
【0009】従来の固体撮像装置において、バッファB
i のバイアス電圧VB はトランジスタTr1に印加される
パルスの振幅電圧により決まる。そのため読み出しパル
スFi の立ち上がり時間、立ち下がり時間、および誘導
ノイズ等による振幅電圧の変動の影響を受ける。In the conventional solid-state image pickup device, the buffer B
The bias voltage V B of i is determined by the amplitude voltage of the pulse applied to the transistor T r1 . Therefore, it is affected by the rise time and the fall time of the read pulse F i and the fluctuation of the amplitude voltage due to induced noise and the like.
【0010】ここで画素Ai のリセットゲートRi がO
Nしたときの基準電圧あるいは、入射光量と積分時間に
応じた信号レベルの電圧をV1 (一定電圧)としたと
き、バッファBi のトランジスタTr3のゲートにはこの
電圧V1 が印加される。このとき読み出しパルスFi が
バッファBi のトランジスタTr1のゲートに印加される
とバイアス電圧VB はこの読み出しパルスFi の立ち上
がり時間、立ち下がり時間、および誘導ノイズ等による
振幅電圧の変動に応じた電圧となる。これをトランジス
タTr4が受けてトランジスタTr3と接続したドレイン部
のインピーダンスを下げ、選択ゲートDi が読出しパル
スFi によりONされることにより、画素Ai の入射光
量と積分時間に応じた出力が共通出力ラインHに読出さ
れる。そして、画素Ai の出力が読み出されている期間
中はトランジスタTr3のゲートに印加された電圧V1 に
応じた安定した電圧V1 ′が発生されなければならない
が、読み出しパルスFi の立ち上がり時間、立ち下がり
時間、および誘導ノイス等による振幅電圧の変動に応じ
たバイアス電圧VB により出力電圧V1 ′も変動して、
擬似信号成分として出力信号に乗るため、真の出力信号
を得るにはこの擬似信号成分を取り除くため信号処理回
路が必要になりそのための周辺回路が複雑となり使用上
不便であった。[0010] reset gate R i here pixel A i is O
When the reference voltage at the time of N or the voltage of the signal level according to the incident light amount and the integration time is V 1 (constant voltage), this voltage V 1 is applied to the gate of the transistor T r3 of the buffer B i. . At this time, when the read pulse F i is applied to the gate of the transistor T r1 of the buffer B i , the bias voltage V B changes according to the rise time, the fall time of the read pulse F i , and the fluctuation of the amplitude voltage due to induced noise or the like. Voltage. The transistor T r4 receives this and lowers the impedance of the drain part connected to the transistor T r3, and the selection gate D i is turned on by the read pulse F i, so that the output according to the incident light amount and integration time of the pixel A i. Are read to the common output line H. Then, while the output of the pixel A i is being read, a stable voltage V 1 ′ corresponding to the voltage V 1 applied to the gate of the transistor T r3 must be generated, but the read pulse F i The output voltage V 1 ′ also fluctuates due to the bias voltage V B corresponding to the fluctuation of the amplitude voltage due to the rise time, the fall time, and the induction noise.
Since the output signal is used as a pseudo signal component, a signal processing circuit is required to remove the pseudo signal component in order to obtain a true output signal, and the peripheral circuit for that is complicated, which is inconvenient in use.
【0011】本発明は上記事情を考慮してなされたもの
であって、安定した出力を得ることのできる固体撮像装
置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a solid-state image pickup device capable of obtaining a stable output.
【0012】[0012]
【課題を解決するための手段】本発明による固体撮像装
置は、光信号を電気信号に変換するN個の画素A1 ,…
AN と、各段がパルス信号を発生するN+2段E1 ,…
EN+2 のシフトレジスタと、N個の第1のリセットゲー
トR1 ,…RN と、N個のバッファ回路B1 ,…B
N と、N個の第2のリセットゲートTb1,…TbNと、N
個の選択ゲートD1,…DN と、共通出力ラインとを備
え、前記第1のリセットゲートRi は前記レフトレジス
タの第i+2段Ei+2 からのパルス信号に基づいて前記
画素Ai の出力を基準電圧レベルにリセットし、前記バ
ッファ回路Bi は前記シフトレジスタの第i段Ei から
のパルス信号に基づいて画素Ai の、入射光量と積分時
間に応じた出力信号を出力し、前記第2のリセットゲー
トTbiは前記シフトレジスタの第i+2段Ei+2 からの
パルス信号に基づいて前記バッファ回路Bi のコンデン
サCに保持されたバイアス電圧VB をリセットし、前記
選択ゲートDi は前記シフトレジスタの第i+1段E
i+1 からのパルス信号に基づいて前記バッファ回路Bi
の出力を前記共通出力ラインに送出することを特徴とす
る。A solid-state image pickup device according to the present invention includes N pixels A 1 , ... Which convert an optical signal into an electric signal.
A N and N + 2 stages E 1 , ..., where each stage generates a pulse signal
E N + 2 shift register, N first reset gates R 1 , ... RN , N buffer circuits B 1 , ... B
N , N second reset gates T b1 , ... T bN , N
Number of the selection gate D 1, ... D N and a common output and a line, the first reset gate R i is the pixel A i based on the pulse signal from the i + 2 stage E i + 2 of the left register Of the shift register is reset to the reference voltage level, and the buffer circuit B i outputs the output signal of the pixel A i according to the incident light amount and the integration time based on the pulse signal from the i-th stage E i of the shift register. , The second reset gate T bi resets the bias voltage V B held in the capacitor C of the buffer circuit B i based on the pulse signal from the (i + 2) th stage E i + 2 of the shift register, and the selection The gate D i is the (i + 1) th stage E of the shift register.
The buffer circuit B i based on the pulse signal from i + 1
Is output to the common output line.
【0013】[0013]
【作用】このように構成された本発明の固体撮像装置に
よれば、バッファ回路Bi は第i段Ei からのパルス信
号に基づいて起動され、第i+1段Ei+1 からのパルス
信号に基づいて画素Ai の出力信号が読出される。すな
わち、起動信号と読出し信号が分離されたことにより、
安定した出力を得ることができる。According to the solid-state image pickup device of the present invention having such a configuration, the buffer circuit B i is activated based on the pulse signal from the i-th stage E i and the pulse signal from the i + 1-th stage E i + 1. The output signal of the pixel A i is read based on That is, since the start signal and the read signal are separated,
A stable output can be obtained.
【0014】[0014]
【実施例】本発明による固体撮像装置の一実施例の構成
を図1に示す。この実施例の固体撮像装置は、N個の画
素A1 ,…AN と、N個のリセットゲートR1 ,…RN
と、N個のバッファB1 ,…BN と、N個のリセットゲ
ートTb1,…TbNと、N個の選択ゲートD1 ,…D
N と、N+2段のシフトレジスタ10と、共通出力ライ
ンFとを備えている。画素Ai (i=1,…N)の出力
はバッファBi に送出される。リセットゲートRi (i
=1,…N)はシフトレジスタ10の第i+2段Ei+2
からの出力信号Fi+2 に基づいて、バッファBi に送出
される画素Ai の出力を基準電圧レベルにリセットす
る。バッファBi (i=1,…N)は、シフトレジスタ
10の第i段Ei からの読出しパルスFi に基づいて、
トランジスタTr5をONしコンデンサCにバイアス電圧
VB を充電させるとともにシフトレジスタ10の第i+
1からの読み出しパルスFi+1に基づいて、画素Ai
の、入射光量と積分時間に応じた出力Vout を選択ゲー
トDi を介して共通出力ラインHに送出する。リセット
ゲートTbiはシフトレジスタ10の第i+2段Ei+2 か
らの出力信号Fi+2 に基づいてバッファBi のコンデン
サCに保持されたバイアス電圧VB をリセットする。選
択ゲートDi はシフトレジスタ10の第i+1段Ei+1
からの出力信号Fi+1 にもどついてONする。FIG. 1 shows the configuration of an embodiment of a solid-state image pickup device according to the present invention. The solid-state imaging device of this embodiment, N pieces of pixels A 1, ... and A N, N-number of the reset gate R 1, ... R N
When, N number of buffers B 1, ... B N and, N-number of the reset gate T b1, ... T bN and, N-number of select gate D 1, ... D
It is provided with N , N + 2 stages of shift registers 10, and a common output line F. The output of the pixel A i (i = 1, ... N) is sent to the buffer B i . Reset gate R i (i
= 1, ... N) is the i + 2th stage E i + 2 of the shift register 10.
The output of the pixel A i sent to the buffer B i is reset to the reference voltage level on the basis of the output signal F i + 2 from the device. The buffer B i (i = 1, ... N) is based on the read pulse F i from the i-th stage E i of the shift register 10,
The transistor T r5 is turned on to charge the capacitor C with the bias voltage V B, and at the same time, the i + th shift register 10
Based on the read pulse F i + 1 from 1 the pixel A i
The output V out according to the amount of incident light and the integration time is sent to the common output line H via the selection gate D i . The reset gate T bi resets the bias voltage V B held in the capacitor C of the buffer B i based on the output signal F i + 2 from the (i + 2) th stage E i + 2 of the shift register 10. The selection gate D i is the i + 1th stage E i + 1 of the shift register 10.
The output signal F i + 1 from is turned on.
【0015】又、上記各バッファBi (i=1,…N)
は、例えば図2に示すようにMOSトランジスタTr1,
Tr2,Tr3,Tr4,Tr5と、コンデンサCとからなって
いる。図2において、トランジスタTr1とTr2は直列に
接続されて、トランジスタTr1のソースは電源に接続さ
れ、トランジスタTr2のドレインは接地されている。そ
して各トランジスタTr1,Tr2のゲートは自身のソース
に接続されている。又、トランジスタTr3とTr4は直接
に接続されて、トランジスタTr3のソースは電源に接続
され、トランジスタTr4のドレインは接地されている。
トランジスタTr3のゲートには画素Ai の出力Ji が供
給されている。トランジスタTr5の一端はトランジスタ
Tr1とTr2の接続点に接続され、他端はトランジスタT
r4のゲートに接続されている。コンデンサCの一端はト
ランジスタTr4のゲートとトランジスタTr5の上記他端
との接続点であるノードNB に接続され、他端は接地さ
れている。又、バッファBi のリセットゲートTbiの一
端は接地され、他端はノードNB に接続されている。そ
してトランジスタTr5のゲートにはシフトレジスタ10
の第i段Ei からの信号Fi が供給され、リセットゲー
トTbiのゲートにはシフトレジスタ10の第i+2段E
i+2 からの信号Fi+2 が供給されている。Further, each buffer B i (i = 1, ... N)
MOS transistor T r1 as, for example shown in FIG. 2,
It is composed of T r2 , T r3 , T r4 and T r5 and a capacitor C. In FIG. 2, the transistors T r1 and T r2 are connected in series, the source of the transistor T r1 is connected to the power supply, and the drain of the transistor T r2 is grounded. The gates of the transistors T r1 and T r2 are connected to their sources. The transistors T r3 and T r4 are directly connected to each other, the source of the transistor T r3 is connected to the power supply, and the drain of the transistor T r4 is grounded.
The gate of the transistor T r3 are supplied with the output J i of pixels A i. One end of the transistor T r5 is connected to the connection point of the transistors T r1 and T r2 , and the other end is connected to the transistor T r5.
It is connected to the gate of r4 . One end of the capacitor C is connected to a node N B which is a connection point between the gate of the transistor T r4 and the other end of the transistor T r5 , and the other end is grounded. In addition, one end of the reset gate T bi of the buffer B i is grounded and the other end is connected to the node N B. The shift register 10 is connected to the gate of the transistor T r5.
Signal F i from the i-th stage E i is supplied, the i + 2 stage E of the shift register 10 to the gate of the reset gate T bi
The signal F i + 2 from i + 2 is supplied.
【0016】このように構成されたバッファBi の動作
を図2ならび図3を参照して説明する。The operation of the buffer B i thus constructed will be described with reference to FIGS. 2 and 3.
【0017】バッファBi のバイアス電圧VB は、シフ
トレジスタ10の第i段Ei の出力パルスFi が“H”
となるとトランジスタTr5をONし、トランジスタTr1
とTr2の構成により基づいて発生するバイアス電圧VB
はトランジスタTr5を介してトランジスタTr3のゲート
に印加されるとともに、コンデンサCを充電する。ここ
でシフトレジスタ10の第i段Ei の出力パルスFi が
“L”なるとトランジスタTr5がOFFしてトランジス
タTr1とTr2の構成に基づいて発生するバイアス電圧V
B がトランジスタTr4のゲートならびにコンデンサCに
供給されなくなるが、ノードNB のレベルはトランジス
タTr5がONのときにコンデンサCにより蓄えられてバ
イアス電圧VB に保持され続ける。次にシフトレジスタ
10の第i+1段Ei+1 にの読み出しパルスFi+1 に基
づいてONされた選択ゲートを介して画素Ai の入射光
量と積分時間に応じたバッファBi の出力を共通出力ラ
インHに送出する。そして、この出力信号の読み出し期
間が終了するとシフトレジスタ10の第i+2段Ei+2
の出力パルスFi+2 により第2のリセットゲートTbiを
ONし、これによりバッファBi のコンデンサCにより
保持されていた電圧をGNDに放電しノードNB をリセ
ットする。これにより画素Ai の入射光量と積分時間に
応じたバッファBi の出力が読み出しパルスFi+1 によ
って共通出力ラインHに出力されている間は、対応する
バッファBi のノードNB のバイアス電圧はシフトレジ
スタ10の第i段Ei の出力パルスF1 ,第i+1段E
i+1 の読み出しパルスFi+1 ならびに第i+2段Ei+2
の出力パルスFi+2 の立ち上がり時間、立ち下がり時
間、誘導ノイズ等による振幅電圧の変動に関係なく一定
となる。これにより従来バイアス電圧の変動による擬似
信号成分のない安定した出力信号が得られる。As for the bias voltage V B of the buffer B i , the output pulse F i of the i-th stage E i of the shift register 10 is “H”.
Then, the transistor T r5 is turned on and the transistor T r1 is turned on.
And bias voltage V B generated based on the configuration of T r2
Is applied to the gate of the transistor T r3 via the transistor T r5 and charges the capacitor C. Here, when the output pulse F i of the i-th stage E i of the shift register 10 becomes “L”, the transistor T r5 is turned off and the bias voltage V generated based on the configuration of the transistors T r1 and T r2.
Although B is no longer supplied to the gate of the transistor T r4 and the capacitor C, the level of the node N B is stored by the capacitor C and kept at the bias voltage V B when the transistor T r5 is ON. Next, the output of the buffer B i corresponding to the incident light amount of the pixel A i and the integration time is output via the selection gate turned on based on the read pulse F i + 1 to the (i + 1) th stage E i + 1 of the shift register 10. It is sent to the common output line H. Then, when the read-out period of this output signal ends, the i + th second stage E i + 2 of the shift register 10
The second reset gate T bi is turned on by the output pulse F i + 2 of this, whereby the voltage held by the capacitor C of the buffer B i is discharged to GND and the node N B is reset. As a result, while the output of the buffer B i corresponding to the incident light amount of the pixel A i and the integration time is being output to the common output line H by the read pulse F i + 1 , the bias of the node N B of the corresponding buffer B i is generated. The voltage is the output pulse F 1 of the i-th stage E i of the shift register 10, the (i + 1) -th stage E
i + 1 read pulse F i + 1 and i + 2nd stage E i + 2
The output pulse F i + 2 becomes constant regardless of the rise time, the fall time, the fluctuation of the amplitude voltage due to the induced noise, and the like. As a result, a stable output signal without a pseudo signal component due to a change in bias voltage can be obtained.
【0018】又、従来の場合と異なり、読出しパルスの
誘導ノイズによる擬似信号成分を取除く補正回路が不要
となり、周辺回路が単純なものとなる。Further, unlike the conventional case, the correction circuit for removing the pseudo signal component due to the inductive noise of the read pulse is unnecessary, and the peripheral circuit becomes simple.
【0019】[0019]
【発明の効果】以上述べたように本発明によればバッフ
ァの読出しパルスと起動パルスを別にしたことにより、
安定した出力信号を得ることができる。As described above, according to the present invention, since the read pulse and the start pulse of the buffer are separated,
A stable output signal can be obtained.
【図1】本発明の固体撮像装置の一実施例の構成を示す
ブロック図。FIG. 1 is a block diagram showing the configuration of an embodiment of a solid-state imaging device of the present invention.
【図2】本発明にかかるバッファの一具体例を示す回路
図。FIG. 2 is a circuit diagram showing a specific example of a buffer according to the present invention.
【図3】実施例の動作を説明するタイミングチャート。FIG. 3 is a timing chart illustrating the operation of the embodiment.
【図4】従来の固体撮像装置の構成を示すブロック図。FIG. 4 is a block diagram showing a configuration of a conventional solid-state imaging device.
【図5】従来の固体撮像装置のバッファの具体例を示す
回路図。FIG. 5 is a circuit diagram showing a specific example of a buffer of a conventional solid-state imaging device.
【図6】従来のバッファの動作を説明する回路図。FIG. 6 is a circuit diagram illustrating the operation of a conventional buffer.
Ai (i=1,…N) 画素 Bi (i=1,…N) バッファ Di (i=1,…N) 選択ゲート H 共通出力ライン Ri (i=1,…N) リセットゲート Tbi(i=1,…N) リセットゲート 10 シフトレジスタA i (i = 1, ... N) Pixel B i (i = 1, ... N) Buffer D i (i = 1, ... N) Select gate H Common output line R i (i = 1, ... N) Reset gate T bi (i = 1, ... N) reset gate 10 shift register
Claims (1)
1 ,…AN と、各段がパルス信号を発生するN+2段E
1 ,…EN+2 のシフトレジスタと、N個の第1のリセッ
トゲートR1 ,…RN と、N個のバッファ回路B1 ,…
BN と、N個の第2のリセットゲートTb1,…TbNと、
N個の選択ゲートD1 ,…DN と、共通出力ラインとを
備え、 前記第1のリセットゲートRi は前記レフトレジスタの
第i+2段Ei+2 からのパルス信号に基づいて前記画素
Ai の出力を基準電圧レベルにリセットし、 前記バッファ回路Bi は前記シフトレジスタの第i段E
i からのパルス信号に基づいて画素Ai の、入射光量と
積分時間に応じた出力信号を出力し、 前記第2のリセットゲートTbiは前記シフトレジスタの
第i+2段Ei+2 からのパルス信号に基づいて前記バッ
ファ回路Bi のコンデンサCに保持されたバイアス電圧
VB をリセットし、 前記選択ゲートDi は前記シフトレジスタの第i+1段
Ei+1 からのパルス信号に基づいて前記バッファ回路B
i の出力を前記共通出力ラインに送出することを特徴と
する固体撮像装置。1. N pixels A for converting an optical signal into an electric signal.
1 , ... A N , N + 2 stages E where each stage generates a pulse signal
1 , ... E N + 2 shift registers, N first reset gates R 1 , ... RN , and N buffer circuits B 1 ,.
B N and N second reset gates T b1 , ... T bN ,
N selected gate D 1, ... D N and, and a common output line, the first reset gate R i is the pixel A on the basis of the pulse signal from the i + 2 stage E i + 2 of the left register The output of i is reset to the reference voltage level, and the buffer circuit B i causes the i-th stage E of the shift register.
pixels A i based on the pulse signal from the i, and outputs an output signal corresponding to the amount of incident light and integration time, the second reset gate T bi pulse from the (i + 2) -th stage E i + 2 of the shift register The bias voltage V B held in the capacitor C of the buffer circuit B i is reset on the basis of the signal, and the selection gate D i sets the buffer on the basis of the pulse signal from the (i + 1) th stage E i + 1 of the shift register. Circuit B
A solid-state imaging device, wherein the output of i is sent to the common output line.
Priority Applications (1)
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JP16146993A JP3425188B2 (en) | 1993-06-30 | 1993-06-30 | Solid-state imaging device |
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JP2013009407A (en) * | 2006-08-31 | 2013-01-10 | Canon Inc | Photoelectric conversion device, imaging system, and driving method of photoelectric conversion device |
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- 1993-06-30 JP JP16146993A patent/JP3425188B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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CN102148944A (en) * | 2008-03-14 | 2011-08-10 | 佳能株式会社 | Solid-state image pickup device |
US8471942B2 (en) | 2008-03-14 | 2013-06-25 | Canon Kabushiki Kaisha | Solid-state image pickup device |
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