JPH07219772A - データキャッシュ機構 - Google Patents

Abstract

(57)【要約】 【目的】 オブジェクト・コードの互換性を維持し、命
令レベルの並列度を損なわないために、ハードウェア回
路によってエイリアス・リゾリューションと同様なアド
レス競合を解決することのできる、データキャッシュ機
構を提供することを目的とする。 【構成】 マルチポートデータメモリと、マルチポート
タグメモリと、アドレス競合を判定する _NＣ₂ 個の比較
器と、Ｎ個のロード又はストア命令を同定するＮ個のロ
ード又はストア信号と比較器で判定された _NＣ₂ 個のア
ドレス競合の有無を示す信号が入力され、Ｎ個のロード
又はストア命令のスケジュールパターンを出力するキャ
ッシュ・ヒットスケジュール手段とを備えたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータキャッシュ機構、
特にスーパースカラ等の並列処理ＣＰＵの並列度を上げ
るためのメモリアドレスの競合を回避するアルゴリズム
及び機構に関するものである。

【０００２】

【従来の技術】スーパスカラは、ハードウェア回路によ
って並列実行可能な命令を検出・スケージュールし、複
数命令の同時実行を行う高速処理プロセッサである。ス
ーパースカラでは、同時実行可能な命令の検出と並列実
行のためのハードウェア機構が必要になるが、従来の逐
次型プロセッサ（スカラプロセッサ）の命令セットを変
更せずに命令レベルの並列処理を達成できる。スーパー
スカラでは、複数命令を同時実行する（言い換えれば、
並列度を上げる）ことによってスカラプロセッサの高速
化を目指したものである。

【０００３】ここで、説明を簡略化するために、以下の
項目を仮定する。 ｉ．スケジューリング対象命令数（同時実行可能かどう
かを扱う命令数）および同時フェッチされる命令数（フ
ェッチブロック）は４命令を基本とする。４命令はプロ
グラム順にそれぞれ命令１（またはＩｎｓｔ．１，Ｉｎ
ｓｔ．はＩｎｓｔｒｕｃｔｉｏｎの略とする）、命令
２、命令３、命令４と呼ぶ。なお、本発明は４命令に限
らず２命令以上Ｎ命令まで拡張することは容易である。 ii. 全ての命令は１クロックで実行される。そのため、
浮動小数点演算やアドレス計算を供なうｌｏａｄ／ｓｔ
ｏｒｅ命令などは考慮しない。ただし、ロジックは少し
複雑になるが、実行に数クロックを要する命令を考慮す
ることは容易である。 iii.パイプライン構造は以下のような４ステージ構成を
想定している：命令フェッチ（ＩＦ；Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｆｅｔｃｈ）、命令デコード（ＩＤ；Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｄｅｃｏｄｅ）、実行（ＥＸ；Ｅｘｅ
ｃｕｔｉｏｎ）、結果の書き込み（または格納）（Ｗ
Ｂ；Ｗｒｉｔｅ Ｂａｃｋ）である（図３を参照）。

【０００４】このようなパイプライン構造は、最初にＩ
Ｆステージでは、４命令を同時に命令キャッシュ（また
は主記憶装置）から取り込む。このとき、４命令の先頭
の命令はプログラム・カウンタ（ＰＣ）から与えられ
る。次のＩＤステージの前半で、４命令のオペコード
（加算、減算のような操作を定義するビット列）とオペ
ランド（演算の対象を示す。本例では、具体的にはレジ
スタの番地を指定する。）がそれぞれデコード（解読）
される。そして、この解読の結果、各命令の種類が分か
り、その信号が生成される（本例では、ｌｏａｄ／ｓｔ
ｏｒｅ命令を同定するｌｏａｄ／ｓｔｏｒｅ信号とな
り、ｌｏａｄ／ｓｔｏｒｅ命令と同じ数の、４つのｌｏ
ａｄ／ｓｔｏｒｅ信号が生成される）。そして、ＩＤス
テージの後半で、オペランドの値がレジスタ・ファイル
から読み込まれる。この読み込みと並行して命令発行の
ためのスケジューリングがなされる。

【０００５】次のＥＸステージではＡＬＵ（Ａｒｉｔｈ
ｍｅｔｉｃ ａｎｄ ｌｏｇｉｃｕｎｉｔ：演算処理ユ
ニット）命令は演算を行ない、ｌｏａｄ／ｓｔｏｒｅ命
令はデータ・キャッシュにアクセスする。最後のＷＢス
テージでは、ＥＸステージの結果をレジスタ・ファイル
に書き込む。

【０００６】従来、マルチポート・キャッシュを使用
し、複数のｌｏａｄ／ｓｔｏｒｅ命令がキャッシュにヒ
ットすれば、これら複数の命令の同時実行が可能である
が、この同時実行を可能とするためには、メモリアクセ
ス命令のメモリ参照アドレスが一致する場合（メモリア
ドレス競合）、これを回避する機構が必要である。もし
これらのアドレスが同一であれば、たとえばマルチポー
ト・データメモリを使用していても、同一アドレスへの
同時読み書きや同時書き込みが不可能となるからである
（一種の構造ハザード）。

【０００７】従来、このメモリアドレス競合を回避する
ためのソフトウェア指向のアプローチを“エイリアス・
リゾリューション（ａｌｉａｓ ｒｅｓｏｌｕｔｉｏ
ｎ）”といい、Ｗａｌｌは、エイリアス・リゾリューシ
ョンが命令レベルの並列度の抽出に貢献することを示し
た（Ｄ．Ｗ．Ｗａｌｌ，“Ｌｉｍｉｔｓ ｏｆ Ｉｎｓ
ｔｒｕｃｔｉｏｎ−Ｌｅｖｅｌ Ｐａｒａｌｌｅｌｉｓ
ｍ”，Ｐｒｏｃ． Ｆｏｕｒｔｈ Ｉｎｔ’ｌ Ｃｏｎ
ｆ． Ａｒｃｈｉｔｅｃｔｕｒａｌ Ｓｕｐｐｏｒｔ
ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｌａｎｇｕａｇｅｓ
ａｎｄ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ，ｐ
ｐ．１７６−１８８，１９９１を参照）。例えば、ｉｎ
ｓｔｒｕｃｔｉｏｎ ｉｎｓｐｅｃｔｉｏｎ（上記文献
を参照）やｒｕｎ−ｔｉｍｅ ｄｉｓａｓｍｂｉｇｕａ
ｔｉｏｎ（以下ＲＴＤと略す）（Ａ．Ｎｉｃｏｌａｕ，
“Ｒｕｎ−Ｔｉｍｅ Ｄｉｓａｍｂｉｇｕａｔｉｏｎ：
Ｃｏｐｉｎｇ ｗｉｔｈ Ｓｔａｔｉｃａｌｌｙ Ｕｎ
ｐｒｅｄｉｃｔａｂｌｅＤｅｐｅｎｄｅｎｃｉｅｓ”，
ＩＥＥＥ Ｔｒａｎｓ． Ｃｏｍｐｕｔ．，Ｖｏｌ．３
８，Ｎｏ．５，ｐｐ．６６３−６７８，１９８８を参
照）などの、高機能最適化コンパイラだけがエイリアス
・リゾリューションを解決できるものであった。

【０００８】

【発明が解決しようとする課題】いくつかのスーパース
カラはｌｏａｄ／ｓｔｏｒｅ命令の正しい実行を保証す
るためにＲＴＤと同様な方法を使用していが、上記のよ
うな方法は、ＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｗｏｒｄ；長命令によって多数のＡＬ
Ｕ、ロードストアユニットを独立に並列制御するプロセ
ッサで、ハードウェア回路ではなく、コンパイラが長命
令語の中に含まれる複数の命令が同時に実行可能なよう
に、長命令語を生成する）のようなソース・コードのレ
ベルの並列度を高める場合には効果的だが、オブジェク
ト・コードのレベルでは、エイリアス・リゾリューショ
ンを検出するために、オブジェクト・コードに対し、命
令を挿入しなければならず、並列度を損なうことになる
ため、それほど効果的ではないという問題点があった。

【０００９】また、ＤＳＮＳプロセッサ（納富・ほか３
名、“ＤＳＮ型スーパースカラ・プロセッサ・プロトタ
イプのロードストア・パイプライン”、情報処理学会研
究報告、９１−ＡＲＣ−８６、１９９１を参照）では、
ハードウェアによる検出は一切行なわず、コンパイル時
の静的な検出で全て対応しており、このコンパイラは個
々のｌｏａｄ／ｓｔｏｒｅ命令に実行順序を指定する情
報を付加して（すなわち命令を変形している。）、実行
時にこれに基づいて制御しているので、オブジェクト・
コードの互換性がなくなるという問題点があった。

【００１０】本発明は、このような問題点を解決するた
めになされたものであり、オブジェクト・コードの互換
性を維持し、命令レベルの並列度を損なわないために、
ハードウェア回路によってエイリアス・リゾリューショ
ンと同様なアドレス競合を解決するものであり、命令の
実行時に、アドレス競合を検出し、これが無ければマル
チポート・キャッシュを使用することによって、２つ以
上のｌｏａｄ／ｓｔｏｒｅ命令を同時に実行することの
できるデータキャッシュ機構を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】第１の発明に係るデータ
キャッシュ機構は、マルチポートデータメモリと、マル
チポートタグメモリと、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命
令間の参照アドレスが同一かどうかのアドレス競合を判
定する _NＣ₂ 個の比較器と、Ｎ個のｌｏａｄ／ｓｔｏｒ
ｅ命令を同定するＮ個のｌｏａｄ／ｓｔｏｒｅ信号と比
較器で判定された _NＣ₂ 個のアドレス競合の有無を示す
信号が入力され、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令のキ
ャッシュ・ヒット時の各命令が何クロック目にそれぞれ
データキャッシュ内のデータメモリにアクセスすべきか
を示した信号であるスケジュールパターンを出力するキ
ャッシュ・ヒットスケジュール手段とを備え、キャッシ
ュ・ヒットスケジュール手段の出力するスケジュールパ
ターンに基づいてメモリアドレス競合を回避し、複数の
ｌｏａｄ／ｓｔｏｒｅ命令の同時実行を行うものであ
る。

【００１２】第２の発明に係るデータキャッシュ機構
は、マルチポートデータメモリと、マルチポートタグメ
モリと、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令がキャッシュ
にヒットしたかミスしたかを判定するＮ個の第１の比較
器と、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令間の参照アドレ
スが同一ブロック内にあるかどうかのブロック競合を判
定する _NＣ₂ 個の第２の比較器と、Ｎ個のｌｏａｄ／ｓ
ｔｏｒｅ命令を同定するＮ個のｌｏａｄ／ｓｔｏｒｅ信
号、第１の比較器で判定されたＮ個のｌｏａｄ／ｓｔｏ
ｒｅ命令のキャッシュヒット／ミス信号及び第２の比較
器で判定された _NＣ₂ 個のブロック競合の有無を示す信
号が入力され、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令のキャ
ッシュ・ミス時の各命令が何クロック目にそれぞれメイ
ンメモリにアクセスすべきかを示した信号であるスケジ
ュールパターンを出力するキャッシュ・ミススケジュー
ル手段とを備え、キャッシュ・ミススケジュール手段の
出力するスケジュールパターンに基づいて、複数のｌｏ
ａｄ／ｓｔｏｒｅ命令がキャッシュ・ミス、かつ、同一
ブロック内に存在するときは、ブロックの置き換えを１
回で行うものである。

【００１３】第３の発明に係るデータキャッシュ機構
は、マルチポートデータメモリと、マルチポートタグメ
モリと、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令間の参照アド
レスが同一かどうかのアドレス競合を判定する _NＣ₂ 個
の第１の比較器と、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令が
キャッシュにヒットしたかミスしたかを判定するＮ個の
第２の比較器と、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令間の
参照アドレスが同一ブロック内にあるかどうかのブロッ
ク競合を判定する _NＣ₂ 個の第３の比較器と、Ｎ個のｌ
ｏａｄ／ｓｔｏｒｅ命令を同定するＮ個のｌｏａｄ／ｓ
ｔｏｒｅ信号と第１の比較器で判定された _NＣ₂ 個のア
ドレス競合の有無を示す信号が入力され、Ｎ個のｌｏａ
ｄ／ｓｔｏｒｅ命令のキャッシュ・ヒット時の各命令が
何クロック目にそれぞれデータキャッシュ内のデータメ
モリにアクセスすべきかを示した信号であるスケジュー
ルパターンを出力するキャッシュ・ヒットスケジュール
手段と、Ｎ個のｌｏａｄ／ｓｔｏｒｅ命令を同定するＮ
個のｌｏａｄ／ｓｔｏｒｅ信号、第２の比較器で判定さ
れたＮ個のｌｏａｄ／ｓｔｏｒｅ命令のキャッシュヒッ
ト／ミス信号及び第３の比較器で判定された _NＣ₂ 個の
ブロック競合の有無を示す信号が入力され、Ｎ個のｌｏ
ａｄ／ｓｔｏｒｅ命令のキャッシュ・ミス時の各命令が
何クロック目にそれぞれメインメモリにアクセスすべき
かを示した信号であるスケジュールパターンを出力する
キャッシュ・ミススケジュール手段とを備え、キャッシ
ュ・ヒットスケジュール手段の出力するスケジュールパ
ターンに基づいてメモリアドレス競合を回避し、複数の
ｌｏａｄ／ｓｔｏｒｅ命令の同時実行を行い、また、キ
ャッシュ・ミススケジュール手段の出力するスケジュー
ルパターンに基づいて、複数のｌｏａｄ／ｓｔｏｒｅ命
令がキャッシュ・ミス、かつ、同一ブロック内に存在す
るときは、ブロックの置き換えを１回で行うものであ
る。

【００１４】

【作用】本発明は、ハードウェア回路により、命令の実
行時のアドレス競合を回避し、２つ以上のｌｏａｄ／ｓ
ｔｏｒｅ命令を同時に実行できるようにしたものであ
り、その動作を次の（ａ）〜（ｅ）に分け説明する。

【００１５】（ａ）Ｌｏａｄ／ｓｔｏｒｅ命令の実行の
手続き 一連のｌｏａｄ／ｓｔｏｒｅ命令の実行の手続きを図２
に示す。本発明のデータキャッシュ機構では、もしｌｏ
ａｄ／ｓｔｏｒｅ命令のうち一つでもキャッシュ・ミス
を引き起こしたら、ヒットしたｌｏａｄ／ｓｔｏｒｅ命
令がデータキャッシュにアクセスする前にメインメモリ
・アクセス・アルゴリズム（後述）に基づいてメインメ
モリとの置き換えがなされる。メインメモリとの置き換
えが終了した後、または、全てのｌｏａｄ／ｓｔｏｒｅ
命令がヒットした場合、データメモリ・アクセス・アル
ゴリズムに基づいてｌｏａｄ／ｓｔｏｒｅ命令はキャッ
シュ内のデータメモリにアクセスする。

【００１６】これは、データメモリ・アクセスのための
スケジュール・アルゴリズムを簡易化するためである。
このことにより、ｌｏａｄ／ｓｔｏｒｅ命令がデータメ
モリへアクセスする時までに、ミスしたｌｏａｄ／ｓｔ
ｏｒｅ命令は全てヒット状態になっているため、データ
メモリ・アクセス・アルゴリズムが実装されるキャッシ
ュミス・スケジューリング論理回路に入力すべき情報と
して各ｌｏａｄ／ｓｔｏｒ命令がヒットであるかを示す
情報が必要でなくなる。

【００１７】メインメモリ・アクセス・アルゴリズムで
は、ミスした命令間で同一ブロックに属する命令があれ
ば、それらの命令のブロック交換は一回のみで十分であ
り、同一ブロックに属さない命令については属する全て
のブロックがプログラム順に逐次置き換えがなされる。
データメモリ・アクセス・アルゴリズムでは、ｌｏａｄ
／ｓｔｏｒｅ命令が同一アドレスを参照しているかどう
かが判別され、同一アドレスである場合は、プログラム
順に逐次実行となり、同一アドレスでなければ、並列実
行が可能となる。

【００１８】（ｂ）ブロック競合回避 もし、２つ以上のｌｏａｄ／ｓｔｏｒｅ命令がキャッシ
ュ・ミスとなった場合、データキャツュとメインメモリ
との間にデータバスが一つしかないので、キャッシュ・
ブロックは一ブロックごと置き換えられる。ここで、ブ
ロック（ｂｌｏｃｋ）とは、高速・小サイズのよりプロ
セッサに近い上位レベルのメモリ（キャッシュ）と、そ
れをバックアップする低速・大サイズのより遠い下位レ
ベルのメモリ（メインメモリ）との間の情報交換の最小
単位をいう。

【００１９】もし、そのミスしたアドレスが同じブロッ
ク内にある場合（ブロック競合）、置き換えは一回で十
分である。さもなくば、同一ブロックを２度置き換えて
しまうことになる。そのため、メインメモリへのアクセ
ス・アルゴリズムでは、キャッシュ・ミスがいくつ起き
ているか、およびキャッシュ・ミスしている命令の中
で、同一のブロック内にある命令がいくつあるかに基づ
いて決定される。

【００２０】ｌｏａｄ／ｓｔｏｒｅ命令間（命令１と
２、命令１と３、命令１と４、命令２と３、命令２と
４、命令３と４）のブロック競合は、ｌｏａｄ／ｓｔｏ
ｒｅ命令のｔａｇ＃＃ｉｎｄｅｘ（＃＃は連結を意味す
る）をそれぞれ比較することによって検出される。４つ
のｈｉｔ／ｍｉｓｓ信号と６つのブロック競合信号、そ
してスケジューリングされた各命令がｌｏａｄ／ｓｔｏ
ｒｅ命令であるかどうかを同定する４つのｌｏａｄ／ｓ
ｔｏｒｅ信号がキャッシュミス・スケジューリング論理
回路に送られる。

【００２１】このキャッシュミス・スケジューリング論
理回路内には、スケジューリング・パターン（各命令の
実行されるべき順序クロックを記述したもの）があらか
じめメインメモリ・アクセス・アルゴリズムに基づいて
実装されている。

【００２２】（ｃ）メインメモリ・アクセス・アルゴリ
ズム ・命令１に関するスケジューリング則 命令１がｌｏａｄ／ｓｔｏｒｅ命令でない場合、または
ｌｏａｄ／ｓｔｏｒｅ命令であっても、キャッシュにヒ
ットした場合はメインメモリにアクセスする必要が無い
ので、メインメモリに対するアクセスは実行不能とな
る。それ以外の場合であれば、メインメモリへのアクセ
スは次のクロックで実行される。

【００２３】・命令２に関するスケジューリング則 命令２がｌｏａｄ／ｓｔｏｒｅ命令でない場合、または
ｌｏａｄ／ｓｔｏｒｅ命令であっても、キャッシュにヒ
ットした場合はメインメモリに対するアクセスは実行不
能となる。命令１がｌｏａｄ／ｓｔｏｒｅ命令でない場
合、またはｌｏａｄ／ｓｔｏｒｅ命令であってかつキャ
ッシュにヒットした時において、命令２がｌｏａｄ／ｓ
ｔｏｒｅ命令であって、キャッシュにミスした場合は、
次のクロックで実行される。

【００２４】また、命令１・２が共にｌｏａｄ／ｓｔｏ
ｒｅ命令であってかつキャッシュにミスした場合で、こ
れらが同一のブロックにあれば、命令１のみが次のクロ
ックで実行される。命令２の実行は命令１の実行による
ブロックの置き換えで、同時に実行がなされたことにな
るからである。命令１・２が共にｌｏａｄ／ｓｔｏｒｅ
命令であってかつキャッシュにミスした場合で、これら
が同一のブロックに無い場合は、まず、命令１が次のク
ロックで実行され、命令１による置き換えが終了した時
点で、命令２が実行される。メインメモリ・アクセス・
アルゴリズムが実装されるキャッシュミス・スケジュー
リング論理回路からはスケジューリング・パターンが各
命令に対応したカウンタ−バッファに出力される。

【００２５】上記の例では、それぞれ命令１、命令２に
は“１”と、“２”がセットされる。スケジューリング
が“１”ということは、次のクロックでの実行を表し、
スケジューリングが“２”ということは、命令１の実行
終了後にデクリメントされ、“１”となり、実行可能状
態となる。また、実行不能状態は“０”で表され、スケ
ジューリング・パターンから出力さるか、または実行終
了時に“１”がデクリメントされることによってその状
態となる。ここで、メインメモリ・アクセスが終了した
場合、あるいは全てのｌｏａｄ／ｓｔｏｒｅ命令がキャ
ッシュ・ヒットした場合は、各命令のカウンタ−バッフ
ァの値が全て“０”になったこと（ＡＮＤ条件）によっ
てデータ・メモリへのアクセスが開始される。命令３以
降は以下同様にして決定される。

【００２６】（ｄ）複数のｌｏａｄ／ｓｔｏｒｅ命令が
同時実行可能となる条件（メモリアドレス競合回避） 命令実行時にｌｏａｄ／ｓｔｏｒｅ命令のアドレスはデ
コードされる。もしこれらのアドレスが同一であれば、
同時実行は不可能となる。ただし、同時実行される命令
が全てｌｏａｄ命令である場合（読み込みのみ）に限っ
て可能である。この場合を除いて、プログラム順で後の
命令は前の命令より１クロック実行を遅らせなければな
らない。Ｌｏａｄ命令に限る場合は、同一アドレスを参
照しても同時実行が可能である。

【００２７】ここで、並列度を上げるため、ｌｏａｄ命
令だけの時は実行させようとすると、アドレスが同一で
あるという情報だけでなく、各命令がｌｏａｄ命令であ
るのかあるいはｓｔｏｒｅ命令であるのかという情報を
も考慮しなければならない。従って、対象とするｌｏａ
ｄ／ｓｔｏｒｅ命令が２命令だけであれば、単純な機構
で実現できるが、３命令以上となると、どのような順番
で実行させるかというスケジューリング・アルゴリズム
（データメモリ・アクセス・アルゴリズム；後述）や、
これを実現するキャッシュヒット・スケジューリング論
理回路（図１を参照）が必要となる。

【００２８】このような機構を有することによって、２
つ以上のｌｏａｄ／ｓｔｏｒｅ命令が同時に実行できる
ようになる。Ｌｏａｄ／ｓｔｏｒｅ命令が同一アドレス
を参照しているかどうかは、各ｌｏａｄ／ｓｔｏｒｅ命
令のデータアドレス内のそれぞれのｉｎｄｅｘ＃＃ｂｌ
ｏｃｋ ｏｆｆｓｅｔを互いに比較することによって調
べられる。

【００２９】（ｅ）データメモリ・アクセス・アルゴリ
ズム データメモリへアクセスするためのスケジューリング則
について以下に述べる。 ・命令１に関するスケジューリング則 命令１が、ｌｏａｄ／ｓｔｏｒ命令であれば、次のクロ
ックでデータメモリに対するアクセスが実行される。命
令１がｌｏａｄ／ｓｔｏｒ命令でないなら、実行不能と
なる。

【００３０】・命令２に関するスケジューリング則 命令２が、ｌｏａｄ／ｓｔｏｒｅ命令でないなら、実行
不能となる。命令１が、ｌｏａｄ／ｓｔｏｒ命令でな
く、命令２が、ｌｏａｄ／ｓｔｏｒｅ命令であれば、次
のクロックで実行される。命令１・２共にｌｏａｄ／ｓ
ｔｏｒｅ命令で、命令１が参照するメモリアドレスと命
令２が参照するメモリアドレスが異なれば、命令１・２
共に次のクロックで実行される。

【００３１】命令１，２共にｌｏａｄ／ｓｔｏｒｅ命令
で、命令１が参照するメモリアドレスと命令２が参照す
るメモリアドレスが同じ場合、命令１，２共にｌｏａｄ
命令の時に限って次のクロックで実行される。それ以外
の組合せ（命令１がｌｏａｄ命令で命令２がｓｔｏｒｅ
命令、命令１がｓｔｏｒｅ命令で命令２がｌｏａｄ命
令、命令１がｓｔｏｒ命令で命令２がｓｔｏｒｅ命令）
では、命令２の実行は１クロック待たされる。命令３以
降は以下同様にして決定される。

【００３２】

【実施例】図１は本発明の一実施例に係るデータ・キャ
ッシュ機構のブロック線図である。図において、１はメ
インメモリ、１０はマルチポート・データメモリ、１１
はマルチポート・タグメモリ、１２はキャッシュにヒッ
トしたかミスしたかを判定する比較器であり、ここでは
４命令を例としてあげているため、命令数分で４個の比
較器１２を備えている。１３は４命令のアドレス競合
（参照アドレスが同一であるかどうか）を判定する比較
器、１４は４命令のブロック競合を判定する比較器であ
り、この比較器１３及び比較器１４を命令１と命令２，
命令１と命令３，命令１と命令４，命令２と命令３，命
令２と命令４，命令３と命令４を比較するためそれぞれ
６個備えている。

【００３３】２０はキャッシュ・ミス時のメインメモリ
・アクセス・アルゴリズムが実装されるキャッシュミス
・スケジューリング論理回路（ここでは、一実現例とし
てＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａ
ｒｒａｙ）を想定する）、２１はキャッシュ・ミス用Ｐ
ＬＡ２０から出力されるスケジューリング・パターンを
保持する４個のカウンタ−バッファであり、図１に示す
ように出力がｃｍ１〜ｃｍ４である。

【００３４】２２は各カウンタ−バッファ２１の値が全
て“０”になったかどうか（メインメモリ１へのアクセ
スが終了したこと、又は全てのｌｏａｄ／ｓｔｏｒｅ命
令がキャッシュ・ヒットした時の状態）を判定するＡＮ
Ｄ回路（出力信号ｃｋ）、２５はキャッシュ・ヒット時
のデータメモリ・アクセス・アルゴリズムが実装される
キャッシュヒット・スケジューリング論理回路（ここで
は、一実現例としてＰＬＡを想定する）、２６はキャッ
シュ・ヒット用ＰＬＡ２５から出力されるスケジューリ
ング・パターンを保持する４個のカウンタ−バッファで
あり、図１に示すように出力がｃｈ１〜ｃｈ４である。

【００３５】２７は各４命令（命令１，命令２，命令
３，命令４）がデータメモリへのアクセスを許可される
かを決定するＡＮＤ回路（キャッシュ・ヒット用ＰＬＡ
２５の出力であるカウンタ−バッファ２６の値とＡＮＤ
回路２２の出力信号ｃｋのＡＮＤ）であり、ＡＮＤ回路
２７を各カウンタ−バッファ２６に対応して４個備えて
いる。３０はｌｏａｄ・ｓｔｏｒｅ４命令がデータメモ
リにアクセス可能かどうかをスイッチングする選択器、
３１はｌｏａｄ／ｓｔｏｒｅ命令がメインメモリにアク
セス可能かどうかをスイッチングする選択器である。

【００３６】次に、この実施例の動作について説明す
る。まず、ｌｏａｄ／ｓｔｏｒｅユニット４１，４２，
４３，４４はデータ・キャッシュ・メモリとそれぞれア
ドレスバスとデータバスで結合されており、この各ｌｏ
ａｄ／ｓｔｏｒｅユニットにはデコードされたｌｏａｄ
／ｓｔｏｒｅ命令が、そのデコードの結果に基づいて入
力されるようになっている。また、タグ・メモリ１１内
のタグデータはｌｏａｄ／ｓｔｏｒｅ命令のｉｎｄｅｘ
（インデックス）によって参照されている。ヒットまた
はミスかはｌｏａｄ／ｓｔｏｒｅ命令のタグ（ｔａｇ）
とタグ・メモリ１１内のタグデータを比較することによ
って決定される。

【００３７】また、メインメモリ・アクセスのため、各
ｌｏａｄ／ｓｔｏｒｅユニット４１，４２，４３，４４
に応じて、比較器１２により４つのｈｉｔ／ｍｉｓｓ信
号がキャッシュ・ミス用ＰＬＡ２０への入力部分として
生成されている。２つ以上のキャッシュ・ミスがあれ
ば、命令間（命令１と２、命令１と３、命令１と４、命
令２と３、命令２と４、命令３と４）のブロック競合は
比較器１３（ｔａｇ＃＃ｉｎｄｅｘ）によって検出され
る。

【００３８】そして、比較器１２により生成された４つ
のｈｉｔ／ｍｉｓｓ信号、比較器１３により検出された
６つのブロック競合信号及び各命令のデコード時に生成
された４つのｌｏａｄ／ｓｔｏｒｅ信号がキャッシュ・
ミス用ＰＬＡ２０に入力されるようになっている。

【００３９】ここで、キャッシュ・ミス用ＰＬＡ２０に
よるミス手続のためのスケジューリング・パターンは、
あらかじめメインメモリ・アクセス・アルゴリズムに基
づいてこれら入力されたデータに対応して求められてい
る。カウンタ−バッファ２１の出力（図１のｃｍ１〜ｃ
ｍ４）がＰＬＡ２０によって“１”にセットされると、
選択器３１で対応アドレスがメインメモリにアクセスさ
れ、そのアドレスが有するブロックはメインメモリ１と
置き換えられる。

【００４０】ブロック・メモリの置き換えが完了する
と、カウンタ−バッファ２１はデクリメントされる。従
って、“１”にセットされたカウンタバッファは“０”
になる。この“０”は実行不能状態を意味し、キャッシ
ュ・ヒット時にメインメモリ１にアクセスさせないよう
にスケジューリング・パターンとして出力されるか、ま
たは、実行終了後に“１”がデクリメントされることに
よってその状態となる。

【００４１】また、“２”とセットされたカウンタバッ
ファ２は他の命令がメインメモリ１にアクセスした後デ
クリメントされ、“１”となり、実行可能状態となる。
４つ全てのカウンタ−バッファ２１が“０”になると
（図１のＡＮＤ回路２２により判定）、ｌｏａｄ／ｓｔ
ｏｒｅユニットはデータメモリ１０にアクセス開始す
る。したがって、キャッシュ・ミスが無い場合は、スケ
ジューリング・パターンによって全ての４つのカウンタ
−バッファは“０”にセットされることになる。

【００４２】また、キャッシュ・ミスが無い場合と、置
き換えが完了した場合には、ｌｏａｄ／ｓｔｏｒｅ命令
が他のｌｏａｄ／ｓｔｏｒｅ命令と同じアドレスを参照
しているかどうかについて、比較器１４によりｉｎｄｅ
ｘ＃＃ｂｌｏｃｋを比較し、アドレス競合を検出する。
そして、比較器１４により検出されたアドレス競合を示
す６つの信号及び各命令のデコード時に生成された４つ
のｌｏａｄ／ｓｔｏｒｅ信号がキャッシュ・ヒット用Ｐ
ＬＡ２５に入力される。

【００４３】また、キャッシュ・ヒット用ＰＬＡ２５に
よるヒット手続きのためのスケジューリング・パターン
はあらかじめデータメモリ・アクセス・アルゴリズムに
基づいて、各入力されたデータの組合せに対応して求め
られている。カウンタ−バッファの出力（図１のｃｈ１
〜ｃｈ４）の値が“１”にセットされたものは、データ
メモリ１０にアクセスされ、終了するとデクリメントさ
れ“０”となり、実行不能状態となる。この“０”がス
ケジューリング・パターンから出力されることは、該当
命令がｌｏａｄ／ｓｔｏｒｅ命令でないことを意味す
る。

【００４４】カウンタ−バッファの値が“２”にセット
されたものは、他のｌｏａｄ／ｓｔｏｒｅ命令と同一ア
ドレスであることを意味し、他の命令の実行後にデクリ
メントされ、１クロック実行が遅らされることになる。

【００４５】また、ＰＬＡ２０，ＰＬＡ２５の大きさは
入力ビット、積項、出力ビットの３項によって決定され
るものであり、同時実行可能なｌｏａｄ／ｓｔｏｒｅ命
令数をそれぞれ２、３、４に限定した場合のＰＬＡ２
０，２５の入力ビット、積項、出力ビットを表１に示
す。表１に示すようにそれぞれの入力ビット、積項、出
力ビットからみて、スケジューリングに使用するＰＬＡ
の大きさはあまり大きくはならず、ハードウェア回路を
簡易化することができ、そして、論理圧縮アルゴリズム
等を用いて、積項をさらに減らすこともでき、さらにハ
ードウェア回路を簡易化することが可能となる。

【００４６】

【表１】

【００４７】このように、この実施例では、複雑なハー
ドウェア回路を必要としないで、複数のメモリアクセス
命令の同時実行を実現することが可能となる。また、複
数のメモリアクセス命令がキャッシュ・ミスでかつ同一
ブロック内に存在する場合（ブロック競合）、メインメ
モリとのブロックの置き換えを、簡易なハードウェア回
路で一回で済ますことができ、キャッシュ・ミス操作を
高速化することが可能となる。

【００４８】また、上記のキャッシュ・ヒット時とキャ
ッシュ・ミス時の機構を別々に設けることによってさら
にハードウェア回路を複雑化しないようにすることが可
能となる。

【００４９】なお、この実施例ではスーパースカラに適
用したものであるが、スーパースカラに限らずＶＬＩＷ
（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏ
ｒｄ；長命令によって多数のＡＬＵ、ロードストアユニ
ットを独立に並列制御するプロセッサで、ハードウェア
回路ではなく、コンパイラが長命令語の中に含まれる複
数の命令が同時に実行可能なように、長命令語を生成す
る）などの並列処理ＣＰＵや、スーパーコンピュータに
も適用することが可能である。

【００５０】さらに、５段を有するパイプライン構造
（ＩＦ，ＩＤ，ＥＸ，ＭＥＭ［Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ］，ＷＢ）（Ｊ．Ｌ．Ｈｅｎｎｅｓｓｙ，ａｎｄ
Ｄ．Ａ．Ｐａｔｔｅｒｓｏｎ，“Ｃｏｍｐｕｔｅｒ Ａ
ｒｃｈｉｔｅｃｔｕｒｅ：ＡＱｕａｎｔｉｔａｔｉｖｅ
Ａｐｐｒｏａｃｈ”，Ｍｏｒｇａｎ Ｋａｕｆｍａｎ
ｎ Ｐｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．，１９９０を参
照）などほとんどのパイプライン構造にも適用すること
が可能である。

【００５１】

【発明の効果】スーパースカラやＶＬＩＷのような並列
処理ＣＰＵの並列度をあげるために（高速化につなが
る）、複数のメモリアクセス命令（ｌｏａｄ／ｓｔｏｒ
ｅ命令）キャッシュにヒットすれば、同時実行が可能と
なるが、この同時実行を可能とするためにはメモリアク
セス命令のメモリ参照アドレス一致する場合（メモリア
ドレス競合）、このメモリアドレス競合を回避する機構
が必要になる。

【００５２】そこで、以上のように本発明によれば、オ
ブジェクト・コードの互換性を保ち、複雑なハードウェ
ア回路を必要としないで、キャッシュ・ヒット時には複
数のメモリアクセス命令の同時実行を実現することがで
き、また、複数のメモリアクセス命令がキャッシュ・ミ
スでかつ同一ブロック内に存在する場合に（ブロック競
合）、このようなブロック競合を検出し、簡易なハード
ウェア回路で、この置き換えを一回で済ますことがで
き、キャッシュ・ミス操作を高速化することができ、さ
らにキャッシュ・ヒット時とキャッシュ・ミス時の機構
を別々に設けることによってさらにハードウェア回路を
複雑化しないようにすることができるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明のデータキャッシュ機構のブロック線図
である。

【図２】ｌｏａｄ／ｓｔｏｒｅ命令の実行の手続きを示
す説明図である。

【図３】スーパースカラのパイプライン構造の説明図で
ある。

【符号の説明】

１ メインメモリ １１ タグメモリ １２ キャッシュにヒットしたかミスしたかを判定する
比較器 １３ アドレス競合を判定する比較器 １４ ブロック競合を判定する比較器 ２０ キャッシュミス・スケジューリング論理回路 ２５ キャッシュヒット・スケジューリング論理回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マルチポートデータメモリと、 マルチポートタグメモリと、 Ｎ個のロード又はストア命令間の参照アドレスが同一か
   どうかのアドレス競合を判定する _NＣ₂ 個の比較器と、 前記Ｎ個のロード又はストア命令を同定するＮ個のロー
   ド又はストア信号と前記比較器で判定された _NＣ₂ 個の
   アドレス競合の有無を示す信号が入力され、前記Ｎ個の
   ロード又はストア命令のキャッシュ・ヒット時の各命令
   が何クロック目にそれぞれデータキャッシュ内のデータ
   メモリにアクセスすべきかを示した信号であるスケジュ
   ールパターンを出力するキャッシュ・ヒットスケジュー
   ル手段とを備え、 前記キャッシュ・ヒットスケジュール手段の出力するス
   ケジュールパターンに基づいてメモリアドレス競合を回
   避し、複数のロード又はストア命令の同時実行を行うこ
   とを特徴とするデータキャッシュ機構。
2. 【請求項２】 マルチポートデータメモリと、 マルチポートタグメモリと、 Ｎ個のロード又はストア命令がキャッシュにヒットした
   かミスしたかを判定するＮ個の第１の比較器と、 前記Ｎ個のロード又はストア命令間の参照アドレスが同
   一ブロック内にあるかどうかのブロック競合を判定する
   _NＣ₂ 個の第２の比較器と、 前記Ｎ個のロード又はストア命令を同定するＮ個のロー
   ド又はストア信号、前記第１の比較器で判定されたＮ個
   のロード又はストア命令のキャッシュヒット又はミス信
   号及び第２の比較器で判定された _NＣ₂ 個のブロック競
   合の有無を示す信号が入力され、前記Ｎ個のロード又は
   ストア命令のキャッシュ・ミス時の各命令が何クロック
   目にそれぞれメインメモリにアクセスすべきかを示した
   信号であるスケジュールパターンを出力するキャッシュ
   ・ミススケジュール手段とを備え、 前記キャッシュ・ミススケジュール手段の出力するスケ
   ジュールパターンに基づいて、複数のロード又はストア
   命令がキャッシュ・ミス、かつ、同一ブロック内に存在
   するときは、ブロックの置き換えを１回で行うことを特
   徴とするデータキャッシュ機構。
3. 【請求項３】 マルチポートデータメモリと、 マルチポートタグメモリと、 Ｎ個のロード又はストア命令間の参照アドレスが同一か
   どうかのアドレス競合を判定する _NＣ₂ 個の第１の比較
   器と、 Ｎ個のロード又はストア命令がキャッシュにヒットした
   かミスしたかを判定するＮ個の第２の比較器と、 前記Ｎ個のロード又はストア命令間の参照アドレスが同
   一ブロック内にあるかどうかのブロック競合を判定する
   _NＣ₂ 個の第３の比較器と、 前記Ｎ個のロード又はストア命令を同定するＮ個のロー
   ド又はストア信号と前記第１の比較器で判定された _NＣ
   ₂ 個のアドレス競合の有無を示す信号が入力され、前記
   Ｎ個のロード又はストア命令のキャッシュ・ヒット時の
   各命令が何クロック目にそれぞれデータキャッシュ内の
   データメモリにアクセスすべきかを示した信号であるス
   ケジュールパターンを出力するキャッシュ・ヒットスケ
   ジュール手段と、 前記Ｎ個のロード又はストア命令を同定するＮ個のロー
   ド又はストア信号、前記第２の比較器で判定されたＮ個
   のロード又はストア命令のキャッシュヒット又はミス信
   号及び第３の比較器で判定された _NＣ₂ 個のブロック競
   合の有無を示す信号が入力され、前記Ｎ個のロード又は
   ストア命令のキャッシュ・ミス時の各命令が何クロック
   目にそれぞれメインメモリにアクセスすべきかを示した
   信号であるスケジュールパターンを出力するキャッシュ
   ・ミススケジュール手段とを備え、 前記キャッシュ・ヒットスケジュール手段の出力するス
   ケジュールパターンに基づいてメモリアドレス競合を回
   避し、複数のロード又はストア命令の同時実行を行い、
   前記キャッシュ・ミススケジュール手段の出力するスケ
   ジュールパターンに基づいて、複数のロード又はストア
   命令がキャッシュ・ミス、かつ、同一ブロック内に存在
   するときは、ブロックの置き換えを１回で行うことを特
   徴とするデータキャッシュ機構。