JPH07211720A - Flip chip and its bonding - Google Patents
Flip chip and its bondingInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、フリップチップ及び
その接合方法に係わり、特に装置の信頼性を向上させる
ことができる半田バンプの構造とその接合方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip chip and a bonding method thereof, and more particularly to a solder bump structure capable of improving the reliability of a device and a bonding method thereof.
【０００２】[0002]
【従来の技術】図８は、第１の従来のフリップチップを
実装基板に実装する際の半田バンプの接合方法を示す断
面図である。半導体チップ１の表面上にはＡｌ電極パッ
ド２が設けられており、このＡｌ電極パッド２の上及び
半導体チップ１の表面上には絶縁膜３が設けられてい
る。この絶縁膜３には前記Ａｌ電極パッド２の上に位置
する開孔部３ａが設けられており、この開孔部３ａ内お
よび絶縁膜３の上にはバリアメタル４が設けられてい
る。このバリアメタル４の上には半田バンプ５が設けら
れており、この半田バンプ５にはＰｂ−Ｓｎ系半田が使
用されている。このＰｂ−Ｓｎ系半田は、半田の安定性
が良く、取扱い易いことなどから通常の部品実装に多用
されている。前記半田バンプ５は、実装基板６上におけ
る基板パッド７と接合されている。即ち、実装基板６上
に半導体チップ１が実装されている。2. Description of the Related Art FIG. 8 is a cross-sectional view showing a solder bump joining method when a first conventional flip chip is mounted on a mounting substrate. An Al electrode pad 2 is provided on the surface of the semiconductor chip 1, and an insulating film 3 is provided on the Al electrode pad 2 and on the surface of the semiconductor chip 1. The insulating film 3 is provided with an opening 3a located above the Al electrode pad 2, and a barrier metal 4 is provided in the opening 3a and on the insulating film 3. Solder bumps 5 are provided on the barrier metal 4, and Pb—Sn based solder is used for the solder bumps 5. This Pb-Sn solder is often used for normal component mounting because it has good solder stability and is easy to handle. The solder bumps 5 are joined to the board pads 7 on the mounting board 6. That is, the semiconductor chip 1 is mounted on the mounting board 6.
【０００３】前記バンプ５を形成する方法としては、メ
ッキ法、蒸着法、スパッタリング法がある。前記メッキ
法は、メッキ液から電界印加により半田を析出させるも
のである。前記蒸着法およびスパッタリング法は、半田
を構成する元素であるＰｂとＳｎを別々に堆積させた
後、この堆積物を溶融することによりバンプを形成する
ものである。前記メッキ法、蒸着法、スパッタリング法
は共にバンプ全体が同一の材料で形成されている。As a method of forming the bump 5, there are a plating method, a vapor deposition method and a sputtering method. The plating method is to deposit solder from a plating solution by applying an electric field. In the vapor deposition method and the sputtering method, bumps are formed by separately depositing Pb and Sn, which are elements constituting the solder, and then melting the deposits. In the plating method, the vapor deposition method and the sputtering method, the entire bump is formed of the same material.
【０００４】ところで、上記第１の従来のフリップチッ
プでは、Ｐｂ−Ｓｎ系半田の半田バンプ５を用いている
ため、図９に示すように、半田バンプ５に高さの違い１
０が生じる。したがって、バンプ５が同一の高さに形成
されないことにより、半導体チップ１の実装時に接合不
良が生じる原因となる。By the way, in the above-mentioned first conventional flip chip, since the solder bumps 5 of Pb-Sn system solder are used, as shown in FIG.
0 occurs. Therefore, the bumps 5 are not formed at the same height, which causes a bonding failure when the semiconductor chip 1 is mounted.
【０００５】図１０は、第２の従来のフリップチップを
実装基板に実装する際の半田バンプの接合方法を示す断
面図であり、図８と同一部分には同一符号を付し、異な
る部分についてのみ説明する。前記第２の従来のフリッ
プチップは、上述したような接合不良の発生を防止した
ものである。FIG. 10 is a sectional view showing a method of joining solder bumps when mounting a second conventional flip chip on a mounting substrate. The same parts as those in FIG. Only explained. The second conventional flip chip prevents the occurrence of the above-mentioned bonding failure.
【０００６】バリアメタル４の上にはＣｕから成るコア
８が設けられており、このＣｕコア８の外面及びバリア
メタル４の上には半田バンプ５が設けられている。上記
第２の従来の半導体装置では、バリアメタル４の上にＣ
ｕコア８を設けているため、半田バンプ５の高さが不均
一であっても、図１１に示すように、接合時に半導体チ
ップ１を矢印９の方向に加圧し、バンプ５をつぶすこと
により、Ｃｕコア８がバンプ５の高さを制御するように
作用する。この結果、実装基板６にフリップチップを実
装する際におけるバンプ高さの不均一性による接合不良
を回避することができる。A core 8 made of Cu is provided on the barrier metal 4, and solder bumps 5 are provided on the outer surface of the Cu core 8 and the barrier metal 4. In the second conventional semiconductor device, C is formed on the barrier metal 4.
Since the u core 8 is provided, even if the height of the solder bump 5 is not uniform, as shown in FIG. 11, the semiconductor chip 1 is pressed in the direction of the arrow 9 at the time of bonding to crush the bump 5 by , Cu core 8 acts to control the height of bump 5. As a result, it is possible to avoid the bonding failure due to the unevenness of the bump height when mounting the flip chip on the mounting substrate 6.
【０００７】[0007]
【発明が解決しようとする課題】ところで、上記第１、
第２の従来のフリップチップでは、複数のフリップチッ
プを実装基板６に実装することによりモジュ−ルを形成
する場合、先ず、個々のフリップチップを半田バンプ５
により仮接合し、この後、前記モジュ−ル全体の機能試
験を行う。この結果、不良のフリップチップが発見され
たら、この不良チップを交換するために良品チップを含
むモジュ−ル全体を再度高温にして、不良チップを良品
チップと取り替える必要がある。このようなフリップチ
ップの接合方法をとると、モジュ−ル全体を高温にさら
す回数が増えるため、装置の信頼性が低下するという問
題がある。By the way, the first,
In the second conventional flip chip, when a module is formed by mounting a plurality of flip chips on the mounting substrate 6, first, the individual flip chips are solder bumps 5.
Then, the functional test of the entire module is performed. As a result, if a defective flip chip is found, in order to replace the defective chip, it is necessary to raise the temperature of the entire module including the non-defective chip again to replace the defective chip with the non-defective chip. When such a flip-chip joining method is adopted, the number of times the entire module is exposed to high temperatures increases, which causes a problem that the reliability of the device deteriorates.
【０００８】上記の問題を回避する方法としては、フリ
ップチップにおける半田バンプ５を融点の低い材料に変
更することが考えられる。しかし、融点の低い材料に変
更すると、不良チップを良品チップと交換した後の熱工
程、例えばモジュ−ルをプリント基板に実装する際の熱
工程における熱に耐えられず、前記材料が溶融してしま
い、装置の信頼性が低下するという新たな問題が生じ
る。As a method of avoiding the above problem, it is conceivable to change the solder bump 5 in the flip chip to a material having a low melting point. However, if the material is changed to a material having a low melting point, it cannot withstand the heat in the heat step after the defective chip is replaced with a good chip, for example, the heat step when mounting the module on the printed circuit board, and the material melts. Therefore, there arises a new problem that the reliability of the device is lowered.
【０００９】また、上記第２の従来のフリップチップで
は、半導体チップ１を実装基板に実装する際において、
半田バンプ５の接合時及びその後の加熱プロセスで、Ｃ
ｕコア８と半田バンプ５により容易に強度の低いＣｕ−
Ｓｎ系合金を形成してしまう。このため、半導体チップ
１の実装強度が低下し、装置の信頼性が低下するという
問題がある。Further, in the second conventional flip chip, when the semiconductor chip 1 is mounted on the mounting board,
During the process of joining the solder bumps 5 and the subsequent heating process, C
u-core 8 and solder bumps 5 facilitate Cu-
Sn-based alloy is formed. Therefore, there is a problem that the mounting strength of the semiconductor chip 1 is reduced and the reliability of the device is reduced.
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、装置の信頼性の低下を
防止したフリップチップ及びその接合方法を提供するこ
とにある。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a flip chip and a bonding method thereof, which prevent deterioration of the reliability of the device.
【００１１】[0011]
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１の半田層と、前記第１の半田層より
融点の高い第２の半田層と、を具備するバンプを有する
ことを特徴としている。In order to solve the above problems, the present invention has a bump having a first solder layer and a second solder layer having a melting point higher than that of the first solder layer. It is characterized by that.
【００１２】また、第１の半田層と、前記第１の半田層
の内側部分に形成され、前記第１の半田層より融点の高
い第２の半田層と、を具備するバンプを有することを特
徴としている。In addition, a bump having a first solder layer and a second solder layer formed inside the first solder layer and having a melting point higher than that of the first solder layer is provided. It has a feature.
【００１３】また、フリップチップにおけるバンプの第
１の半田層のみが溶融される第１の温度に前記バンプを
加熱することにより、モジュ−ル基板に前記バンプを仮
接合する工程と、前記フリップチップが実装された前記
モジュ−ル基板全体の機能試験を行うことにより、不良
チップを探しだす工程と、前記不良チップが発見された
場合、前記不良チップを良品チップと交換するため、前
記不良チップを前記第１の温度に加熱し、前記モジュ−
ル基板から前記不良チップを取り外し、前記モジュ−ル
基板に前記良品チップにおけるバンプを仮接合する工程
と、前記モジュ−ル基板全体の機能試験を行うことによ
り、モジュ−ルの機能が正常に動作していることを確認
した後、前記第１の温度より高い温度であって前記バン
プにおける第２の半田層が溶融される第２の温度に前記
モジュ−ル基板全体を加熱することにより、前記モジュ
−ル基板に前記フリップチップを完全に固着する工程
と、を具備することを特徴としている。Further, the step of temporarily bonding the bump to the module substrate by heating the bump to a first temperature at which only the first solder layer of the bump in the flip chip is melted, and the flip chip By performing a functional test of the entire module board mounted with, to find a defective chip, and if the defective chip is found, to replace the defective chip with a good chip, The module is heated to the first temperature.
The module functions normally by removing the defective chip from the module substrate and temporarily bonding the bumps of the non-defective chip to the module substrate and performing a functional test of the entire module substrate. And then heating the entire module substrate to a second temperature higher than the first temperature and at which the second solder layer in the bump is melted, Completely fixing the flip chip to the module substrate.
【００１４】また、フリップチップにおけるバンプの第
１の半田層のみが溶融される温度より低い第１の温度に
前記バンプを加熱するとともに前記バンプに超音波を印
加することにより、モジュ−ル基板に前記バンプを仮接
合する工程と、前記フリップチップが実装された前記モ
ジュ−ル基板全体の機能試験を行うことにより、不良チ
ップを探しだす工程と、前記不良チップが発見された場
合、前記不良チップを良品チップと交換するため、前記
不良チップを前記第１の温度に加熱するとともに前記不
良チップに超音波を印加し、前記モジュ−ル基板から前
記不良チップを取り外し、前記モジュ−ル基板に前記良
品チップにおけるバンプを仮接合する工程と、前記モジ
ュ−ル基板全体の機能試験を行うことにより、モジュ−
ルの機能が正常に動作していることを確認した後、前記
第１の温度より高い温度であって前記バンプにおける第
２の半田層が溶融される温度より低い第２の温度に前記
モジュ−ル基板全体を加熱するとともに前記モジュ−ル
基板に超音波を印加することにより、前記モジュ−ル基
板に前記フリップチップを完全に固着する工程と、を具
備することを特徴としている。In addition, by heating the bump to a first temperature lower than a temperature at which only the first solder layer of the bump in the flip chip is melted and applying an ultrasonic wave to the bump, the module substrate is exposed. A step of temporarily joining the bumps, a step of finding a defective chip by performing a functional test of the entire module substrate on which the flip chip is mounted, and a step of finding the defective chip if the defective chip is found In order to replace the defective chip with a non-defective chip, the defective chip is heated to the first temperature and ultrasonic waves are applied to the defective chip, the defective chip is removed from the module substrate, and the module substrate is replaced with the defective chip. By performing a process of temporarily bonding the bumps on the non-defective chip and a functional test of the entire module substrate,
After confirming that the function of the module is operating normally, the module is heated to a second temperature higher than the first temperature and lower than the temperature at which the second solder layer in the bump is melted. Heating the entire module substrate and applying ultrasonic waves to the module substrate to completely fix the flip chip to the module substrate.
【００１５】[0015]
【作用】この発明は、フリップチップにおけるバンプ
を、第１の半田層と、この第１の半田層より融点の高い
第２の半田層とから形成している。このため、先ず、第
１の半田層のみが溶融される第１の温度で第１の半田層
を溶融することにより、前記フリップチップの仮接合を
行い、不良チップがあれば、この不良チップを前記第１
の温度に加熱して取り外し、良品チップと交換すること
ができる。したがって、従来品のように、前記交換する
際、モジュ−ル全体を高温で加熱する必要がない。前記
フリップチップを完全に接合する際は、前記第１の温度
より高い温度である第２の温度で第２の半田層を溶融す
ることにより行うことができる。これにより、バンプの
接合時及びその後の加熱プロセスにおける熱に耐えるこ
とができるバンプを形成できる。この結果、装置の信頼
性の低下を防止することができる。According to the present invention, the bump in the flip chip is formed of the first solder layer and the second solder layer having a melting point higher than that of the first solder layer. Therefore, first, the first solder layer is melted at a first temperature at which only the first solder layer is melted to temporarily bond the flip chips, and if there is a defective chip, the defective chip is removed. The first
It can be removed by heating to the temperature of and replaced with a good chip. Therefore, unlike the conventional product, it is not necessary to heat the entire module at a high temperature during the replacement. The complete bonding of the flip chips can be performed by melting the second solder layer at a second temperature which is higher than the first temperature. This makes it possible to form bumps that can withstand the heat of the bonding of the bumps and the subsequent heating process. As a result, it is possible to prevent the reliability of the device from decreasing.
【００１６】[0016]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１及び図２は、この発明の第１の実施例
によるフリップチップの接合方法を示す断面図である。
半導体チップ１１の表面上にはＡｌ電極パッド１２が設
けられており、このＡｌ電極パッド１２の上及び半導体
チップ１１の表面上には絶縁膜１３が設けられている。
この絶縁膜１３には前記Ａｌ電極パッド１２の上に位置
する開孔部１３ａが設けられており、この開孔部１３ａ
内および絶縁膜１３の上にはバリアメタル１４が設けら
れている。このバリアメタル１４の上には組成の異なる
二つの層により構成された半田バンプ１５が設けられて
いる。即ち、この半田バンプ１５において、内側部分に
はＰｂ−９５Ｓｎからなる高温半田１５ａが形成されて
おり、表面部分にはＰｂ−６３Ｓｎからなる共晶半田１
５ｂが形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. 1 and 2 are sectional views showing a flip chip bonding method according to a first embodiment of the present invention.
An Al electrode pad 12 is provided on the surface of the semiconductor chip 11, and an insulating film 13 is provided on the Al electrode pad 12 and on the surface of the semiconductor chip 11.
The insulating film 13 is provided with an opening 13a located on the Al electrode pad 12, and the opening 13a is formed.
A barrier metal 14 is provided inside and on the insulating film 13. Solder bumps 15 composed of two layers having different compositions are provided on the barrier metal 14. That is, in the solder bump 15, the high temperature solder 15a made of Pb-95Sn is formed on the inner side and the eutectic solder 1 made of Pb-63Sn is formed on the surface.
5b is formed.
【００１７】前記半田バンプ１５を形成する方法として
は、蒸着法、メッキ法がある。蒸着法ではＰｂ−９５Ｓ
ｎを構成する半田材料を金属マスクを用いて堆積させた
後、必要であれば２５０℃以上でリフロ−を行い、この
次にＰｂ−６３Ｓｎを構成する半田材料を堆積させる。
また、半田バンプ１５を形成する方法としてメッキ法を
用いる時は、例えば電解メッキ法により液組成がそれぞ
れの組成の半田を析出させる様調合した２種類のメッキ
液を使用する。この方法を用いた場合、バンプは２つの
半田相の積層構造となる。あるいは、電解メッキにより
Ｐｂ−９５Ｓｎを析出させリフロ−した後、無電解メッ
キによりＰｂ−６３Ｓｎを析出させる方法も有効であ
る。As a method of forming the solder bumps 15, there are a vapor deposition method and a plating method. Pb-95S by vapor deposition method
After the solder material forming n is deposited using a metal mask, reflow is performed at 250 ° C. or higher if necessary, and then the solder material forming Pb-63Sn is deposited.
When the plating method is used as the method of forming the solder bumps 15, two kinds of plating solutions prepared so as to deposit the solder having the respective composition by the electrolytic plating method are used. When this method is used, the bump has a laminated structure of two solder phases. Alternatively, it is also effective to deposit Pb-95Sn by electrolytic plating and reflow, and then deposit Pb-63Sn by electroless plating.
【００１８】上記構成において、先ず、図示せぬ実装基
板の上の所定の位置には図１に示すフリップチップ２１
が載置され、このフリップチップ２１における半田バン
プ１５は１８３℃〜２０７℃の範囲内の温度で加熱され
る。この温度範囲はＰｂ−６３Ｓｎの組成が１０％ずれ
ても溶融可能な範囲として設定したものである。これに
より、前記半田バンプ１５における表面部分の共晶半田
１５ｂのみが溶融され、この共晶半田１５ｂと前記実装
基板上における図示せぬ基板パッドとが仮接合される。
このようにして、複数のフリップチップ２１を実装基板
に実装することによりモジュ−ルが形成される。この
際、前記表面部分の共晶半田１５ｂのみが溶融される理
由は、図３に示すＳｎ−Ｐｂ系半田の状態図からわか
る。即ち、前記表面部分の共晶半田１５ｂの組成はＰｂ
−６３Ｓｎであるから上記の温度範囲で溶融されるが、
前記内側部分の高温半田１５ａの組成はＰｂ−９５Ｓｎ
であるから上記の温度範囲では溶融されないからであ
る。In the above structure, first, the flip chip 21 shown in FIG. 1 is placed at a predetermined position on a mounting board (not shown).
And the solder bumps 15 in the flip chip 21 are heated at a temperature in the range of 183 ° C. to 207 ° C. This temperature range is set as a range in which the composition of Pb-63Sn can be melted even if the composition deviates by 10%. As a result, only the eutectic solder 15b on the surface portion of the solder bump 15 is melted, and the eutectic solder 15b and the board pad (not shown) on the mounting board are provisionally joined.
In this way, the module is formed by mounting the plurality of flip chips 21 on the mounting substrate. At this time, the reason why only the eutectic solder 15b on the surface portion is melted can be understood from the state diagram of the Sn—Pb solder shown in FIG. That is, the composition of the eutectic solder 15b on the surface portion is Pb.
Since it is -63Sn, it is melted in the above temperature range,
The composition of the high temperature solder 15a in the inner portion is Pb-95Sn.
Therefore, it is not melted in the above temperature range.
【００１９】この後、前記モジュ−ル及び半導体チップ
１１それぞれの機能試験が行われる。この結果、不良チ
ップが発見されれば、リペアが行われる。すなわち、複
数のフリップチップのうち、不良チップがあれば、その
不良チップを良品チップと交換するために、この不良チ
ップ又はモジュ−ル全体は１８３℃〜２０７℃の範囲内
の温度に加熱される。これにより、前記不良チップの仮
接合されている半田バンプが溶融され、この不良チップ
は前記実装基板から取り外される。次に、この実装基板
上における前記不良チップの位置には良品チップが載置
され、この良品チップの半田バンプが１８３℃〜２０７
℃の範囲内の温度に加熱される。これにより、前記実装
基板上の基板パッドと前記良品チップの半田バンプとは
仮接合される。After that, functional tests of the module and the semiconductor chip 11 are performed. As a result, if a defective chip is found, repair is performed. That is, if there is a defective chip among a plurality of flip chips, the defective chip or the entire module is heated to a temperature in the range of 183 ° C. to 207 ° C. in order to replace the defective chip with a good chip. . As a result, the solder bumps of the defective chip that are temporarily joined are melted, and the defective chip is removed from the mounting substrate. Next, a non-defective chip is placed on the mounting substrate at the position of the defective chip, and the solder bumps of this non-defective chip are 183 ° C. to 207 ° C.
It is heated to a temperature in the range of ° C. As a result, the board pads on the mounting board and the solder bumps of the non-defective chip are temporarily joined.
【００２０】次に、前記モジュ−ルの機能が正常に動作
していることを確認した後、このモジュ−ル全体は約２
１０℃以上の温度、具体的には後述される共晶半田１５
ｂの厚さによって決定される温度に加熱される。これに
より、図３に示すＳｎ−Ｐｂ系半田の状態図からわかる
ように、半田バンプ１５における表面部分の共晶半田１
５ｂのみでなく内側部分の高温半田１５ａも溶融され
る。この結果、前記実装基板上には半導体チップ１１が
完全に固着される。この際における前記半田バンプ１５
は、図２に示すように、前記内側部分の高温半田１５ａ
および前記外側部分の共晶半田１５ｂそれぞれのＰｂと
Ｓｎとが相互に拡散される。これにより、前記内側部分
の高温半田１５ａの外側には前記表面部分の共晶半田１
５ｂより融点の高い組成からなる半田１５ｃが形成され
る。Next, after confirming that the function of the module is operating normally, the entire module has about 2
A temperature of 10 ° C. or higher, specifically eutectic solder 15 described later.
It is heated to a temperature determined by the thickness of b. As a result, as can be seen from the state diagram of the Sn—Pb based solder shown in FIG. 3, the eutectic solder 1 on the surface portion of the solder bump 15 is formed.
Not only 5b but also the high temperature solder 15a in the inner portion is melted. As a result, the semiconductor chip 11 is completely fixed on the mounting board. At this time, the solder bump 15
As shown in FIG. 2, the high temperature solder 15a of the inner portion is
And Pb and Sn of the eutectic solder 15b of the outer portion are mutually diffused. As a result, the eutectic solder 1 on the surface portion is formed outside the high temperature solder 15a on the inner portion.
Solder 15c having a composition having a melting point higher than that of 5b is formed.
【００２１】上記第１の実施例によれば、半田バンプ１
５を多層構造としている。即ち、半田バンプ１５におい
て、内側部分にＰｂ−９５Ｓｎからなる高温半田１５ａ
を形成し、表面部分にＰｂ−６３Ｓｎからなる共晶半田
１５ｂを形成している。このため、低温である１８３℃
〜２０７℃の範囲内の温度で加熱することにより前記共
晶半田１５ｂと前記基板パッドとを仮接合した後に、モ
ジュ−ル及び半導体チップ１１それぞれの機能試験を行
うことができる。したがって、この機能試験により見つ
け出された不良チップをリペアするには、前記低温であ
る温度で再び加熱することにより前記仮接合されている
不良チップを取り外し、良品チップと交換するという方
法をとることができる。このため、従来の接合方法のよ
うに、不良チップのリペアの際、モジュ−ル全体を高温
で加熱する必要がない。この結果、従来品のような装置
の信頼性の低下を防止することができる。According to the first embodiment, the solder bump 1
5 has a multilayer structure. That is, in the solder bump 15, the high temperature solder 15a made of Pb-95Sn is formed on the inner side.
And the eutectic solder 15b made of Pb-63Sn is formed on the surface portion. Therefore, the temperature is low at 183 ° C.
After the eutectic solder 15b and the substrate pad are provisionally bonded by heating at a temperature in the range of ˜207 ° C., functional tests of the module and the semiconductor chip 11 can be performed. Therefore, in order to repair a defective chip found by this functional test, a method of removing the temporarily bonded defective chip by heating again at the low temperature and replacing it with a good chip is adopted. You can Therefore, unlike the conventional joining method, it is not necessary to heat the entire module at a high temperature when repairing a defective chip. As a result, it is possible to prevent a decrease in the reliability of the device such as the conventional product.
【００２２】また、半田バンプ１５を多層構造とするこ
とにより、フリップチップ２１における半田バンプ１５
による仮接合の際の加熱温度を１８３℃〜２０７℃の範
囲内である低温とし、前記半田バンプ１５を完全に接合
する際の加熱温度を約２１０℃以上の高温とすることが
できる。つまり、この高温により前記半田バンプ１５を
溶融すると、この半田バンプ１５における内側部分の高
温半田１５ａまで溶融することができる。これにより、
図２に示すように、前記高温半田１５ａの外側に共晶半
田１５ｂより融点の高い組成からなる半田１５ｃを形成
することができる。この結果、モジュ−ル形成後の熱工
程、例えばモジュ−ルをプリント基板に実装する際の熱
工程において、前記フリップチップ２１における半田バ
ンプ１５が溶融されることがない。このため、装置の信
頼性を向上させることができる。さらに、前記半田１５
ｃの融点は、半田バンプ１５の各層を形成する半田、即
ち高温半田１５ａ及び共晶半田１５ｂそれぞれの組成と
厚さを制御することにより、自由に設定することができ
る。Further, since the solder bump 15 has a multi-layer structure, the solder bump 15 in the flip chip 21 is formed.
The heating temperature at the time of temporary joining by the method can be set to a low temperature in the range of 183 ° C. to 207 ° C., and the heating temperature at the time of completely joining the solder bumps 15 can be set to a high temperature of about 210 ° C. or more. That is, when the solder bumps 15 are melted by this high temperature, the high temperature solder 15a in the inner portion of the solder bumps 15 can be melted. This allows
As shown in FIG. 2, a solder 15c having a composition having a higher melting point than that of the eutectic solder 15b can be formed outside the high temperature solder 15a. As a result, the solder bumps 15 in the flip chip 21 are not melted in the thermal process after the module is formed, for example, the thermal process when the module is mounted on the printed board. Therefore, the reliability of the device can be improved. Further, the solder 15
The melting point of c can be freely set by controlling the composition and thickness of the solder forming each layer of the solder bump 15, that is, the high temperature solder 15a and the eutectic solder 15b.
【００２３】また、半田バンプ１５を高温半田１５ａと
共晶半田１５ｂとから構成しているため、従来品のよう
な強度の低いＣｕ−Ｓｎ系合金が半田バンプ１５に形成
されることはない。したがって、従来品のような装置の
信頼性の低下を防止することができる。Further, since the solder bump 15 is composed of the high temperature solder 15a and the eutectic solder 15b, the Cu--Sn alloy having low strength unlike the conventional product is not formed on the solder bump 15. Therefore, it is possible to prevent deterioration of the reliability of the device such as the conventional product.
【００２４】また、半田バンプ１５を組成の異なる二つ
の層により構成しているため、バンプ高さの不均一性に
対応することができるとともに、微細な電極ピッチにお
いてバンプ１５が相互に接触する不良の発生を防止する
ことができる。この結果、半田バンプ１５の接合に対す
る信頼性を向上させることができる。Further, since the solder bumps 15 are composed of two layers having different compositions, it is possible to deal with non-uniformity of bump heights, and the bumps 15 contact each other at a fine electrode pitch. Can be prevented. As a result, the reliability of joining the solder bumps 15 can be improved.
【００２５】尚、上記第１の実施例では、バンプ１５の
材料としてＰｂ−Ｓｎ系の半田を用いているが、他の材
料を用いることも可能であり、例えばＳｎ−Ｐｂ−Ｃｄ
系、Ｓｎ−Ｐｂ−Ｂｉ系、Ｓｎ−Ｐｂ−Ｃｄ−Ｂｉ系、
Ｐｂ−Ｃｄ−Ｚｎ系又はＡｇ−Ｃｕ−Ｚｎ−Ｃｄ系等を
用いることも可能である。In the first embodiment, the Pb-Sn solder is used as the material of the bump 15, but other materials can be used, for example, Sn-Pb-Cd.
System, Sn-Pb-Bi system, Sn-Pb-Cd-Bi system,
It is also possible to use a Pb-Cd-Zn system or an Ag-Cu-Zn-Cd system.
【００２６】また、バンプ１５において、内側部分の高
温半田１５ａの外側の表面部分にＰｂ−６３Ｓｎからな
る共晶半田１５ｂを用いているが、内側部分の高温半田
１５ａの外側の表面部分にＩｎやＳｎなどの低融点の金
属を用いることも可能である。In the bump 15, the eutectic solder 15b made of Pb-63Sn is used on the outer surface of the high temperature solder 15a on the inner side. It is also possible to use a low melting point metal such as Sn.
【００２７】図４は、この発明の第２の実施例によるフ
リップチップを実装基板に実装する際の半田バンプの接
合方法を示す断面図であり、図１と同一部分には同一符
号を付し、異なる部分についてのみ説明する。FIG. 4 is a sectional view showing a method of joining solder bumps when a flip chip according to the second embodiment of the present invention is mounted on a mounting board. The same parts as those in FIG. 1 are designated by the same reference numerals. Only different parts will be described.
【００２８】実装基板２２の表面上には基板パッド２３
が設けられており、この基板パッド２３の上にはＳｎメ
ッキ層２４が形成されている。先ず、図４に示すよう
に、前記実装基板２２の上には、半田バンプ１５がＳｎ
メッキ層２４上に位置するように、フリップチップ２１
が載置される。次に、このフリップチップ２１における
半田バンプ１５は１８３℃以下の温度に加熱され、前記
半田バンプ１５には半導体チップ１１の裏面から周波数
が２００ｋＨｚの超音波が印加される。これにより、前
記半田バンプ１５における表面部分の共晶半田１５ｂの
みが溶融される。この際、前記半田バンプ１５は１８３
℃以下の温度、即ち前記表面部分の共晶半田１５ｂが溶
融される温度以下の温度であるけれど、半田バンプ１５
には前記超音波が印加されているため、前記表面部分の
共晶半田１５ｂは溶融される。この結果、この共晶半田
１５ｂと実装基板２２上における基板パッド２３とは仮
接合される。A board pad 23 is provided on the surface of the mounting board 22.
And a Sn plating layer 24 is formed on the substrate pad 23. First, as shown in FIG. 4, the solder bumps 15 are formed on the mounting substrate 22 by Sn.
The flip chip 21 is positioned on the plating layer 24.
Is placed. Next, the solder bumps 15 in the flip chip 21 are heated to a temperature of 183 ° C. or lower, and ultrasonic waves having a frequency of 200 kHz are applied to the solder bumps 15 from the back surface of the semiconductor chip 11. As a result, only the eutectic solder 15b on the surface of the solder bump 15 is melted. At this time, the solder bumps 15 are 183
Although the temperature is not higher than ℃, that is, the temperature at which the eutectic solder 15b on the surface portion is melted or lower, the solder bump 15
Since the ultrasonic wave is applied to the eutectic solder, the eutectic solder 15b on the surface portion is melted. As a result, the eutectic solder 15b and the board pad 23 on the mounting board 22 are temporarily joined.
【００２９】この後、機能試験により不良チップが発見
された場合において、良品チップの半田バンプと実装基
板２２上の基板パッド２３とが仮接合される際、上記の
ように前記半田バンプ１５には周波数が２００ｋＨｚの
超音波が印加され、この半田バンプ１５の加熱温度は１
８３℃以下とされる。After that, when a defective chip is found by the functional test, when the solder bumps of the non-defective chip and the board pads 23 on the mounting substrate 22 are temporarily joined, the solder bumps 15 are formed on the solder bumps 15 as described above. An ultrasonic wave having a frequency of 200 kHz is applied, and the heating temperature of this solder bump 15 is 1
It is set to 83 ° C or lower.
【００３０】次に、モジュ−ルの機能が正常に動作して
いることを確認した後、実装基板２２上に半導体チップ
１１を完全に固着させるため、モジュ−ル全体が加熱さ
れる。この際、上記のように半田バンプ１５には周波数
が２００ｋＨｚの超音波が印加され、この半田バンプ１
５の加熱温度は高温半田の融点より低温である約２５０
℃以下とされる。これにより、半田バンプ１５における
内側部分の高温半田１５ａも完全に溶融される。Next, after confirming that the function of the module is operating normally, in order to fix the semiconductor chip 11 on the mounting substrate 22 completely, the entire module is heated. At this time, as described above, an ultrasonic wave having a frequency of 200 kHz is applied to the solder bumps 15.
The heating temperature of 5 is about 250 which is lower than the melting point of high temperature solder.
It is below ℃. As a result, the high temperature solder 15a on the inner side of the solder bump 15 is also completely melted.
【００３１】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。また、上記第２の実
施例では、半田バンプ１５を溶融する際に超音波を印加
しているため、第１の実施例より低い加熱温度でバンプ
１５を溶融することができる。したがって、装置の信頼
性をさらに向上させることができる。In the second embodiment, the same effect as in the first embodiment can be obtained. Further, in the second embodiment, since ultrasonic waves are applied when melting the solder bumps 15, the bumps 15 can be melted at a heating temperature lower than that in the first embodiment. Therefore, the reliability of the device can be further improved.
【００３２】尚、上記第２の実施例では、半田バンプ１
５を溶融する際に印加される超音波の周波数を２００ｋ
Ｈｚとしているが、この周波数は５０ｋＨｚから７００
ｋＨｚまでの範囲であれば、他の周波数値であっても良
い。そして、超音波電力は、チップの大きさ、バンプの
組成にも依存するが、チップへのダメ−ジを考慮して１
Ｗ〜２００Ｗの範囲が適当である。In the second embodiment, the solder bump 1
The frequency of ultrasonic waves applied when melting No. 5 is 200k
The frequency is 50 Hz to 700
Other frequency values may be used as long as they are in the range up to kHz. The ultrasonic power depends on the size of the chip and the composition of the bumps, but the ultrasonic power is 1
A range of W to 200 W is suitable.
【００３３】また、半田バンプ１５に印加される超音波
の振動方向は縦波、横波のどちらでも良いが、バリアメ
タル１４部分の接合の信頼性を確保する観点からは横波
の方が良く、半田バンプ１５の高さの不均一性が大きい
場合は縦波の方が良い。The vibration direction of the ultrasonic waves applied to the solder bumps 15 may be either longitudinal waves or transverse waves, but transverse waves are preferable from the viewpoint of ensuring the reliability of the bonding of the barrier metal 14 portion, and the solder waves If the height of the bumps 15 is highly uneven, longitudinal waves are preferable.
【００３４】図１及び図２は、この発明の第３の実施例
によるフリップチップを示す断面図であり、第１の実施
例と同一部分には同一符号を付し、異なる部分について
のみ説明する。1 and 2 are sectional views showing a flip chip according to a third embodiment of the present invention. The same parts as those in the first embodiment are designated by the same reference numerals and only different parts will be described. .
【００３５】半田バンプ１５の内側部分にはＰｂ−５Ｓ
ｎからなる高温半田１５ｄが形成されており、前記半田
バンプ１５の表面部分にはＰｂ−６３Ｓｎからなる共晶
半田１５ｂが形成されている。Pb-5S is formed inside the solder bumps 15.
A high temperature solder 15d made of n is formed, and a eutectic solder 15b made of Pb-63Sn is formed on the surface of the solder bump 15.
【００３６】上記構成において、前記共晶半田１５ｂと
図示せぬ実装基板上における基板パッドとが仮接合さ
れ、モジュ−ルの機能が正常に動作していることを確認
した後、このモジュ−ル全体は約３２０℃以上の温度に
加熱される。これにより、図３に示すＳｎ−Ｐｂ系半田
の状態図からわかるように、半田バンプ１５における表
面部分の共晶半田１５ｂのみでなく内側部分の高温半田
１５ｄも溶融される。この結果、前記実装基板上には半
導体チップ１１が完全に固着される。この際における前
記半田バンプ１５は、図２に示すように、前記内側部分
の高温半田１５ｄおよび前記外側部分の共晶半田１５ｂ
それぞれのＰｂとＳｎとが相互に拡散される。これによ
り、前記内側部分の高温半田１５ｄの外側には半田１５
ｅが形成される。この半田ｅは、前記表面部分の共晶半
田１５ｂの融点である１８３℃と内側部分の高温半田１
５ｄの融点である３２０℃との間の温度の融点を有する
組成となる。In the above structure, after the eutectic solder 15b and the board pad on the mounting board (not shown) are temporarily joined and it is confirmed that the function of the module is operating normally, the module is operated. The whole is heated to a temperature above about 320 ° C. As a result, as can be seen from the state diagram of the Sn-Pb based solder shown in FIG. 3, not only the eutectic solder 15b on the surface portion of the solder bump 15 but also the high temperature solder 15d on the inner portion is melted. As a result, the semiconductor chip 11 is completely fixed on the mounting board. At this time, as shown in FIG. 2, the solder bumps 15 have high-temperature solder 15d on the inner portion and eutectic solder 15b on the outer portion.
The respective Pb and Sn are mutually diffused. As a result, the solder 15 is formed outside the high temperature solder 15d on the inner side.
e is formed. This solder e is 183 ° C. which is the melting point of the eutectic solder 15b on the surface portion and the high temperature solder 1 on the inner portion.
The composition has a melting point at a temperature between 320 ° C. which is the melting point of 5d.
【００３７】図５及び図６は、前記半田１５ｅの融点を
計算する方法について説明するものである。この半田１
５ｅの融点は、前記内側部分の高温半田１５ｄと前記表
面部分の共晶半田１５ｂとの量の比に依存する。したが
って、前記表面部分の共晶半田１５ｂの厚さ等から、計
算することができる。5 and 6 illustrate a method for calculating the melting point of the solder 15e. This solder 1
The melting point of 5e depends on the ratio of the amounts of the high temperature solder 15d in the inner portion and the eutectic solder 15b in the surface portion. Therefore, it can be calculated from the thickness of the eutectic solder 15b on the surface portion and the like.
【００３８】すなわち、図５に示すように、半田バンプ
１５における内側部分の高温半田１５ｄの半径をｒと
し、表面部分の共晶半田１５ｂの厚さをｔとすると、半
径ｒに比べて厚さｔが非常に薄い場合、高温半田１５ｄ
の体積ＶH と共晶半田１５ｂの体積ＶL の比（ＶL ／Ｖ
H ）は、図６に示すように、ほぼ 9ｔ／ 8ｒと等しくな
る。これにより、半田バンプ１５を完全に溶融した後の
半田バンプ１５内のＳｎの量は、この第３の実施例の場
合、（ 0.063× 9ｔ×ＭL ／ 8ｒ＋0.05×ＭH ）／（Ｍ
H ＋ＭL ）となる。前記ＭL 及びＭH それぞれは、前記
ＶL 、ＶH から換算したバンプを構成する半田の重量で
ある。つまり、前記ＭL は、半田バンプ１５における共
晶半田１５ｂの重量であり、前記ＭH は、半田バンプ１
５における高温半田１５ｄの重量である。ここで、例え
ば、ｔ＝ｒ／１０であるとすると、半田バンプ１５を完
全に溶融した後の前記半田１５ｅは、おおよそＳｎ１１
％の半田となり、その融点が約２８０℃となる。That is, as shown in FIG. 5, when the radius of the high temperature solder 15d in the inner portion of the solder bump 15 is r and the thickness of the eutectic solder 15b in the surface portion is t, the thickness is larger than the radius r. If t is very thin, high temperature solder 15d
Of the volume V H of the eutectic solder 15b and the volume V L of the eutectic solder 15b (V L / V
H ) is approximately equal to 9t / 8r, as shown in FIG. Thus, the amount of Sn in the solder bumps 15. after complete melting the solder bumps 15, in the third embodiment, (0.063 × 9t × M L / 8r + 0.05 × M H) / (M
H + M L ). Each of the M L and M H is the weight of the solder forming the bump, which is converted from the V L and V H. That is, M L is the weight of the eutectic solder 15b in the solder bump 15, and M H is the solder bump 1
5 is the weight of the high temperature solder 15d in FIG. Here, for example, if t = r / 10, the solder 15e after the solder bump 15 is completely melted is approximately Sn11.
% Solder, and its melting point is about 280 ° C.
【００３９】この融点（２８０℃）は、前記共晶半田１
５ｂの融点より高いものである。このため、前記実装基
板上にフリップチップ２１が完全に固着された後のモジ
ュ−ルをプリント基板等に実装する場合、固着する手段
として共晶半田１５ｂを使用しても、前記フリップチッ
プ２１における半田バンプ１５は溶融されることがな
い。したがって、前記プリント基板等に前記モジュ−ル
を実装する場合に共晶半田１５ｂを使用することは、特
に問題がない。This melting point (280 ° C.) is the same as that of the eutectic solder 1
It is higher than the melting point of 5b. Therefore, when the module after the flip chip 21 is completely fixed on the mounting board is mounted on a printed circuit board or the like, even if the eutectic solder 15b is used as a fixing means, the flip chip 21 is not removed. The solder bump 15 is not melted. Therefore, there is no particular problem in using the eutectic solder 15b when the module is mounted on the printed circuit board or the like.
【００４０】図７は、この発明の第４の実施例によるフ
リップチップを示す断面図であり、第１の実施例と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。FIG. 7 is a sectional view showing a flip chip according to a fourth embodiment of the present invention. The same parts as those in the first embodiment are designated by the same reference numerals and only different parts will be described.
【００４１】バリアメタル１４の上には組成の異なる三
つの層により構成された半田バンプ１５が設けられてい
る。即ち、この半田バンプ１５の内側部分にはＰｂ−５
Ｓｎからなる高温半田１５ｈが形成されており、前記半
田バンプ１５の表面部分にはＰｂ−６３Ｓｎからなる共
晶半田１５ｂが形成されている。この共晶半田１５ｂと
高温半田１５ｈとの間にはＰｂ−９５Ｓｎからなる半田
１５ｉが形成されている。Solder bumps 15 composed of three layers having different compositions are provided on the barrier metal 14. That is, Pb-5 is formed on the inner side of the solder bump 15.
A high temperature solder 15h made of Sn is formed, and a eutectic solder 15b made of Pb-63Sn is formed on the surface of the solder bump 15. A solder 15i made of Pb-95Sn is formed between the eutectic solder 15b and the high temperature solder 15h.
【００４２】上記第４の実施例においても第１の実施例
と同様の効果を得ることができる。図１は、この発明の
第５の実施例によるフリップチップを示す断面図であ
り、第１の実施例と同一部分には同一符号を付し、異な
る部分についてのみ説明する。The same effects as those of the first embodiment can be obtained in the fourth embodiment. 1 is a sectional view showing a flip chip according to a fifth embodiment of the present invention. The same parts as those in the first embodiment are designated by the same reference numerals and only different parts will be described.
【００４３】半田バンプ１５の内側部分には９６．５Ｐ
ｂ−１Ｓｎ−２．５Ａｇからなる高温半田１５ｆが形成
されており、前記半田バンプ１５の表面部分には７９Ｐ
ｂ−２０Ｓｎ−１Ｓｂからなる低温半田１５ｇが形成さ
れている。上記第５の実施例においても第１の実施例と
同様の効果を得ることができる。96.5P is provided inside the solder bumps 15.
A high temperature solder 15f made of b-1Sn-2.5Ag is formed, and 79P is formed on the surface of the solder bump 15.
A low temperature solder 15g made of b-20Sn-1Sb is formed. Also in the fifth embodiment, the same effect as in the first embodiment can be obtained.
【００４４】[0044]
【発明の効果】以上説明したようにこの発明によれば、
フリップチップにおけるバンプを、第１の半田層と、こ
の第１の半田層より融点の高い第２の半田層とから形成
している。したがって、フリップチップ実装を行った基
板を別の基板に実装する際の加熱による装置の信頼性の
低下を防止することができる。また、フリップチップ実
装の際の加熱時に超音波を印加することにより更に加熱
温度を下げることができ、装置へのダメ−ジを低下させ
ることができる。As described above, according to the present invention,
The bump in the flip chip is formed of a first solder layer and a second solder layer having a melting point higher than that of the first solder layer. Therefore, it is possible to prevent the reliability of the device from being deteriorated due to heating when mounting the flip-chip mounted substrate on another substrate. Further, by applying ultrasonic waves during heating during flip-chip mounting, the heating temperature can be further lowered, and the damage to the device can be reduced.
【図１】この発明の第１、第３又は第５の実施例による
フリップチップの接合方法を示す断面図。FIG. 1 is a sectional view showing a flip chip bonding method according to a first, third or fifth embodiment of the present invention.
【図２】この発明の第１又は第３の実施例によるフリッ
プチップの接合方法を示すものであり、図１の次の工程
を示す断面図。FIG. 2 is a cross-sectional view showing the method of joining flip chips according to the first or third embodiment of the present invention and showing the next step of FIG. 1;
【図３】Ｓｎ−Ｐｂ系半田の状態図。FIG. 3 is a state diagram of Sn—Pb solder.
【図４】この発明の第２の実施例によるフリップチップ
を実装基板に実装する際の半田バンプの接合方法を示す
断面図。FIG. 4 is a cross-sectional view showing a solder bump bonding method when mounting a flip chip on a mounting substrate according to a second embodiment of the present invention.
【図５】この発明の第３の実施例によるフリップチップ
における半田バンプを示すものであり、半田の融点を計
算する方法を説明する図。FIG. 5 is a diagram illustrating solder bumps in a flip chip according to a third embodiment of the present invention, and is a diagram illustrating a method of calculating a melting point of solder.
【図６】この発明の第３の実施例によるフリップチップ
における半田バンプの高温半田の半径ｒ及び共晶半田の
厚さｔの比と、前記半田バンプの高温半田の体積ＶH 及
び共晶半田の体積ＶL の比との関係を示すグラフ。FIG. 6 is a ratio of a radius r of high temperature solder and a thickness t of eutectic solder of a solder bump in a flip chip according to a third embodiment of the present invention, a volume V H of high temperature solder of the solder bump, and a eutectic solder. Is a graph showing the relationship with the ratio of the volume V L of.
【図７】この発明の第４の実施例によるフリップチップ
を示す断面図。FIG. 7 is a sectional view showing a flip chip according to a fourth embodiment of the present invention.
【図８】第１の従来のフリップチップを実装基板に実装
する際の半田バンプの接合方法を示す断面図。FIG. 8 is a cross-sectional view showing a solder bump bonding method when mounting a first conventional flip chip on a mounting substrate.
【図９】第１の従来のフリップチップを実装基板に実装
する際の半田バンプの接合状態を示す断面図。FIG. 9 is a cross-sectional view showing a bonding state of solder bumps when a first conventional flip chip is mounted on a mounting substrate.
【図１０】第２の従来のフリップチップを実装基板に実
装する際の半田バンプの接合方法を示す断面図。FIG. 10 is a cross-sectional view showing a method of joining solder bumps when mounting a second conventional flip chip on a mounting substrate.
【図１１】第２の従来のフリップチップを実装基板に実
装する際の半田バンプの接合状態を示す断面図。FIG. 11 is a cross-sectional view showing a bonding state of solder bumps when a second conventional flip chip is mounted on a mounting substrate.
11…半導体チップ、12…Ａｌ電極パッド、13…絶縁膜、
13a …開孔部、14…バリアメタル、15…半田バンプ、15
a …Ｐｂ−９５Ｓｎからなる高温半田、15b …Ｐｂ−６
３Ｓｎからなる共晶半田、15c …共晶半田より融点の高
い組成からなる半田、15d …Ｐｂ−５Ｓｎからなる高温
半田、15e …半田、15f …９６．５Ｐｂ−１Ｓｎ−２．
５Ａｇからなる高温半田、15g …７９Ｐｂ−２０Ｓｎ−
１Ｓｂからなる低温半田、15h …Ｐｂ−５Ｓｎからなる
高温半田、15i …Ｐｂ−９５Ｓｎからなる半田、21…フ
リップチップ、22…実装基板、23…基板パッド、24…Ｓ
ｎメッキ層、25…、ｒ…高温半田の半径、ｔ…共晶半田
の厚さ、ＶH …高温半田の体積、ＶL …共晶半田の体
積、ＭL …共晶半田の重量、ＭH …高温半田１５ｄの重
量。11 ... Semiconductor chip, 12 ... Al electrode pad, 13 ... Insulating film,
13a ... Opening part, 14 ... Barrier metal, 15 ... Solder bump, 15
a ... High temperature solder composed of Pb-95Sn, 15b ... Pb-6
3Sn eutectic solder, 15c ... Solder having a composition higher in melting point than eutectic solder, 15d ... Pb-5Sn high-temperature solder, 15e ... Solder, 15f ... 96.5Pb-1Sn-2.
High temperature solder composed of 5Ag, 15g ... 79Pb-20Sn-
1Sb low temperature solder, 15h ... Pb-5Sn high temperature solder, 15i ... Pb-95Sn solder, 21 ... Flip chip, 22 ... Mounting board, 23 ... Board pad, 24 ... S
n plating layer, 25 ..., r ... radius of high temperature solder, t ... thickness of eutectic solder, V H ... volume of high temperature solder, V L ... volume of eutectic solder, M L ... weight of eutectic solder, M H : Weight of high temperature solder 15d.
Claims (4)
ップ。1. A flip chip comprising a bump including a first solder layer and a second solder layer having a melting point higher than that of the first solder layer.
田層より融点の高い第２の半田層と、 を具備するバンプを有することを特徴とするフリップチ
ップ。2. A bump comprising: a first solder layer; and a second solder layer formed inside the first solder layer and having a melting point higher than that of the first solder layer. Characteristic flip chip.
半田層のみが溶融される第１の温度に前記バンプを加熱
することにより、モジュ−ル基板に前記バンプを仮接合
する工程と、 前記フリップチップが実装された前記モジュ−ル基板全
体の機能試験を行うことにより、不良チップを探しだす
工程と、 前記不良チップが発見された場合、前記不良チップを良
品チップと交換するため、前記不良チップを前記第１の
温度に加熱し、前記モジュ−ル基板から前記不良チップ
を取り外し、前記モジュ−ル基板に前記良品チップにお
けるバンプを仮接合する工程と、 前記モジュ−ル基板全体の機能試験を行うことにより、
モジュ−ルの機能が正常に動作していることを確認した
後、前記第１の温度より高い温度であって前記バンプに
おける第２の半田層が溶融される第２の温度に前記モジ
ュ−ル基板全体を加熱することにより、前記モジュ−ル
基板に前記フリップチップを完全に固着する工程と、 を具備することを特徴とするフリップチップの接合方
法。3. A step of temporarily bonding the bump to a module substrate by heating the bump to a first temperature at which only the first solder layer of the bump in the flip chip is melted; A step of finding a defective chip by performing a functional test of the entire module substrate on which is mounted, and if the defective chip is found, the defective chip is replaced with a non-defective chip. Heating to the first temperature, removing the defective chip from the module substrate, temporarily bonding bumps on the non-defective chip to the module substrate, and performing a functional test of the entire module substrate By
After confirming that the function of the module is operating normally, the module is heated to a second temperature which is higher than the first temperature and melts the second solder layer in the bump. And a step of completely fixing the flip chip to the module substrate by heating the entire substrate, the method of joining flip chips.
半田層のみが溶融される温度より低い第１の温度に前記
バンプを加熱するとともに前記バンプに超音波を印加す
ることにより、モジュ−ル基板に前記バンプを仮接合す
る工程と、 前記フリップチップが実装された前記モジュ−ル基板全
体の機能試験を行うことにより、不良チップを探しだす
工程と、 前記不良チップが発見された場合、前記不良チップを良
品チップと交換するため、前記不良チップを前記第１の
温度に加熱するとともに前記不良チップに超音波を印加
し、前記モジュ−ル基板から前記不良チップを取り外
し、前記モジュ−ル基板に前記良品チップにおけるバン
プを仮接合する工程と、 前記モジュ−ル基板全体の機能試験を行うことにより、
モジュ−ルの機能が正常に動作していることを確認した
後、前記第１の温度より高い温度であって前記バンプに
おける第２の半田層が溶融される温度より低い第２の温
度に前記モジュ−ル基板全体を加熱するとともに前記モ
ジュ−ル基板に超音波を印加することにより、前記モジ
ュ−ル基板に前記フリップチップを完全に固着する工程
と、 を具備することを特徴とするフリップチップの接合方
法。4. The module substrate is heated by heating the bump to a first temperature lower than a temperature at which only the first solder layer of the bump in the flip chip is melted and applying an ultrasonic wave to the bump. A step of temporarily joining the bumps; a step of finding a defective chip by performing a functional test of the entire module substrate on which the flip chip is mounted; and a step of finding the defective chip when the defective chip is found. In order to replace the defective chip with a non-defective chip, the defective chip is heated to the first temperature and ultrasonic waves are applied to the defective chip, the defective chip is removed from the module substrate, and the module substrate is replaced with the defective chip. By temporarily bonding the bumps in the non-defective chip and performing a functional test of the entire module substrate,
After confirming that the function of the module is operating normally, the module is heated to a second temperature higher than the first temperature and lower than the temperature at which the second solder layer in the bump is melted. A step of completely fixing the flip chip to the module substrate by heating the entire module substrate and applying ultrasonic waves to the module substrate. How to join.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003148A JPH07211720A (en) | 1994-01-17 | 1994-01-17 | Flip chip and its bonding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003148A JPH07211720A (en) | 1994-01-17 | 1994-01-17 | Flip chip and its bonding |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211720A true JPH07211720A (en) | 1995-08-11 |
Family
ID=11549275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6003148A Pending JPH07211720A (en) | 1994-01-17 | 1994-01-17 | Flip chip and its bonding |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211720A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060147A (en) * | 2008-12-15 | 2009-03-19 | Panasonic Corp | Component mounting method |
| JP2009071330A (en) * | 2008-12-15 | 2009-04-02 | Panasonic Corp | Component mounting device |
| KR100979497B1 (en) * | 2008-06-17 | 2010-09-01 | 삼성전기주식회사 | Wafer level package and manufacturing method thereof |
| US20140151096A1 (en) * | 2012-12-04 | 2014-06-05 | Hongjin Jiang | Low temperature/high temperature solder hybrid solder interconnects |
| JP2017055113A (en) * | 2015-09-08 | 2017-03-16 | エルジー エレクトロニクス インコーポレイティド | Solar cell module and manufacturing method therefor |
| WO2020105432A1 (en) * | 2018-11-21 | 2020-05-28 | 東北マイクロテック株式会社 | Stacked semiconductor device and multiple chips used therein |
-
1994
- 1994-01-17 JP JP6003148A patent/JPH07211720A/en active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979497B1 (en) * | 2008-06-17 | 2010-09-01 | 삼성전기주식회사 | Wafer level package and manufacturing method thereof |
| JP2009060147A (en) * | 2008-12-15 | 2009-03-19 | Panasonic Corp | Component mounting method |
| JP2009071330A (en) * | 2008-12-15 | 2009-04-02 | Panasonic Corp | Component mounting device |
| JP4613998B2 (en) * | 2008-12-15 | 2011-01-19 | パナソニック株式会社 | Component mounting apparatus and component mounting method |
| JP4720901B2 (en) * | 2008-12-15 | 2011-07-13 | パナソニック株式会社 | Component mounting method |
| US20140151096A1 (en) * | 2012-12-04 | 2014-06-05 | Hongjin Jiang | Low temperature/high temperature solder hybrid solder interconnects |
| JP2017055113A (en) * | 2015-09-08 | 2017-03-16 | エルジー エレクトロニクス インコーポレイティド | Solar cell module and manufacturing method therefor |
| US11417787B2 (en) | 2015-09-08 | 2022-08-16 | Lg Electronics Inc. | Solar cell module and method for manufacturing the same |
| WO2020105432A1 (en) * | 2018-11-21 | 2020-05-28 | 東北マイクロテック株式会社 | Stacked semiconductor device and multiple chips used therein |
| CN112385025A (en) * | 2018-11-21 | 2021-02-19 | 东北微科技株式会社 | Stacked semiconductor device and plurality of chips used for the same |
| JPWO2020105432A1 (en) * | 2018-11-21 | 2021-09-02 | 東北マイクロテック株式会社 | Stacked semiconductor device and multiple chips used for it |
| US11495565B2 (en) | 2018-11-21 | 2022-11-08 | Tohoku-Microtec Co., Ltd. | Stacked semiconductor device and multiple chips used therein |
| CN112385025B (en) * | 2018-11-21 | 2024-01-30 | 东北微科技株式会社 | Stacked semiconductor device and multiple chips used therefor |
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