JPH0721137A - 通信装置及び処理装置 - Google Patents
通信装置及び処理装置Info
- Publication number
- JPH0721137A JPH0721137A JP15014993A JP15014993A JPH0721137A JP H0721137 A JPH0721137 A JP H0721137A JP 15014993 A JP15014993 A JP 15014993A JP 15014993 A JP15014993 A JP 15014993A JP H0721137 A JPH0721137 A JP H0721137A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- read
- address space
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 共有メモリを介してのプロセッサ間通信に必
要なメモリ容量及び処理時間の資源を少なくする。 【構成】 ライト時にはアドレスレジスタ２ｃにＤＰＲ
のライトアドレスを、ライトデータレジスタ２ｂにライ
トデータをセットしＤＰＲへアクセスする。リード時は
アドレスレジスタ２ｃにＤＰＲのリードアドレスをセッ
トしてＤＰＲにアクセスし、読みだされたデータをリー
ドデータレジスタ２ｅへセットし、これを取り込む。 【効果】 アドレスレジスタ２ｃのサイズで決まるアド
レス空間をＤＰＲに割り付けられるから、プロセッサの
メモリ消費は少なくても十分大きな空間のＤＰＲへアク
セスできる。またＤＰＲがプロセッサから離れた場所に
あっても、本装置をプロセッサの近くにおけば、長距離
で時間のかかる処理は本装置とＤＰＲ間で行われるか
ら、プロセッサはその待ちの間別の処理が行え、処理効
率が向上する。
要なメモリ容量及び処理時間の資源を少なくする。 【構成】 ライト時にはアドレスレジスタ２ｃにＤＰＲ
のライトアドレスを、ライトデータレジスタ２ｂにライ
トデータをセットしＤＰＲへアクセスする。リード時は
アドレスレジスタ２ｃにＤＰＲのリードアドレスをセッ
トしてＤＰＲにアクセスし、読みだされたデータをリー
ドデータレジスタ２ｅへセットし、これを取り込む。 【効果】 アドレスレジスタ２ｃのサイズで決まるアド
レス空間をＤＰＲに割り付けられるから、プロセッサの
メモリ消費は少なくても十分大きな空間のＤＰＲへアク
セスできる。またＤＰＲがプロセッサから離れた場所に
あっても、本装置をプロセッサの近くにおけば、長距離
で時間のかかる処理は本装置とＤＰＲ間で行われるか
ら、プロセッサはその待ちの間別の処理が行え、処理効
率が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、共有メモリを用いてプ
ロセッサ間通信を行うための通信装置に係わり、とくに
共有メモリ空間が大きく、またプロセッサ間の距離が長
い場合でも、共有メモリへのアクセスを効率よく行うこ
とが出来る通信装置及び処理装置に関する。
ロセッサ間通信を行うための通信装置に係わり、とくに
共有メモリ空間が大きく、またプロセッサ間の距離が長
い場合でも、共有メモリへのアクセスを効率よく行うこ
とが出来る通信装置及び処理装置に関する。
【０００２】
【従来の技術】プロセッサ間通信の１つの方法として、
共有メモリのデータを共有するものがあり、例えば特開
平４−３０４５５０号公報に記載の技術がある。この従
来技術では、共有メモリエリアを各プロセッサの固有の
アドレス空間中に直接割り付け、一方のプロセッサが書
き込んだデータを他方のプロセッサが読みだすことによ
り通信を行う。また、拡張アドレス空間という、プロセ
ッサ固有のアドレス空間から独立した空間を作り出す方
法が、「システムと制御」Ｖol.３１ Ｎｏ.７P500〜P5
01に記載されている。この方法は、プロセッサのアドレ
ス空間と共有メモリのアドレス空間とを直接対応させる
のではなく、プロセッサのＩ／Ｏデータを共有メモリア
ドレスとしても用い、Ｉ／Ｏデータで表せる空間を拡張
アドレス空間としてこれを共有メモリのアドレス空間と
対応させるもので、直接対応の場合より広い空間を通信
用に使うことができる。
共有メモリのデータを共有するものがあり、例えば特開
平４−３０４５５０号公報に記載の技術がある。この従
来技術では、共有メモリエリアを各プロセッサの固有の
アドレス空間中に直接割り付け、一方のプロセッサが書
き込んだデータを他方のプロセッサが読みだすことによ
り通信を行う。また、拡張アドレス空間という、プロセ
ッサ固有のアドレス空間から独立した空間を作り出す方
法が、「システムと制御」Ｖol.３１ Ｎｏ.７P500〜P5
01に記載されている。この方法は、プロセッサのアドレ
ス空間と共有メモリのアドレス空間とを直接対応させる
のではなく、プロセッサのＩ／Ｏデータを共有メモリア
ドレスとしても用い、Ｉ／Ｏデータで表せる空間を拡張
アドレス空間としてこれを共有メモリのアドレス空間と
対応させるもので、直接対応の場合より広い空間を通信
用に使うことができる。
【０００３】
【発明が解決しようとする課題】上記した特開平４−３
０４５５０号に示された従来技術では、共有メモリ領域
がプロセッサのアドレス空間より大きいと、共有メモリ
領域の全てをプロセッサの固有のアドレス空間に割り付
けることが出来ない。また、共有メモリ領域がプロセッ
サの固有アドレス空間より小さい場合でも、共有メモリ
領域をプロセッサの固有アドレス空間にそのまま割り付
けると、プロセッサのアドレス空間を大幅に消費し、プ
ロセッサのアドレス空間に他のデバイスを割り付ける事
が出来ないことがあった。また、通信を行う２つのプロ
セッサの間の距離が長い場合、少なくとも１つのプロセ
ッサと共有メモリとの距離も長くなる。この距離が長く
なるにつれて、離れたプロセッサが共有メモリにアクセ
スする処理に時間がかかってしまい、共有メモリへのア
クセスの次に実行すべき命令の処理が遅れ、当該プロセ
ッサの処理効率が下がるという問題があった。また、拡
張アドレス空間を用いる方法では、プロセッサのメモリ
空間を使わなくても共有メモリへのアクセスが可能で、
メモリ消費という問題はないが、この方法を共有メモリ
を用いたプロセッサ間通信に応用した場合のハードウェ
ア通信プロトコル、ソフトウェア通信プロトコル等の通
信実現手段に関しては記載されていない。
０４５５０号に示された従来技術では、共有メモリ領域
がプロセッサのアドレス空間より大きいと、共有メモリ
領域の全てをプロセッサの固有のアドレス空間に割り付
けることが出来ない。また、共有メモリ領域がプロセッ
サの固有アドレス空間より小さい場合でも、共有メモリ
領域をプロセッサの固有アドレス空間にそのまま割り付
けると、プロセッサのアドレス空間を大幅に消費し、プ
ロセッサのアドレス空間に他のデバイスを割り付ける事
が出来ないことがあった。また、通信を行う２つのプロ
セッサの間の距離が長い場合、少なくとも１つのプロセ
ッサと共有メモリとの距離も長くなる。この距離が長く
なるにつれて、離れたプロセッサが共有メモリにアクセ
スする処理に時間がかかってしまい、共有メモリへのア
クセスの次に実行すべき命令の処理が遅れ、当該プロセ
ッサの処理効率が下がるという問題があった。また、拡
張アドレス空間を用いる方法では、プロセッサのメモリ
空間を使わなくても共有メモリへのアクセスが可能で、
メモリ消費という問題はないが、この方法を共有メモリ
を用いたプロセッサ間通信に応用した場合のハードウェ
ア通信プロトコル、ソフトウェア通信プロトコル等の通
信実現手段に関しては記載されていない。
【０００４】本発明の目的は、拡張アドレス空間を用い
て共有メモリへアクセスできる通信装置及び処理装置を
提供するにある。
て共有メモリへアクセスできる通信装置及び処理装置を
提供するにある。
【０００５】
【課題を解決するための手段】上記の目的は、デュアル
ポートメモリと、第１のプロセッサと上記デュアルポー
トメモリの一方のポートとの間に設置されプロセッサか
ら出力されたアドレス情報をラッチするアドレスラッチ
機構、プロセッサから出力されたデ−タ情報をラッチす
るデータラッチ機構、および上記アドレス情報により指
定されたデュアルポートメモリのアドレスに上記データ
情報を書き込むためのライトアクセス信号を生成するラ
イト信号生成機構を備えたインタフェース手段とを設け
ることにより達成され、また、上記インタフェース手段
に、上記アドレス情報により指定された上記デュアルポ
ートメモリのアドレスのデータを読みだすためのリード
アクセス信号を生成するリード信号生成手段と、上記リ
ードアクセス信号により上記デュアルポートメモリから
読みだされたデータをラッチするためのリードデータラ
ッチ機構とを付加することにより達成される。
ポートメモリと、第１のプロセッサと上記デュアルポー
トメモリの一方のポートとの間に設置されプロセッサか
ら出力されたアドレス情報をラッチするアドレスラッチ
機構、プロセッサから出力されたデ−タ情報をラッチす
るデータラッチ機構、および上記アドレス情報により指
定されたデュアルポートメモリのアドレスに上記データ
情報を書き込むためのライトアクセス信号を生成するラ
イト信号生成機構を備えたインタフェース手段とを設け
ることにより達成され、また、上記インタフェース手段
に、上記アドレス情報により指定された上記デュアルポ
ートメモリのアドレスのデータを読みだすためのリード
アクセス信号を生成するリード信号生成手段と、上記リ
ードアクセス信号により上記デュアルポートメモリから
読みだされたデータをラッチするためのリードデータラ
ッチ機構とを付加することにより達成される。
【０００６】
【作用】第１のプロセッサからデュアルポートメモリに
ライトアクセスするときは、アクセスしたい拡張アドレ
ス空間のアドレスをインタフェース手段のアドレスラッ
チ機構に書き込み、ライトしたいデータをライトデータ
ラッチ機構にライトし、さらにライト信号生成機構によ
り生成したライトアクセス信号によりデュアルポートメ
モリにデータをライトする。また第１のプロセッサから
リードアクセスするときは、アクセスしたい拡張アドレ
ス空間のアドレスをインタフェース手段のアドレスラッ
チ機構に書き込み、リード信号生成手段により生成され
たリードアクセス信号を出力する。これによりデュアル
ポートメモリから読みだされたデータをリードデータラ
ッチ機構へ取り込み、第１のプロセッサがこれを読む。
こうしてインタフェース手段のアドレスラッチ機構に設
定可能なアドレスエリアの大きさをもつ空間をデュアル
ポートメモリのアドレスと対応づけることで、第１のプ
ロセッサのメモリエリアを殆ど使わなくてもデュアルポ
ートメモリ及びそれと接続された第２のプロセッサとの
通信が可能となる。また第１のプロセッサとデュアルポ
ートメモリとの距離が大きくても、第１のプロセッサと
インタフェース手段との距離は十分小さくしておけば、
第１のプロセッサはインタフェース手段とのアドレス、
データ、アクセス信号などのやり取りを短時間で行え
る。そしてインタフェース手段とデュアルポートメモリ
との間のアクセスにかかる時間が長くても、その処理を
待つ間に第１のプロセッサは別の処理が行えるので、こ
のプロセッサの処理効率が向上する。
ライトアクセスするときは、アクセスしたい拡張アドレ
ス空間のアドレスをインタフェース手段のアドレスラッ
チ機構に書き込み、ライトしたいデータをライトデータ
ラッチ機構にライトし、さらにライト信号生成機構によ
り生成したライトアクセス信号によりデュアルポートメ
モリにデータをライトする。また第１のプロセッサから
リードアクセスするときは、アクセスしたい拡張アドレ
ス空間のアドレスをインタフェース手段のアドレスラッ
チ機構に書き込み、リード信号生成手段により生成され
たリードアクセス信号を出力する。これによりデュアル
ポートメモリから読みだされたデータをリードデータラ
ッチ機構へ取り込み、第１のプロセッサがこれを読む。
こうしてインタフェース手段のアドレスラッチ機構に設
定可能なアドレスエリアの大きさをもつ空間をデュアル
ポートメモリのアドレスと対応づけることで、第１のプ
ロセッサのメモリエリアを殆ど使わなくてもデュアルポ
ートメモリ及びそれと接続された第２のプロセッサとの
通信が可能となる。また第１のプロセッサとデュアルポ
ートメモリとの距離が大きくても、第１のプロセッサと
インタフェース手段との距離は十分小さくしておけば、
第１のプロセッサはインタフェース手段とのアドレス、
データ、アクセス信号などのやり取りを短時間で行え
る。そしてインタフェース手段とデュアルポートメモリ
との間のアクセスにかかる時間が長くても、その処理を
待つ間に第１のプロセッサは別の処理が行えるので、こ
のプロセッサの処理効率が向上する。
【０００７】
【実施例】以下、本発明を実施例を用いて詳細に説明す
る。図２は、本発明の特徴とする拡張アドレス空間生成
回路２ａを用いて、デュアルポートＲＡＭ（ＤＰＲ）３
経由でプロセッサ１ａとプロセッサ１ｂの間で通信を行
うシステムを示したものであり、図１は、拡張アドレス
空間生成回路部の一実施例である。
る。図２は、本発明の特徴とする拡張アドレス空間生成
回路２ａを用いて、デュアルポートＲＡＭ（ＤＰＲ）３
経由でプロセッサ１ａとプロセッサ１ｂの間で通信を行
うシステムを示したものであり、図１は、拡張アドレス
空間生成回路部の一実施例である。
【０００８】図１に示す拡張アドレス空間生成回路は例
えば図１４、図１５に示す様なハードウエア通信プロト
コルを提供する。このハードウエア通信プロトコルは拡
張アドレス空間制御用スイッチ（拡張アドレス空間用ワ
ードライトコマンドスイッチ、拡張アドレス空間用ワー
ドリードコマンドスイッチ）と拡張アドレス空間用アド
レスレジスタ、拡張アドレス空間用データレジスタ（拡
張アドレス空間用ライトデータレジスタ、拡張アドレス
空間用リードデータレジスタ）を有しており、これらを
用いることによって拡張アドレス空間を生成することが
出来る。ここで図１４は拡張アドレス空間制御用スイッ
チと拡張アドレス空間用アドレスレジスタと拡張アドレ
ス空間用データレジスタとをＩ／Ｏポートに割付けた例
であり、図１５は上記レジスタをメモリポートに割り付
けた例である。
えば図１４、図１５に示す様なハードウエア通信プロト
コルを提供する。このハードウエア通信プロトコルは拡
張アドレス空間制御用スイッチ（拡張アドレス空間用ワ
ードライトコマンドスイッチ、拡張アドレス空間用ワー
ドリードコマンドスイッチ）と拡張アドレス空間用アド
レスレジスタ、拡張アドレス空間用データレジスタ（拡
張アドレス空間用ライトデータレジスタ、拡張アドレス
空間用リードデータレジスタ）を有しており、これらを
用いることによって拡張アドレス空間を生成することが
出来る。ここで図１４は拡張アドレス空間制御用スイッ
チと拡張アドレス空間用アドレスレジスタと拡張アドレ
ス空間用データレジスタとをＩ／Ｏポートに割付けた例
であり、図１５は上記レジスタをメモリポートに割り付
けた例である。
【０００９】ハードウェア通信プロトコルを用いてＤＰ
Ｒ３にアクセスするプロトコルをソフトウェア通信プロ
トコルと呼ぶことにする。図３は図１４に示すハードウ
ェア通信プロトコルを用いたソフトウェア通信プロトコ
ルの一例を示し、図４は、図１５に示すハードウェア通
信プロトコルを用いたソフトウェア通信プロトコルの一
例を示している。以下の通信手順は、図４に示すソフト
ウェア通信プロトコルを用いるものとする。
Ｒ３にアクセスするプロトコルをソフトウェア通信プロ
トコルと呼ぶことにする。図３は図１４に示すハードウ
ェア通信プロトコルを用いたソフトウェア通信プロトコ
ルの一例を示し、図４は、図１５に示すハードウェア通
信プロトコルを用いたソフトウェア通信プロトコルの一
例を示している。以下の通信手順は、図４に示すソフト
ウェア通信プロトコルを用いるものとする。
【００１０】図１において、デコーダ１０の動作は、以
下の５通りである。 （１）拡張アドレス空間用アドレスレジスタ２ｃにライ
トアクセスが生じたとき、ＷＹ６−Ｎ出力（−Ｎはロー
アクティブな信号を示す）、ＯＣＳ−Ｎ出力をアクティ
ブにする。 （２）拡張アドレス空間用ライトデータレジスタ２ｂに
ライトアクセスが生じたとき、ＷＹ０−Ｎ出力、ＯＣＳ
−Ｎ出力をアクティブにする。 （３）拡張アドレス空間用リードデータレジスタ２ｅに
リードアクセスが生じたとき、ＲＹ０−Ｎ出力、ＯＣＳ
−Ｎ出力をアクティブにする。 （４）拡張アドレス空間用ワードライトコマンドスイッ
チ（図１５参照）にライトアクセスが生じたとき、ＷＹ
２−Ｎ出力、ＯＣＳ−Ｎ出力をアクティブにする。
（５）拡張アドレス空間用ワードリードコマンドスイッ
チ（図１５参照）にリードアクセスが生じたとき、ＲＹ
２−Ｎ出力、ＯＣＳ−Ｎ出力をアクティブにする。
下の５通りである。 （１）拡張アドレス空間用アドレスレジスタ２ｃにライ
トアクセスが生じたとき、ＷＹ６−Ｎ出力（−Ｎはロー
アクティブな信号を示す）、ＯＣＳ−Ｎ出力をアクティ
ブにする。 （２）拡張アドレス空間用ライトデータレジスタ２ｂに
ライトアクセスが生じたとき、ＷＹ０−Ｎ出力、ＯＣＳ
−Ｎ出力をアクティブにする。 （３）拡張アドレス空間用リードデータレジスタ２ｅに
リードアクセスが生じたとき、ＲＹ０−Ｎ出力、ＯＣＳ
−Ｎ出力をアクティブにする。 （４）拡張アドレス空間用ワードライトコマンドスイッ
チ（図１５参照）にライトアクセスが生じたとき、ＷＹ
２−Ｎ出力、ＯＣＳ−Ｎ出力をアクティブにする。
（５）拡張アドレス空間用ワードリードコマンドスイッ
チ（図１５参照）にリードアクセスが生じたとき、ＲＹ
２−Ｎ出力、ＯＣＳ−Ｎ出力をアクティブにする。
【００１１】次に、プロセッサ１ａからＤＰＲ３にライ
トアクセスするときの動作を説明する。まず、プロセッ
サ１ａがアクセスすべき拡張アドレス空間のアドレスを
拡張アドレス空間用アドレスレジスタ２ｃにライトす
る。この動作は、図１において拡張アドレス空間用アド
レスレジスタ２ｃのアドレス（ＥＡＤＤＬ：３ＦＣ６）
をプロセッサ１ａがＡ１５〜Ａ０に出力し、ライト信号
ＷＴ−Ｎをアクティブにし、拡張アドレス空間のアクセ
スすべきアドレスデータをＤ１５〜Ｄ０に出力すること
により行われる。このときリード信号ＲＤ−Ｎは非アク
ティブ（ＨＩ）状態である。デコーダ１０は上記の入力
をデコードして、ＷＹ６−Ｎ、ＯＣＳ−Ｎ出力をアクテ
ィブにする。また、リード信号ＲＤ−Ｎは非アクティブ
であるから、データスイッチバッファ１１は、そのディ
レクション入力（ＤＩＲ）がＨＩとなり、信号はＡから
Ｂ方向へ通過する。（このようなデータスイッチバッフ
ァ１１の例として、例えばＴＴＬ７４シリーズの２４５
がある。）また、ＷＴ−Ｎ、ＯＣＳ−Ｎ出力がアクティ
ブであるから、データスイッチバッファ１１のゲート入
力Ｇ−Ｎはアクティブとなって、Ｄ１５〜Ｄ０信号は拡
張アドレス空間用アドレスレジスタ２ｃの入力に入る。
従って、プロセッサ１ａのこのライトバスサイクルの終
了時までに、拡張アドレス空間のアドレスを示すデータ
が、拡張アドレス空間用アドレスレジスタ２ｃにラッチ
され、拡張アドレス空間のアドレス（ＯＡ１５〜ＯＡ
１）としてＤＰＲ３側に出力される。
トアクセスするときの動作を説明する。まず、プロセッ
サ１ａがアクセスすべき拡張アドレス空間のアドレスを
拡張アドレス空間用アドレスレジスタ２ｃにライトす
る。この動作は、図１において拡張アドレス空間用アド
レスレジスタ２ｃのアドレス（ＥＡＤＤＬ：３ＦＣ６）
をプロセッサ１ａがＡ１５〜Ａ０に出力し、ライト信号
ＷＴ−Ｎをアクティブにし、拡張アドレス空間のアクセ
スすべきアドレスデータをＤ１５〜Ｄ０に出力すること
により行われる。このときリード信号ＲＤ−Ｎは非アク
ティブ（ＨＩ）状態である。デコーダ１０は上記の入力
をデコードして、ＷＹ６−Ｎ、ＯＣＳ−Ｎ出力をアクテ
ィブにする。また、リード信号ＲＤ−Ｎは非アクティブ
であるから、データスイッチバッファ１１は、そのディ
レクション入力（ＤＩＲ）がＨＩとなり、信号はＡから
Ｂ方向へ通過する。（このようなデータスイッチバッフ
ァ１１の例として、例えばＴＴＬ７４シリーズの２４５
がある。）また、ＷＴ−Ｎ、ＯＣＳ−Ｎ出力がアクティ
ブであるから、データスイッチバッファ１１のゲート入
力Ｇ−Ｎはアクティブとなって、Ｄ１５〜Ｄ０信号は拡
張アドレス空間用アドレスレジスタ２ｃの入力に入る。
従って、プロセッサ１ａのこのライトバスサイクルの終
了時までに、拡張アドレス空間のアドレスを示すデータ
が、拡張アドレス空間用アドレスレジスタ２ｃにラッチ
され、拡張アドレス空間のアドレス（ＯＡ１５〜ＯＡ
１）としてＤＰＲ３側に出力される。
【００１２】次に、拡張アドレス空間にライトしたいデ
ータを拡張アドレス空間用ライトデータレジスタ２ｂに
ライトする。この動作は、図１において拡張アドレス空
間用ライトデータレジスタ２ｂのアドレス（ＥＤＡＴ
Ａ：３ＦＣ０）をプロセッサ１ａがＡ１５〜Ａ０に出力
し、ライト信号ＷＴ−Ｎをアクティブにし、拡張アドレ
ス空間にライトすべきデータをＤ１５〜Ｄ０に出力する
ことにより行われる。このとき、リード信号ＲＤ−Ｎは
非アクティブ状態である。デコーダ１０は、上記の入力
をデコードして、ＷＹ０−Ｎ、ＯＣＳ−Ｎ出力をアクテ
ィブにする。また、リード信号ＲＤ−Ｎは非アクティブ
であるから、データスイッチバッファ１１は、そのディ
レクション入力がＨＩとなり、信号はＡからＢ方向へ通
過する。また、ＷＴ−Ｎ、ＯＣＳ−Ｎ出力がアクティブ
であるから、データスイッチバッファ１１のゲート入力
Ｇ−Ｎはアクティブとなって、Ｄ１５〜Ｄ０信号は拡張
アドレス空間用ライトデータレジスタ２ｂの入力に入
る。従って、プロセッサ１ａのこのライトバスサイクル
の終了時までに、拡張アドレス空間にライトすべきデー
タが、拡張アドレス空間用ライトデータレジスタ２ｂに
ラッチされ、拡張アドレス空間へのライトデータ（ＯＤ
１５〜ＯＤ０）としてＤＰＲ３側に出力される。また、
ＷＹ０−Ｎ出力がＬＯパルスを出力したとき、フリップ
フロップ（以下ＦＦと称す）１２のＤ入力がＬＯ→ＨＩ
→ＬＯとなり、ＦＦ１２のＱ−Ｎ出力がＬＯパルスを生
成する。このときＦＦ１３のＱ出力（ＯＡ０）がＬＯ
に、Ｑ−Ｎ出力（ＯＢＨＥ：ＤＰＲ３側に対するバスハ
イイネーブル信号）がＨＩにラッチされていると、これ
らはそれぞれ反転し、次の操作で拡張アドレス空間用ワ
ードライトコマンドスイッチにライトアクセスし、ワー
ドライトアクセスを指令するまで、ＯＡ０をＨＩに、Ｏ
ＢＨＥをＬＯに保つことができる。
ータを拡張アドレス空間用ライトデータレジスタ２ｂに
ライトする。この動作は、図１において拡張アドレス空
間用ライトデータレジスタ２ｂのアドレス（ＥＤＡＴ
Ａ：３ＦＣ０）をプロセッサ１ａがＡ１５〜Ａ０に出力
し、ライト信号ＷＴ−Ｎをアクティブにし、拡張アドレ
ス空間にライトすべきデータをＤ１５〜Ｄ０に出力する
ことにより行われる。このとき、リード信号ＲＤ−Ｎは
非アクティブ状態である。デコーダ１０は、上記の入力
をデコードして、ＷＹ０−Ｎ、ＯＣＳ−Ｎ出力をアクテ
ィブにする。また、リード信号ＲＤ−Ｎは非アクティブ
であるから、データスイッチバッファ１１は、そのディ
レクション入力がＨＩとなり、信号はＡからＢ方向へ通
過する。また、ＷＴ−Ｎ、ＯＣＳ−Ｎ出力がアクティブ
であるから、データスイッチバッファ１１のゲート入力
Ｇ−Ｎはアクティブとなって、Ｄ１５〜Ｄ０信号は拡張
アドレス空間用ライトデータレジスタ２ｂの入力に入
る。従って、プロセッサ１ａのこのライトバスサイクル
の終了時までに、拡張アドレス空間にライトすべきデー
タが、拡張アドレス空間用ライトデータレジスタ２ｂに
ラッチされ、拡張アドレス空間へのライトデータ（ＯＤ
１５〜ＯＤ０）としてＤＰＲ３側に出力される。また、
ＷＹ０−Ｎ出力がＬＯパルスを出力したとき、フリップ
フロップ（以下ＦＦと称す）１２のＤ入力がＬＯ→ＨＩ
→ＬＯとなり、ＦＦ１２のＱ−Ｎ出力がＬＯパルスを生
成する。このときＦＦ１３のＱ出力（ＯＡ０）がＬＯ
に、Ｑ−Ｎ出力（ＯＢＨＥ：ＤＰＲ３側に対するバスハ
イイネーブル信号）がＨＩにラッチされていると、これ
らはそれぞれ反転し、次の操作で拡張アドレス空間用ワ
ードライトコマンドスイッチにライトアクセスし、ワー
ドライトアクセスを指令するまで、ＯＡ０をＨＩに、Ｏ
ＢＨＥをＬＯに保つことができる。
【００１３】次に、拡張アドレス空間用ワードライトコ
マンドスイッチにライトアクセスする。この動作は、図
１において拡張アドレス空間用ワードライトコマンドス
イッチのアドレス（ＥＢＳＯＮ：３ＦＣ２）をプロセッ
サ１ａがＡ１５〜Ａ０に出力し、ライト信号ＷＴ−Ｎを
アクティブにすることにより行われる。このとき、リー
ド信号ＲＤ−Ｎは非アクティブ状態である。デコーダ１
０は、上記入力をデコードして、ＷＹ２−Ｎ、ＯＣＳ−
Ｎ出力をアクティブにする。ＷＹ２−Ｎ出力がアクティ
ブとなったとき、次のように動作する。ＦＦ１３のＣＬ
Ｒ−Ｎ入力はアクティブになり、ＦＦ１３のＱ出力（Ｏ
Ａ０）がＨＩに、Ｑ−Ｎ出力（ＯＢＨＥ）がＬＯにラッ
チされていても（いなくても）ＯＡ０はＬＯに、ＯＢＨ
ＥはＨＩになり、ＤＰＲ３側に対してワードアクセスを
指令できる。また、ＯＡＬＥ−Ｎ（アドレスラッチイネ
ーブル）をアクティブにし、ＤＰＲ３側に対し、アドレ
スのラッチを許可する。また、ＦＦ１５のＤ入力がＬＯ
となるため、ＦＦ１５のＱ出力がＬＯになり、これによ
りＦＦ１６のＣＬＲ−Ｎ入力がアクティブになって、Ｆ
Ｆ１６のＱ−Ｎ出力（ＯＭＷＴ：ＤＰＲ３側に対するラ
イト信号）がＬＯからＨＩに変化する。同様に、ＦＦ１
６のＱ出力はＬＯになり、ＮＡＮＤゲート２２のＢ入力
はＨＩとなる。
マンドスイッチにライトアクセスする。この動作は、図
１において拡張アドレス空間用ワードライトコマンドス
イッチのアドレス（ＥＢＳＯＮ：３ＦＣ２）をプロセッ
サ１ａがＡ１５〜Ａ０に出力し、ライト信号ＷＴ−Ｎを
アクティブにすることにより行われる。このとき、リー
ド信号ＲＤ−Ｎは非アクティブ状態である。デコーダ１
０は、上記入力をデコードして、ＷＹ２−Ｎ、ＯＣＳ−
Ｎ出力をアクティブにする。ＷＹ２−Ｎ出力がアクティ
ブとなったとき、次のように動作する。ＦＦ１３のＣＬ
Ｒ−Ｎ入力はアクティブになり、ＦＦ１３のＱ出力（Ｏ
Ａ０）がＨＩに、Ｑ−Ｎ出力（ＯＢＨＥ）がＬＯにラッ
チされていても（いなくても）ＯＡ０はＬＯに、ＯＢＨ
ＥはＨＩになり、ＤＰＲ３側に対してワードアクセスを
指令できる。また、ＯＡＬＥ−Ｎ（アドレスラッチイネ
ーブル）をアクティブにし、ＤＰＲ３側に対し、アドレ
スのラッチを許可する。また、ＦＦ１５のＤ入力がＬＯ
となるため、ＦＦ１５のＱ出力がＬＯになり、これによ
りＦＦ１６のＣＬＲ−Ｎ入力がアクティブになって、Ｆ
Ｆ１６のＱ−Ｎ出力（ＯＭＷＴ：ＤＰＲ３側に対するラ
イト信号）がＬＯからＨＩに変化する。同様に、ＦＦ１
６のＱ出力はＬＯになり、ＮＡＮＤゲート２２のＢ入力
はＨＩとなる。
【００１４】次に、拡張アドレス空間用リードデータレ
ジスタ２ｂをリードアクセスする。この動作は、図１に
おいて拡張アドレス空間用リードデータレジスタ２ｂの
アドレス（ＥＤＡＴＡ：３ＦＣ０）をプロセッサ１ａが
Ａ１５〜Ａ０に出力し、リード信号ＲＤ−Ｎをアクティ
ブにすることにより行われる。このとき、ライト信号Ｗ
Ｔ−Ｎは非アクティブ状態である。デコーダ１０は、上
記入力をデコードして、ＲＹ０−Ｎ、ＯＣＳ−Ｎ出力を
アクティブにする。ＲＹ０−Ｎ出力がアクティブとなっ
たとき、ＦＦ１２のＤ入力がＨＩとなり、ＦＦ１２のＱ
−Ｎ出力はＬＯレベルにラッチされる。次いでリードア
クセス終了時にＲＹ０−Ｎ出力が非アクティブとなる
と、ＦＦ１２のＤ入力はＬＯとなり、ＦＦ１２のＱ−Ｎ
出力をＨＩレベルにラッチする。この動作により、ＦＦ
１３のＣＬＫ入力にはＬＯパルスが入力される。このと
き、ＦＦ１３のＣＬＲ−Ｎ入力は既に非アクティブとな
っているため、ＦＦ１３のＱ出力（ＯＡ０）がＬＯに、
Ｑ−Ｎ出力（ＯＢＨＥ）がＨＩにラッチされていると、
これらはそれぞれ反転しＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯ
になる。この状態（ＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯ）は
次に拡張アドレス空間用ワードライトコマンドスイッチ
にライトアクセスを発生して、ワードライトアクセスを
指令するまで保たれる。
ジスタ２ｂをリードアクセスする。この動作は、図１に
おいて拡張アドレス空間用リードデータレジスタ２ｂの
アドレス（ＥＤＡＴＡ：３ＦＣ０）をプロセッサ１ａが
Ａ１５〜Ａ０に出力し、リード信号ＲＤ−Ｎをアクティ
ブにすることにより行われる。このとき、ライト信号Ｗ
Ｔ−Ｎは非アクティブ状態である。デコーダ１０は、上
記入力をデコードして、ＲＹ０−Ｎ、ＯＣＳ−Ｎ出力を
アクティブにする。ＲＹ０−Ｎ出力がアクティブとなっ
たとき、ＦＦ１２のＤ入力がＨＩとなり、ＦＦ１２のＱ
−Ｎ出力はＬＯレベルにラッチされる。次いでリードア
クセス終了時にＲＹ０−Ｎ出力が非アクティブとなる
と、ＦＦ１２のＤ入力はＬＯとなり、ＦＦ１２のＱ−Ｎ
出力をＨＩレベルにラッチする。この動作により、ＦＦ
１３のＣＬＫ入力にはＬＯパルスが入力される。このと
き、ＦＦ１３のＣＬＲ−Ｎ入力は既に非アクティブとな
っているため、ＦＦ１３のＱ出力（ＯＡ０）がＬＯに、
Ｑ−Ｎ出力（ＯＢＨＥ）がＨＩにラッチされていると、
これらはそれぞれ反転しＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯ
になる。この状態（ＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯ）は
次に拡張アドレス空間用ワードライトコマンドスイッチ
にライトアクセスを発生して、ワードライトアクセスを
指令するまで保たれる。
【００１５】ここで、プロセッサ１ａ側へのレディ信号
（ＲＤＹ）は、アクティブの時、プロセッサ１ａの動作
を進め、非アクティブの時、プロセッサ１ａの動作を止
める（プロセッサ１ａをウェイトさせる）信号である。
ＲＹ０−Ｎ出力がアクティブとなったとき、ＡＮＤゲー
ト２１のＡ入力はＨＩになる。このとき、ＮＡＮＤゲー
ト２２のＢ入力は、前手順の拡張アドレス空間用ワード
ライトコマンドスイッチへのライトアクセスによって、
ＨＩにラッチされているから、ＡＮＤゲート２１のＢ入
力がＨＩになれば、プロセッサ１ａ側へのレディ信号
（ＲＤＹ）を非アクティブにすることができる。
（ＲＤＹ）は、アクティブの時、プロセッサ１ａの動作
を進め、非アクティブの時、プロセッサ１ａの動作を止
める（プロセッサ１ａをウェイトさせる）信号である。
ＲＹ０−Ｎ出力がアクティブとなったとき、ＡＮＤゲー
ト２１のＡ入力はＨＩになる。このとき、ＮＡＮＤゲー
ト２２のＢ入力は、前手順の拡張アドレス空間用ワード
ライトコマンドスイッチへのライトアクセスによって、
ＨＩにラッチされているから、ＡＮＤゲート２１のＢ入
力がＨＩになれば、プロセッサ１ａ側へのレディ信号
（ＲＤＹ）を非アクティブにすることができる。
【００１６】一方、ＤＰＲ３側からのレディ信号ＲＥＡ
ＤＹは、ＨＩアクティブ信号であり、ＨＩのときＤＰＲ
３側がレディ状態であることを示し、ＬＯのときＤＰＲ
３側がレディ状態でないことを示す。ＤＰＲ３側がレデ
ィ状態でないとき、ＲＥＡＤＹ信号はＬＯレベルとな
り、ＦＦ２０のＤ入力はＬＯレベルとなって、ＦＦ２０
のＱ出力はＬＯにラッチされる。従って、ＦＦ１９のＤ
入力はＬＯとなり、ＦＦ１９のＱ−Ｎ出力即ちＡＮＤゲ
ート２１のＢ入力はＨＩとなる。従って、プロセッサ１
ａ側へのレディ信号（ＲＤＹ）はＬＯになり、プロセッ
サ１ａをウェイトさせることが出来る。
ＤＹは、ＨＩアクティブ信号であり、ＨＩのときＤＰＲ
３側がレディ状態であることを示し、ＬＯのときＤＰＲ
３側がレディ状態でないことを示す。ＤＰＲ３側がレデ
ィ状態でないとき、ＲＥＡＤＹ信号はＬＯレベルとな
り、ＦＦ２０のＤ入力はＬＯレベルとなって、ＦＦ２０
のＱ出力はＬＯにラッチされる。従って、ＦＦ１９のＤ
入力はＬＯとなり、ＦＦ１９のＱ−Ｎ出力即ちＡＮＤゲ
ート２１のＢ入力はＨＩとなる。従って、プロセッサ１
ａ側へのレディ信号（ＲＤＹ）はＬＯになり、プロセッ
サ１ａをウェイトさせることが出来る。
【００１７】また、ＤＰＲ３側がレディ状態のときは、
ＲＥＡＤＹ信号はＨＩレベルとなり、ＦＦ２０のＤ入力
はＨＩレベルとなって、ＦＦ２０のＱ出力はＨＩにラッ
チされる。従って、ＦＦ１９のＤ入力はＨＩとなり、Ｆ
Ｆ１９のＱ−Ｎ出力即ちＡＮＤゲート２１のＢ入力はＬ
Ｏになる。このときプロセッサ１ａ側へのレディ信号
（ＲＤＹ）は、アクティブになるから、プロセッサ１ａ
の動作をウェイトさせずに、進めることができる。
ＲＥＡＤＹ信号はＨＩレベルとなり、ＦＦ２０のＤ入力
はＨＩレベルとなって、ＦＦ２０のＱ出力はＨＩにラッ
チされる。従って、ＦＦ１９のＤ入力はＨＩとなり、Ｆ
Ｆ１９のＱ−Ｎ出力即ちＡＮＤゲート２１のＢ入力はＬ
Ｏになる。このときプロセッサ１ａ側へのレディ信号
（ＲＤＹ）は、アクティブになるから、プロセッサ１ａ
の動作をウェイトさせずに、進めることができる。
【００１８】この様に、ＤＰＲ３側からＲＥＡＤＹ信号
がアクティブレベルで返ってきたとき、プロセッサ１ａ
側へのレディ信号（ＲＤＹ）はアクティブになり、プロ
セッサ１ａは動作を進めることができ、拡張アドレス空
間用リードデータレジスタ２ｅへのリードアクセスサイ
クルを終了する。この結果、デコーダ１０はＲＹ０−
Ｎ、ＯＣＳ−Ｎ出力を非アクティブにする。ＲＹ０−Ｎ
出力が非アクティブとなったとき、ＦＦ１６のＣＬＫ入
力はＬＯからＨＩになり、このときＦＦ１６のＣＬＲ−
Ｎ入力はすでに非アクティブになっているため、ＦＦ１
６のＱ出力はＨＩにラッチされ、ＮＡＮＤゲート２２の
Ｂ入力はＬＯになり、初期状態に戻る。また、このと
き、ＦＦ１６のＱ−Ｎ出力はＬＯにラッチされ、ＤＰＲ
側に対するライト信号ＯＭＷＴはアクティブ状態から非
アクティブ状態へ戻る。
がアクティブレベルで返ってきたとき、プロセッサ１ａ
側へのレディ信号（ＲＤＹ）はアクティブになり、プロ
セッサ１ａは動作を進めることができ、拡張アドレス空
間用リードデータレジスタ２ｅへのリードアクセスサイ
クルを終了する。この結果、デコーダ１０はＲＹ０−
Ｎ、ＯＣＳ−Ｎ出力を非アクティブにする。ＲＹ０−Ｎ
出力が非アクティブとなったとき、ＦＦ１６のＣＬＫ入
力はＬＯからＨＩになり、このときＦＦ１６のＣＬＲ−
Ｎ入力はすでに非アクティブになっているため、ＦＦ１
６のＱ出力はＨＩにラッチされ、ＮＡＮＤゲート２２の
Ｂ入力はＬＯになり、初期状態に戻る。また、このと
き、ＦＦ１６のＱ−Ｎ出力はＬＯにラッチされ、ＤＰＲ
側に対するライト信号ＯＭＷＴはアクティブ状態から非
アクティブ状態へ戻る。
【００１９】以上のソフトウェア通信プロトコルにより
拡張アドレス空間用アドレスレジスタ２ｃにセットされ
た拡張アドレス空間のアドレスに、拡張アドレス空間用
ライトデータレジスタ２ｂにセットしたデータがライト
される。
拡張アドレス空間用アドレスレジスタ２ｃにセットされ
た拡張アドレス空間のアドレスに、拡張アドレス空間用
ライトデータレジスタ２ｂにセットしたデータがライト
される。
【００２０】以上がプロセッサ１ａからＤＰＲ３へのラ
イトアクセス動作であるが、次にＤＰＲ３へリードアク
セスするときの動作を説明する。まず、プロセッサ１ａ
がアクセスすべき拡張アドレス空間のアドレスを拡張ア
ドレス空間用アドレスレジスタ２ｃにライトする。この
動作は、図１において拡張アドレス空間用アドレスレジ
スタ２ｃのアドレス（ＥＡＤＤＬ：３ＦＣ６）をプロセ
ッサ１ａがＡ１５〜Ａ０に出力し、ライト信号ＷＴ−Ｎ
をアクティブにし、拡張アドレス空間のアクセスすべき
アドレスデータをＤ１５〜Ｄ０に出力することにより行
われる。このとき、リード信号ＲＤ−Ｎは非アクティブ
状態である。デコーダ１０は、上記の入力をデコードし
て、ＷＹ６−Ｎ、ＯＣＳ−Ｎ出力をアクティブにする。
また、リード信号ＲＤ−Ｎは非アクティブであるから、
データスイッチバッファ１１は、そのディレクション入
力がＨＩとなり、ＡからＢ方向へ信号が通過する。ま
た、ＷＴ−Ｎ、ＯＣＳ−Ｎ出力がアクティブであるか
ら、データスイッチバッファ１１のゲート入力（Ｇ−
Ｎ）はアクティブとなって、Ｄ１５〜Ｄ０信号は拡張ア
ドレス空間用アドレスレジスタ２ｃの入力に入る。従っ
て、プロセッサ１ａのこのライトバスサイクルの終了時
までに、拡張アドレス空間のアドレスを示すデータが、
拡張アドレス空間用アドレスレジスタ２ｃにラッチさ
れ、拡張アドレス空間のアドレス（ＯＡ１５〜ＯＡ１）
としてＤＰＲ３側に出力される。
イトアクセス動作であるが、次にＤＰＲ３へリードアク
セスするときの動作を説明する。まず、プロセッサ１ａ
がアクセスすべき拡張アドレス空間のアドレスを拡張ア
ドレス空間用アドレスレジスタ２ｃにライトする。この
動作は、図１において拡張アドレス空間用アドレスレジ
スタ２ｃのアドレス（ＥＡＤＤＬ：３ＦＣ６）をプロセ
ッサ１ａがＡ１５〜Ａ０に出力し、ライト信号ＷＴ−Ｎ
をアクティブにし、拡張アドレス空間のアクセスすべき
アドレスデータをＤ１５〜Ｄ０に出力することにより行
われる。このとき、リード信号ＲＤ−Ｎは非アクティブ
状態である。デコーダ１０は、上記の入力をデコードし
て、ＷＹ６−Ｎ、ＯＣＳ−Ｎ出力をアクティブにする。
また、リード信号ＲＤ−Ｎは非アクティブであるから、
データスイッチバッファ１１は、そのディレクション入
力がＨＩとなり、ＡからＢ方向へ信号が通過する。ま
た、ＷＴ−Ｎ、ＯＣＳ−Ｎ出力がアクティブであるか
ら、データスイッチバッファ１１のゲート入力（Ｇ−
Ｎ）はアクティブとなって、Ｄ１５〜Ｄ０信号は拡張ア
ドレス空間用アドレスレジスタ２ｃの入力に入る。従っ
て、プロセッサ１ａのこのライトバスサイクルの終了時
までに、拡張アドレス空間のアドレスを示すデータが、
拡張アドレス空間用アドレスレジスタ２ｃにラッチさ
れ、拡張アドレス空間のアドレス（ＯＡ１５〜ＯＡ１）
としてＤＰＲ３側に出力される。
【００２１】次は、拡張アドレス空間用ワードリードコ
マンドスイッチにリードアクセスする。この動作は、図
１において拡張アドレス空間用ワードリードコマンドス
イッチのアドレス（ＥＢＳＯＮ：３ＦＣ２）をプロセッ
サ１ａがＡ１５〜Ａ０に出力し、リード信号ＲＤ−Ｎを
アクティブにすることにより行われる。このとき、ライ
ト信号ＷＴ−Ｎは非アクティブ状態である。デコーダ１
０は、上記の入力をデコードして、ＲＹ２−Ｎ、ＯＣＳ
−Ｎ出力をアクティブにする。ＲＹ２−Ｎ出力がアクテ
ィブとなったとき、次のように動作する。ＦＦ１３のＣ
ＬＲ−Ｎ入力はアクティブになり、ＦＦ１３のＱ出力
（ＯＡ０）がＨＩに、Ｑ−Ｎ出力（ＯＢＨＥ）がＬＯに
ラッチされいても（いなくても）、ＯＡ０はＬＯに、Ｏ
ＢＨＥはＨＩになり、ＤＰＲ３側に対してワードアクセ
スを指令出来る。また、ＡＮＤゲート２３のＢ入力をＨ
Ｉにする。また、ＯＡＬＥ−Ｎをアクティブにし、ＤＰ
Ｒ３側に対し、アドレスのラッチを許可する。また、Ｆ
Ｆ１７のＤ入力がＬＯとなるため、ＦＦ１７のＱ出力が
ＬＯになり、これによりＦＦ１８のＣＬＲ−Ｎ入力がア
クティブになって、ＦＦ１８のＱ−Ｎ出力（ＯＭＲＤ：
ＤＰＲ３側に対するリード信号）がＬＯからＨＩに変化
する。同様に、ＦＦ１８のＱ出力は、ＬＯになり、ＮＡ
ＮＤゲート２２のＢ入力は、ＨＩとなる。
マンドスイッチにリードアクセスする。この動作は、図
１において拡張アドレス空間用ワードリードコマンドス
イッチのアドレス（ＥＢＳＯＮ：３ＦＣ２）をプロセッ
サ１ａがＡ１５〜Ａ０に出力し、リード信号ＲＤ−Ｎを
アクティブにすることにより行われる。このとき、ライ
ト信号ＷＴ−Ｎは非アクティブ状態である。デコーダ１
０は、上記の入力をデコードして、ＲＹ２−Ｎ、ＯＣＳ
−Ｎ出力をアクティブにする。ＲＹ２−Ｎ出力がアクテ
ィブとなったとき、次のように動作する。ＦＦ１３のＣ
ＬＲ−Ｎ入力はアクティブになり、ＦＦ１３のＱ出力
（ＯＡ０）がＨＩに、Ｑ−Ｎ出力（ＯＢＨＥ）がＬＯに
ラッチされいても（いなくても）、ＯＡ０はＬＯに、Ｏ
ＢＨＥはＨＩになり、ＤＰＲ３側に対してワードアクセ
スを指令出来る。また、ＡＮＤゲート２３のＢ入力をＨ
Ｉにする。また、ＯＡＬＥ−Ｎをアクティブにし、ＤＰ
Ｒ３側に対し、アドレスのラッチを許可する。また、Ｆ
Ｆ１７のＤ入力がＬＯとなるため、ＦＦ１７のＱ出力が
ＬＯになり、これによりＦＦ１８のＣＬＲ−Ｎ入力がア
クティブになって、ＦＦ１８のＱ−Ｎ出力（ＯＭＲＤ：
ＤＰＲ３側に対するリード信号）がＬＯからＨＩに変化
する。同様に、ＦＦ１８のＱ出力は、ＬＯになり、ＮＡ
ＮＤゲート２２のＢ入力は、ＨＩとなる。
【００２２】次に、拡張アドレス空間用リードデータレ
ジスタ２ｅをリードアクセスする。この動作は、図１に
おいて拡張アドレス空間用リードデータレジスタのアド
レス（ＥＤＡＴＡ：３ＦＣ０）をプロセッサ１ａがＡ１
５〜Ａ０に出力し、リード信号ＲＤ−Ｎをアクティブに
することにより行われる。このとき、ライト信号ＷＴ−
Ｎは非アクティブ状態である。デコーダ１０は、上記の
入力をデコードして、ＲＹ０−Ｎ、ＯＣＳ−Ｎ出力をア
クティブにする。ＲＹ０−Ｎ出力がアクティブとなった
とき、ＦＦ１２のＤ入力がＨＩとなり、ＦＦ１２のＱ−
Ｎ出力はＬＯレベルにラッチされる。次いでリードアク
セス終了時ＲＹ０−Ｎ出力が非アクティブとなると、Ｆ
Ｆ１２のＤ入力はＬＯとなり、ＦＦ１２のＱ−Ｎ出力を
ＨＩレベルにラッチする。この動作により、ＦＦ１３の
ＣＬＫ入力にはＬＯパルスが入力される。このとき、Ｆ
Ｆ１３のＣＬＲ−Ｎ入力は既に非アクティブとなってい
るため、ＦＦ１３のＱ出力（ＯＡ０）がＬＯに、Ｑ−Ｎ
出力（ＯＢＨＥ）がＨＩにラッチされていると、これら
はそれぞれ反転しＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯにな
る。この状態（ＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯ）は次に
拡張アドレス空間用ワードリードコマンドスイッチにリ
ードアクセスを発生して、ワードリードアクセスを指令
するまで、保たれる。
ジスタ２ｅをリードアクセスする。この動作は、図１に
おいて拡張アドレス空間用リードデータレジスタのアド
レス（ＥＤＡＴＡ：３ＦＣ０）をプロセッサ１ａがＡ１
５〜Ａ０に出力し、リード信号ＲＤ−Ｎをアクティブに
することにより行われる。このとき、ライト信号ＷＴ−
Ｎは非アクティブ状態である。デコーダ１０は、上記の
入力をデコードして、ＲＹ０−Ｎ、ＯＣＳ−Ｎ出力をア
クティブにする。ＲＹ０−Ｎ出力がアクティブとなった
とき、ＦＦ１２のＤ入力がＨＩとなり、ＦＦ１２のＱ−
Ｎ出力はＬＯレベルにラッチされる。次いでリードアク
セス終了時ＲＹ０−Ｎ出力が非アクティブとなると、Ｆ
Ｆ１２のＤ入力はＬＯとなり、ＦＦ１２のＱ−Ｎ出力を
ＨＩレベルにラッチする。この動作により、ＦＦ１３の
ＣＬＫ入力にはＬＯパルスが入力される。このとき、Ｆ
Ｆ１３のＣＬＲ−Ｎ入力は既に非アクティブとなってい
るため、ＦＦ１３のＱ出力（ＯＡ０）がＬＯに、Ｑ−Ｎ
出力（ＯＢＨＥ）がＨＩにラッチされていると、これら
はそれぞれ反転しＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯにな
る。この状態（ＯＡ０＝ＨＩ、ＯＢＨＥ＝ＬＯ）は次に
拡張アドレス空間用ワードリードコマンドスイッチにリ
ードアクセスを発生して、ワードリードアクセスを指令
するまで、保たれる。
【００２３】ここで、プロセッサ１ａ側へのレディ信号
ＲＤＹは、ＤＰＲ３へのライトアクセス動作のときと同
じく、アクティブのときプロセッサ１ａの動作を進め、
非アクティブのときプロセッサ１ａの動作を止める（プ
ロセッサ１ａをウェイトさせる）信号である。ＲＹ０−
Ｎ出力がアクティブとなったとき、ＡＮＤゲート２３の
Ａ入力がＨＩになる。ＡＮＤゲート２３のＢ入力は、前
手順の拡張アドレス空間用ワードリードコマンドスイッ
チへのリードアクセスによってＨＩにラッチされている
から、ＡＮＤゲート２３の出力即ち拡張アドレス空間用
リードデータレジスタ２ｅのゲート入力ＧはＨＩ、即ち
アクティブとなる。また、ＲＹ０−Ｎ出力がアクティブ
となったとき、拡張アドレス空間用リードデータレジス
タ２ｅのアウトプットコントロール入力ＯＣ−ＮはＬ
Ｏ、即ちアクティブとなる。従って、本ステップまでに
ＤＰＲ３側から読み出され、拡張アドレス空間用アドレ
スレジスタ２ｃにラッチされている拡張アドレス空間ア
ドレスのデータ（ＩＤ１５〜ＩＤ０）が、本ステップに
おいて拡張アドレス空間用リードデータレジスタ２ｅに
ラッチされる。また、リード信号ＲＤ−Ｎはアクティブ
であるから、データスイッチバッファ１１は、そのディ
レクション入力がＬＯとなり、ＢからＡ方向へ信号が通
過する。また、ＲＤ−Ｎ、ＯＣＳ−Ｎ出力がアクティブ
であるから、データスイッチバッファ１１のゲート入力
Ｇ−Ｎはアクティブとなる。従って、プロセッサ１ａの
このリードバスサイクルの終了時までに、拡張アドレス
空間用リードデータレジスタ２ｅにラッチされたデータ
（ＩＤ１５〜ＩＤ０）をプロセッサ１ａはリードするこ
とができる。
ＲＤＹは、ＤＰＲ３へのライトアクセス動作のときと同
じく、アクティブのときプロセッサ１ａの動作を進め、
非アクティブのときプロセッサ１ａの動作を止める（プ
ロセッサ１ａをウェイトさせる）信号である。ＲＹ０−
Ｎ出力がアクティブとなったとき、ＡＮＤゲート２３の
Ａ入力がＨＩになる。ＡＮＤゲート２３のＢ入力は、前
手順の拡張アドレス空間用ワードリードコマンドスイッ
チへのリードアクセスによってＨＩにラッチされている
から、ＡＮＤゲート２３の出力即ち拡張アドレス空間用
リードデータレジスタ２ｅのゲート入力ＧはＨＩ、即ち
アクティブとなる。また、ＲＹ０−Ｎ出力がアクティブ
となったとき、拡張アドレス空間用リードデータレジス
タ２ｅのアウトプットコントロール入力ＯＣ−ＮはＬ
Ｏ、即ちアクティブとなる。従って、本ステップまでに
ＤＰＲ３側から読み出され、拡張アドレス空間用アドレ
スレジスタ２ｃにラッチされている拡張アドレス空間ア
ドレスのデータ（ＩＤ１５〜ＩＤ０）が、本ステップに
おいて拡張アドレス空間用リードデータレジスタ２ｅに
ラッチされる。また、リード信号ＲＤ−Ｎはアクティブ
であるから、データスイッチバッファ１１は、そのディ
レクション入力がＬＯとなり、ＢからＡ方向へ信号が通
過する。また、ＲＤ−Ｎ、ＯＣＳ−Ｎ出力がアクティブ
であるから、データスイッチバッファ１１のゲート入力
Ｇ−Ｎはアクティブとなる。従って、プロセッサ１ａの
このリードバスサイクルの終了時までに、拡張アドレス
空間用リードデータレジスタ２ｅにラッチされたデータ
（ＩＤ１５〜ＩＤ０）をプロセッサ１ａはリードするこ
とができる。
【００２４】ここでＤＰＲ３側からのレディ信号ＲＥＡ
ＤＹは、ＨＩアクティブ信号であり、ＨＩのときＤＰＲ
３側がレディ状態であることを示し、ＬＯのときＤＰＲ
３側がレディ状態でないことを示す。ＤＰＲ３側がレデ
ィ状態でないとき、ＲＥＡＤＹ信号はＬＯレベルとな
り、ＦＦ２０のＤ入力はＬＯレベルとなって、ＦＦ２０
のＱ出力はＬＯにラッチされる。従って、ＦＦ１９のＤ
入力はＬＯとなり、ＦＦ１９のＱ−Ｎ出力即ちＡＮＤゲ
ート２１のＢ入力はＨＩとなる。従って、プロセッサ１
ａ側へのレディ信号ＲＤＹはＬＯになり、プロセッサ１
ａをウェイトさせることができる。
ＤＹは、ＨＩアクティブ信号であり、ＨＩのときＤＰＲ
３側がレディ状態であることを示し、ＬＯのときＤＰＲ
３側がレディ状態でないことを示す。ＤＰＲ３側がレデ
ィ状態でないとき、ＲＥＡＤＹ信号はＬＯレベルとな
り、ＦＦ２０のＤ入力はＬＯレベルとなって、ＦＦ２０
のＱ出力はＬＯにラッチされる。従って、ＦＦ１９のＤ
入力はＬＯとなり、ＦＦ１９のＱ−Ｎ出力即ちＡＮＤゲ
ート２１のＢ入力はＨＩとなる。従って、プロセッサ１
ａ側へのレディ信号ＲＤＹはＬＯになり、プロセッサ１
ａをウェイトさせることができる。
【００２５】ＤＰＲ３側がレディ状態のときは、ＲＥＡ
ＤＹ信号はＨＩレベルとなり、ＦＦ２０のＤ入力はＨＩ
レベルとなって、ＦＦ２０のＱ出力はＨＩにラッチされ
る。従って、ＦＦ１９のＤ入力はＨＩとなり、ＦＦ１９
のＱ−Ｎ出力即ちＡＮＤゲート２１のＢ入力はＬＯにな
る。このときプロセッサ１ａ側へのレディ信号ＲＤＹ
は、アクティブになるから、プロセッサ１ａの動作をウ
ェイトさせずに進めることができる。
ＤＹ信号はＨＩレベルとなり、ＦＦ２０のＤ入力はＨＩ
レベルとなって、ＦＦ２０のＱ出力はＨＩにラッチされ
る。従って、ＦＦ１９のＤ入力はＨＩとなり、ＦＦ１９
のＱ−Ｎ出力即ちＡＮＤゲート２１のＢ入力はＬＯにな
る。このときプロセッサ１ａ側へのレディ信号ＲＤＹ
は、アクティブになるから、プロセッサ１ａの動作をウ
ェイトさせずに進めることができる。
【００２６】このように、ＤＰＲ３側からＲＥＡＤＹ信
号がアクティブレベルで返ってきたとき、プロセッサ１
ａ側へのレディ信号ＲＤＹはアクティブになり、プロセ
ッサ１ａは動作を進めることができ、拡張アドレス空間
用リードデータレジスタ２ｅへのリードアクセスサイク
ルを終了する。この結果、デコーダ１０はＲＹ０−Ｎ、
ＯＣＳ−Ｎ出力を非アクティブにする。ＲＹ０−Ｎ出力
が非アクティブとなったとき、ＦＦ１８のＣＬＫ入力は
ＬＯからＨＩになり、このときＦＦ１８のＣＬＲ−Ｎ入
力はすでに非アクティブになっているため、ＦＦ１８の
Ｑ出力は、ＨＩにラッチされ、ＮＡＮＤゲート２２のＢ
入力はＬＯになり、初期状態に戻る。また、このとき、
ＦＦ１８のＱ−Ｎ出力はＬＯにラッチされ、ＤＰＲ３側
に対するリード信号ＯＭＲＤはアクティブ状態から非ア
クティブ状態へ戻る。
号がアクティブレベルで返ってきたとき、プロセッサ１
ａ側へのレディ信号ＲＤＹはアクティブになり、プロセ
ッサ１ａは動作を進めることができ、拡張アドレス空間
用リードデータレジスタ２ｅへのリードアクセスサイク
ルを終了する。この結果、デコーダ１０はＲＹ０−Ｎ、
ＯＣＳ−Ｎ出力を非アクティブにする。ＲＹ０−Ｎ出力
が非アクティブとなったとき、ＦＦ１８のＣＬＫ入力は
ＬＯからＨＩになり、このときＦＦ１８のＣＬＲ−Ｎ入
力はすでに非アクティブになっているため、ＦＦ１８の
Ｑ出力は、ＨＩにラッチされ、ＮＡＮＤゲート２２のＢ
入力はＬＯになり、初期状態に戻る。また、このとき、
ＦＦ１８のＱ−Ｎ出力はＬＯにラッチされ、ＤＰＲ３側
に対するリード信号ＯＭＲＤはアクティブ状態から非ア
クティブ状態へ戻る。
【００２７】以上のソフトウェア通信プロトコルによ
り、拡張アドレス空間用アドレスレジスタ２ｃにセット
された拡張アドレス空間のアドレスから読み出され、拡
張アドレス空間用リードデータレジスタ２ｅにラッチさ
れたデータが、プロセッサ１ａにリードされる。
り、拡張アドレス空間用アドレスレジスタ２ｃにセット
された拡張アドレス空間のアドレスから読み出され、拡
張アドレス空間用リードデータレジスタ２ｅにラッチさ
れたデータが、プロセッサ１ａにリードされる。
【００２８】以上が図１に示した拡張アドレス空間生成
回路部の一実施例と図１５のハードウェア通信プロトコ
ルと図４のソフトウェア通信プロトコルにもとづく詳細
な動作であるが、次にこの動作によって実現されるプロ
セッサ１ａとプロセッサ１ｂとの間をＤＰＲ３を用いて
接続した通信の、動作の一例を図５に模式的に示す。同
図において、ＤＰＲ３は拡張アドレス空間生成回路２ａ
が生成する拡張アドレス空間２ｄとプロセッサ１ｂの固
有のアドレス空間５ｂとの両方にマッピングされてい
る。プロセッサ１ａは前記ハードウェア通信プロトコル
とソフトウエア通信プロトコルを用いることで拡張アド
レス空間２ｄにアクセス出来るから、これによりこの空
間に割り付けられているＤＰＲ３にアクセス出来る。従
って、このＤＰＲ３をプロセッサ１ａとプロセッサ１ｂ
との共有メモリとすることが出来、これによってプロセ
ッサ１ａとプロセッサ１ｂとの間で通信を行うことが出
来る。しかもハードウェア通信プロトコルとして少量の
メモリ（図１５の場合）又はＩ／Ｏポート（図１４の場
合）の６バイト（リードデータ用に２バイト、ライトデ
ータ用に２バイト、アドレス用に２バイト）をプロセッ
サ１ａの固有のアドレス空間５ａに設けることにより、
プロセッサ１ａの固有のアドレス空間５ａとは独立に大
きなリニアアドレス空間（拡張アドレス空間２ｄ：図１
５または図１４の場合、アドレスが２バイトであるから
６４ｋＢ）を生成することが出来る効果がある。従っ
て、例えばプロセッサ１ａとプロセッサ１ｂとで共有し
たいＤＰＲ３の領域が大きく、プロセッサ１ａの固有の
アドレス空間５ａにこのＤＰＲ３領域をそのまま割り付
けることが出来ない場合や、そのまま割り付けるとプロ
セッサ１ａの固有のアドレス空間５ａのフリーエリアが
小さくなって問題となる場合でも、本発明を用いること
によって、このＤＰＲ３エリアを拡張アドレス空間２ｄ
に割り付けることが出来、このＤＰＲ３を共有メモリと
して用いたプロセッサ１ａとプロセッサ１ｂとの間の通
信が可能になる。
回路部の一実施例と図１５のハードウェア通信プロトコ
ルと図４のソフトウェア通信プロトコルにもとづく詳細
な動作であるが、次にこの動作によって実現されるプロ
セッサ１ａとプロセッサ１ｂとの間をＤＰＲ３を用いて
接続した通信の、動作の一例を図５に模式的に示す。同
図において、ＤＰＲ３は拡張アドレス空間生成回路２ａ
が生成する拡張アドレス空間２ｄとプロセッサ１ｂの固
有のアドレス空間５ｂとの両方にマッピングされてい
る。プロセッサ１ａは前記ハードウェア通信プロトコル
とソフトウエア通信プロトコルを用いることで拡張アド
レス空間２ｄにアクセス出来るから、これによりこの空
間に割り付けられているＤＰＲ３にアクセス出来る。従
って、このＤＰＲ３をプロセッサ１ａとプロセッサ１ｂ
との共有メモリとすることが出来、これによってプロセ
ッサ１ａとプロセッサ１ｂとの間で通信を行うことが出
来る。しかもハードウェア通信プロトコルとして少量の
メモリ（図１５の場合）又はＩ／Ｏポート（図１４の場
合）の６バイト（リードデータ用に２バイト、ライトデ
ータ用に２バイト、アドレス用に２バイト）をプロセッ
サ１ａの固有のアドレス空間５ａに設けることにより、
プロセッサ１ａの固有のアドレス空間５ａとは独立に大
きなリニアアドレス空間（拡張アドレス空間２ｄ：図１
５または図１４の場合、アドレスが２バイトであるから
６４ｋＢ）を生成することが出来る効果がある。従っ
て、例えばプロセッサ１ａとプロセッサ１ｂとで共有し
たいＤＰＲ３の領域が大きく、プロセッサ１ａの固有の
アドレス空間５ａにこのＤＰＲ３領域をそのまま割り付
けることが出来ない場合や、そのまま割り付けるとプロ
セッサ１ａの固有のアドレス空間５ａのフリーエリアが
小さくなって問題となる場合でも、本発明を用いること
によって、このＤＰＲ３エリアを拡張アドレス空間２ｄ
に割り付けることが出来、このＤＰＲ３を共有メモリと
して用いたプロセッサ１ａとプロセッサ１ｂとの間の通
信が可能になる。
【００２９】次に、図２において、プロセッサ１ａのＤ
ＰＲ３に対するリード／ライトのタイムチャートについ
て説明する。ライト時には、図４（１）に示したコマン
ドが実行されるが、このときのタイムチャートが図７で
ある。また、比較のため図６に、ＤＰＲ８を共有メモリ
として用いたプロセッサ６とプロセッサ７との間の従来
の通信システムを示し、この通信システムで用いること
が出来る従来方式によるＩ／Ｏアクセスドライバの一例
を図８に示し、また従来方式によるメモリアクセスドラ
イバの一例を図９に示す。この図８、図９のソフトウエ
ア通信プロトコルは、本発明の場合の図３、図４にそれ
ぞれ対応する。さらに図９の（１）に示した従来例で、
図６におけるプロセッサ６がＤＰＲ８に対してのライト
を行うときのタイムチャートを図１０に示す。以下では
図１０に示す従来例と図７に示す本発明の例（どちらも
図１の詳細説明で用いたのと同じメモリポート経由のア
クセス）とを比較しながら説明する。
ＰＲ３に対するリード／ライトのタイムチャートについ
て説明する。ライト時には、図４（１）に示したコマン
ドが実行されるが、このときのタイムチャートが図７で
ある。また、比較のため図６に、ＤＰＲ８を共有メモリ
として用いたプロセッサ６とプロセッサ７との間の従来
の通信システムを示し、この通信システムで用いること
が出来る従来方式によるＩ／Ｏアクセスドライバの一例
を図８に示し、また従来方式によるメモリアクセスドラ
イバの一例を図９に示す。この図８、図９のソフトウエ
ア通信プロトコルは、本発明の場合の図３、図４にそれ
ぞれ対応する。さらに図９の（１）に示した従来例で、
図６におけるプロセッサ６がＤＰＲ８に対してのライト
を行うときのタイムチャートを図１０に示す。以下では
図１０に示す従来例と図７に示す本発明の例（どちらも
図１の詳細説明で用いたのと同じメモリポート経由のア
クセス）とを比較しながら説明する。
【００３０】まず図１０に示す従来例の場合、プロセッ
サ６はＤＰＲ８にライトするとき、アドレス、データ、
制御信号をＤＰＲ８に出力する。ここでプロセッサ６と
ＤＰＲ８との距離が長いとすると、前記信号がＤＰＲ８
側で安定するまでかかる時間（図１０の例の場合ΔＴ
1）も長くなるため、この間はバスサイクル中にウエイ
トサイクルＴWを入れなくてはいけない。プロセッサ６
はこの間待つことになってしまい、このウエイトサイク
ルの入ったバスサイクルが終了するまで次の命令（図１
０の例の場合ＡＤＤ ＢＸ，２）が処理出来なくなって
しまう。
サ６はＤＰＲ８にライトするとき、アドレス、データ、
制御信号をＤＰＲ８に出力する。ここでプロセッサ６と
ＤＰＲ８との距離が長いとすると、前記信号がＤＰＲ８
側で安定するまでかかる時間（図１０の例の場合ΔＴ
1）も長くなるため、この間はバスサイクル中にウエイ
トサイクルＴWを入れなくてはいけない。プロセッサ６
はこの間待つことになってしまい、このウエイトサイク
ルの入ったバスサイクルが終了するまで次の命令（図１
０の例の場合ＡＤＤ ＢＸ，２）が処理出来なくなって
しまう。
【００３１】これに対し、本発明による図２に示す実施
例では、プロセッサ１ａはＤＰＲ３に直接アドレス、デ
ータ、制御信号を出すのではなく、まず拡張アドレス空
間生成回路２ａの拡張アドレス空間用アドレスレジスタ
２ｃ、拡張アドレス空間用ライトデータレジスタ２ｂ、
コマンドスイッチ等に対してアクセスする方式を採って
いる。プロセッサ１ａと拡張アドレス空間生成回路２ａ
の距離は短くすることが出来るから、図７に示すように
プロセッサ１ａが拡張アドレス空間生成回路２ａに対し
てアクセスすること（図７の例の場合“Ｔｏ拡張アドレ
ス空間生成回路”と記した所）は、ウエイトサイクルを
入れなくても可能である。拡張アドレス空間生成回路２
ａからＤＰＲ３までの距離は、図６の従来例におけるプ
ロセッサ６とＤＰＲ８との距離と同様であるため、拡張
アドレス空間生成回路２ａからＤＰＲ３に対して出力さ
れる信号（図７の例の場合“ＴｏＤＰＲ”と記した所）
がＤＰＲ３側で安定するまでにかかる時間（図７の例の
場合ΔＴ2）は従来例の図１０におけるΔＴ1とほぼ同程
度である。即ち本発明の場合、拡張アドレス空間生成回
路２ａからＤＰＲ３へ出力されるアドレス信号、データ
信号、制御信号は、これらがＤＰＲ３側で十分安定する
までの時間（ΔＴ2）の間出力されているので、プロセ
ッサ１ａ、拡張アドレス空間生成回路２ａとＤＰＲ３と
の距離が長くなっても、プロセッサ１ａからＤＰＲ３へ
のアクセスを正しく行うことが出来る。さらに本発明で
は、プロセッサ１ａから拡張アドレス空間生成回路２ａ
に対してのアクセス時間ΔＡ2（図７）は、従来例の図
６におけるプロセッサ６からＤＰＲ８へのアクセス時間
ΔＡ1（図１０）に比べ大幅に短く出来る。従ってΔＴ2
を保つために、図４のライト命令中の（ＭＯＶ ＥＢ
ＳＯＮ，ＡＸ）と（ＭＯ Ｖ ＡＸ，ＥＤＡＴＡ）と
の間に設ける空き時間に、プロセッサ１ａがＤＰＲ３へ
のアクセスの次に処理すべき命令（例えばＡＤＤ Ｂ
Ｘ，２）を処理することが出来、プロセッサ１ａはＤＰ
Ｒ３へのアクセスとＤＰＲ３へのアクセスの次の処理と
を並列に処理することが出来て、プロセッサ１ａの処理
効率を高めることが出来るという効果がある。
例では、プロセッサ１ａはＤＰＲ３に直接アドレス、デ
ータ、制御信号を出すのではなく、まず拡張アドレス空
間生成回路２ａの拡張アドレス空間用アドレスレジスタ
２ｃ、拡張アドレス空間用ライトデータレジスタ２ｂ、
コマンドスイッチ等に対してアクセスする方式を採って
いる。プロセッサ１ａと拡張アドレス空間生成回路２ａ
の距離は短くすることが出来るから、図７に示すように
プロセッサ１ａが拡張アドレス空間生成回路２ａに対し
てアクセスすること（図７の例の場合“Ｔｏ拡張アドレ
ス空間生成回路”と記した所）は、ウエイトサイクルを
入れなくても可能である。拡張アドレス空間生成回路２
ａからＤＰＲ３までの距離は、図６の従来例におけるプ
ロセッサ６とＤＰＲ８との距離と同様であるため、拡張
アドレス空間生成回路２ａからＤＰＲ３に対して出力さ
れる信号（図７の例の場合“ＴｏＤＰＲ”と記した所）
がＤＰＲ３側で安定するまでにかかる時間（図７の例の
場合ΔＴ2）は従来例の図１０におけるΔＴ1とほぼ同程
度である。即ち本発明の場合、拡張アドレス空間生成回
路２ａからＤＰＲ３へ出力されるアドレス信号、データ
信号、制御信号は、これらがＤＰＲ３側で十分安定する
までの時間（ΔＴ2）の間出力されているので、プロセ
ッサ１ａ、拡張アドレス空間生成回路２ａとＤＰＲ３と
の距離が長くなっても、プロセッサ１ａからＤＰＲ３へ
のアクセスを正しく行うことが出来る。さらに本発明で
は、プロセッサ１ａから拡張アドレス空間生成回路２ａ
に対してのアクセス時間ΔＡ2（図７）は、従来例の図
６におけるプロセッサ６からＤＰＲ８へのアクセス時間
ΔＡ1（図１０）に比べ大幅に短く出来る。従ってΔＴ2
を保つために、図４のライト命令中の（ＭＯＶ ＥＢ
ＳＯＮ，ＡＸ）と（ＭＯ Ｖ ＡＸ，ＥＤＡＴＡ）と
の間に設ける空き時間に、プロセッサ１ａがＤＰＲ３へ
のアクセスの次に処理すべき命令（例えばＡＤＤ Ｂ
Ｘ，２）を処理することが出来、プロセッサ１ａはＤＰ
Ｒ３へのアクセスとＤＰＲ３へのアクセスの次の処理と
を並列に処理することが出来て、プロセッサ１ａの処理
効率を高めることが出来るという効果がある。
【００３２】プロセッサとＤＰＲとの距離が長くなるほ
ど、従来例の図１０におけるΔＴ1と本発明図７におけ
るΔＴ2が長くなる。この場合、従来例ではプロセッサ
がＤＰＲへのアクセスの次に処理すべき命令（以下次の
命令と称す）が実行されるまでの時間がさらに長くなる
のに対し、本発明ではΔＴ2が長くなる分（ＭＯＶＥ
ＢＳＯＮ，ＡＸ）と（ＭＯＶ ＡＸ，ＥＤＡＴＡ）と
の処理の間に、より多くの次の命令の処理を行うことが
出来、従来例に比べプロセッサの処理効率をさらに上げ
ることが出来るという効果がある。
ど、従来例の図１０におけるΔＴ1と本発明図７におけ
るΔＴ2が長くなる。この場合、従来例ではプロセッサ
がＤＰＲへのアクセスの次に処理すべき命令（以下次の
命令と称す）が実行されるまでの時間がさらに長くなる
のに対し、本発明ではΔＴ2が長くなる分（ＭＯＶＥ
ＢＳＯＮ，ＡＸ）と（ＭＯＶ ＡＸ，ＥＤＡＴＡ）と
の処理の間に、より多くの次の命令の処理を行うことが
出来、従来例に比べプロセッサの処理効率をさらに上げ
ることが出来るという効果がある。
【００３３】図４の（２）に示したプロセッサ１ａのＤ
ＰＲ３に対するリード命令が実行された時のタイムチャ
ートを図１１に示す。また比較のための従来方式はライ
ト時の例と同じ図６のシステムで、図９のメモリアクセ
スドライバを用いるものとする。即ち今の場合は、図９
の（２）に示した命令により図６のプロセッサ６がＤＰ
Ｒ８に対してのリードを行うものとし、このときのタイ
ムチャートを図１２に示す。
ＰＲ３に対するリード命令が実行された時のタイムチャ
ートを図１１に示す。また比較のための従来方式はライ
ト時の例と同じ図６のシステムで、図９のメモリアクセ
スドライバを用いるものとする。即ち今の場合は、図９
の（２）に示した命令により図６のプロセッサ６がＤＰ
Ｒ８に対してのリードを行うものとし、このときのタイ
ムチャートを図１２に示す。
【００３４】まず図１２に示す従来例の場合、プロセッ
サ６がＤＰＲ８からリードするときは、プロセッサ６は
アドレス、制御信号をＤＰＲ８に出力する。ここでプロ
セッサ６とＤＰＲ８との距離が長い場合、例えばプロセ
ッサ６がアドレスを出力してからデータがＤＰＲ８から
プロセッサ６に出力されるまでの時間（図１２の例の場
合ΔＴ3）も長くなるため、この間はバスサイクル中に
ウエイトサイクルを入れざるを得ない。プロセッサ６は
この間待つことになってしまい、このウエイトサイクル
の入ったバスサイクルが終了するまで次の命令（図１２
の例の場合ＡＤＤ ＢＸ，２とＳＵＢ ＤＸ，２）が処
理出来なくなってしまう。
サ６がＤＰＲ８からリードするときは、プロセッサ６は
アドレス、制御信号をＤＰＲ８に出力する。ここでプロ
セッサ６とＤＰＲ８との距離が長い場合、例えばプロセ
ッサ６がアドレスを出力してからデータがＤＰＲ８から
プロセッサ６に出力されるまでの時間（図１２の例の場
合ΔＴ3）も長くなるため、この間はバスサイクル中に
ウエイトサイクルを入れざるを得ない。プロセッサ６は
この間待つことになってしまい、このウエイトサイクル
の入ったバスサイクルが終了するまで次の命令（図１２
の例の場合ＡＤＤ ＢＸ，２とＳＵＢ ＤＸ，２）が処
理出来なくなってしまう。
【００３５】これに対し本発明による図１に示す実施例
では、プロセッサ１ａはＤＰＲ３に直接アドレス、制御
信号を出すのではなく、まず拡張アドレス空間生成回路
２ａの拡張アドレス空間用アドレスレジスタ２ｃ、コマ
ンドスイッチ等に対してアクセスする方式を採ってい
る。プロセッサ１ａと拡張アドレス空間生成回路２ａの
距離は短くすることが出来るので、図１１に示すように
プロセッサ１ａが拡張アドレス空間生成回路２ａに対し
てアクセスすること（図１１の例の場合Ｔｏ／Ｆｒｏｍ
拡張アドレス空間生成回路と記した所）は、ウエイトサ
イクルを入れなくても可能である。拡張アドレス空間生
成回路２ａからＤＰＲ３までの距離は図６の従来例にお
けるプロセッサ６とＤＰＲ８との距離と同様であるた
め、例えば拡張アドレス空間生成回路２ａがＤＰＲ３に
対してアドレスを出力してから、データがＤＰＲ３から
拡張アドレス空間生成回路２ａに出力されるまでの時間
（図１１の例の場合ΔＴ4）は従来例の図１２における
ΔＴ3とほぼ同程度である。即ち本発明の場合の図１１
において、拡張アドレス空間生成回路２ａからＤＰＲ３
へ出力されるアドレス信号、制御信号は、拡張アドレス
空間生成回路２ａがＤＰＲ３に対してアドレスを出力し
てから、データがＤＰＲ３から拡張アドレス空間生成回
路２ａに出力されるまでの時間（ΔＴ4）の間出力され
ているので、プロセッサ１ａ、拡張アドレス空間生成回
路２ａとＤＰＲ３との距離が長くなっても、プロセッサ
１ａからＤＰＲ３へのアクセスを正しく行うことが出来
る。さらに本発明ではプロセッサ１ａから拡張アドレス
空間生成回路２ａに対してのアクセス時間ΔＡ4（図１
１）は、従来例の図６におけるプロセッサ６からＤＰＲ
８へのアクセス時間ΔＡ3（図１２）に比べ大幅に短く
できる。従ってΔＴ4を保つために、図４のリード命令
中の（ＭＯＶ ＡＸ，ＥＢＳＯＮ）と（ＭＯＶ Ｄ
Ｘ，ＥＤＡＴＡ）との間に設ける空き時間に、次の命令
の２つ（例えばＡＤＤ ＢＸ，２とＳＵＢ ＤＸ，２）
を処理することが出来、プロセッサ１ａはＤＰＲ３への
アクセスと、ＤＰＲ３へのアクセスの次に実行すべき命
令の処理とを並列に処理することが出来て、プロセッサ
１ａの処理効率を高めることが出来るという効果があ
る。
では、プロセッサ１ａはＤＰＲ３に直接アドレス、制御
信号を出すのではなく、まず拡張アドレス空間生成回路
２ａの拡張アドレス空間用アドレスレジスタ２ｃ、コマ
ンドスイッチ等に対してアクセスする方式を採ってい
る。プロセッサ１ａと拡張アドレス空間生成回路２ａの
距離は短くすることが出来るので、図１１に示すように
プロセッサ１ａが拡張アドレス空間生成回路２ａに対し
てアクセスすること（図１１の例の場合Ｔｏ／Ｆｒｏｍ
拡張アドレス空間生成回路と記した所）は、ウエイトサ
イクルを入れなくても可能である。拡張アドレス空間生
成回路２ａからＤＰＲ３までの距離は図６の従来例にお
けるプロセッサ６とＤＰＲ８との距離と同様であるた
め、例えば拡張アドレス空間生成回路２ａがＤＰＲ３に
対してアドレスを出力してから、データがＤＰＲ３から
拡張アドレス空間生成回路２ａに出力されるまでの時間
（図１１の例の場合ΔＴ4）は従来例の図１２における
ΔＴ3とほぼ同程度である。即ち本発明の場合の図１１
において、拡張アドレス空間生成回路２ａからＤＰＲ３
へ出力されるアドレス信号、制御信号は、拡張アドレス
空間生成回路２ａがＤＰＲ３に対してアドレスを出力し
てから、データがＤＰＲ３から拡張アドレス空間生成回
路２ａに出力されるまでの時間（ΔＴ4）の間出力され
ているので、プロセッサ１ａ、拡張アドレス空間生成回
路２ａとＤＰＲ３との距離が長くなっても、プロセッサ
１ａからＤＰＲ３へのアクセスを正しく行うことが出来
る。さらに本発明ではプロセッサ１ａから拡張アドレス
空間生成回路２ａに対してのアクセス時間ΔＡ4（図１
１）は、従来例の図６におけるプロセッサ６からＤＰＲ
８へのアクセス時間ΔＡ3（図１２）に比べ大幅に短く
できる。従ってΔＴ4を保つために、図４のリード命令
中の（ＭＯＶ ＡＸ，ＥＢＳＯＮ）と（ＭＯＶ Ｄ
Ｘ，ＥＤＡＴＡ）との間に設ける空き時間に、次の命令
の２つ（例えばＡＤＤ ＢＸ，２とＳＵＢ ＤＸ，２）
を処理することが出来、プロセッサ１ａはＤＰＲ３への
アクセスと、ＤＰＲ３へのアクセスの次に実行すべき命
令の処理とを並列に処理することが出来て、プロセッサ
１ａの処理効率を高めることが出来るという効果があ
る。
【００３６】プロセッサとＤＰＲとの距離が長くなるほ
ど、従来例の図１２におけるΔＴ3、本発明の図１１に
おけるΔＴ4が長くなる。この場合、従来例では次の命
令が実行されるまでの時間がさらに長くなるのに対し、
本発明ではΔＴ4が長くなる分（ＭＯＶ ＡＸ，ＥＢ
ＳＯＮ）と（ＭＯＶ ＤＸ，ＥＤＡＴＡ）との処理の
間に、より多くの次の命令の処理を行うことが出来、従
来例に比べプロセッサの処理効率をさらに上げることが
出来るという効果がある。
ど、従来例の図１２におけるΔＴ3、本発明の図１１に
おけるΔＴ4が長くなる。この場合、従来例では次の命
令が実行されるまでの時間がさらに長くなるのに対し、
本発明ではΔＴ4が長くなる分（ＭＯＶ ＡＸ，ＥＢ
ＳＯＮ）と（ＭＯＶ ＤＸ，ＥＤＡＴＡ）との処理の
間に、より多くの次の命令の処理を行うことが出来、従
来例に比べプロセッサの処理効率をさらに上げることが
出来るという効果がある。
【００３７】以上の実施例では、２つのプロセッサ間を
共有メモリとしてのＤＰＲを介して結合する場合を説明
したが、本発明の通信装置は一般にプロセッサとサブシ
ステム間の結合にも有効である。図１３はその一実施例
を示すブロック図で、プロセッサ１ａに拡張アドレス空
間生成回路２ａを接続し、これにサブシステム４を接続
する。ここで拡張アドレス空間生成回路２ａは、図１で
説明した第１の実施例と同様のハードウエア通信プロト
コルを提供する。即ち、このハードウエア通信プロトコ
ルは拡張アドレス空間制御用スイッチ（ワードライトコ
マンドスイッチ、ワードリードコマンドスイッチ）と拡
張アドレス空間用アドレスレジスタと拡張アドレス空間
用データレジスタ（ライトデータレジスタ、リードデー
タレジスタ）とを有しており、これらを用いることによ
って拡張アドレス空間を生成することが出来る。サブシ
ステム４は拡張アドレス空間生成回路２ａの生成する拡
張アドレス空間２ｄに割り付けられており、プロセッサ
１ａからサブシステム４へのアクセスは第１の実施例と
同様に行う。また、プロセッサ１ａのサブシステム４に
対するリード／ライトのタイムチャートについても第１
の実施例と同様であり、効果についても同様の効果があ
る。
共有メモリとしてのＤＰＲを介して結合する場合を説明
したが、本発明の通信装置は一般にプロセッサとサブシ
ステム間の結合にも有効である。図１３はその一実施例
を示すブロック図で、プロセッサ１ａに拡張アドレス空
間生成回路２ａを接続し、これにサブシステム４を接続
する。ここで拡張アドレス空間生成回路２ａは、図１で
説明した第１の実施例と同様のハードウエア通信プロト
コルを提供する。即ち、このハードウエア通信プロトコ
ルは拡張アドレス空間制御用スイッチ（ワードライトコ
マンドスイッチ、ワードリードコマンドスイッチ）と拡
張アドレス空間用アドレスレジスタと拡張アドレス空間
用データレジスタ（ライトデータレジスタ、リードデー
タレジスタ）とを有しており、これらを用いることによ
って拡張アドレス空間を生成することが出来る。サブシ
ステム４は拡張アドレス空間生成回路２ａの生成する拡
張アドレス空間２ｄに割り付けられており、プロセッサ
１ａからサブシステム４へのアクセスは第１の実施例と
同様に行う。また、プロセッサ１ａのサブシステム４に
対するリード／ライトのタイムチャートについても第１
の実施例と同様であり、効果についても同様の効果があ
る。
【００３８】
【発明の効果】本発明によれば、プロセッサ固有のアド
レス空間とは別に大きなリニアアドレス空間を別に持つ
ことが出来、また、プロセッサから離れた場所にあるメ
モリに対してプロセッサがアクセスする際でも、プロセ
ッサのメモリへのアクセス処理と次にプロセッサが実行
すべき命令の処理とをプロセッサに並列に行わせること
が出来る。従って離れた場所にあるプロセッサ間での、
プロセッサの処理効率の高い通信が実現できる効果があ
る。
レス空間とは別に大きなリニアアドレス空間を別に持つ
ことが出来、また、プロセッサから離れた場所にあるメ
モリに対してプロセッサがアクセスする際でも、プロセ
ッサのメモリへのアクセス処理と次にプロセッサが実行
すべき命令の処理とをプロセッサに並列に行わせること
が出来る。従って離れた場所にあるプロセッサ間での、
プロセッサの処理効率の高い通信が実現できる効果があ
る。
【図１】本発明の特徴とする拡張アドレス空間生成回路
部の一実施例を示す図である。
部の一実施例を示す図である。
【図２】図１の拡張アドレス空間生成回路を用いた本発
明の通信装置の一実施例を示す図である。
明の通信装置の一実施例を示す図である。
【図３】本発明のハードウェア通信プロトコル（Ｉ／Ｏ
ポート）を用いたソフトウェア通信プロトコルの例であ
る。
ポート）を用いたソフトウェア通信プロトコルの例であ
る。
【図４】本発明のハードウェア通信プロトコル（メモリ
ポート）を用いたソフトウェア通信プロトコルの例であ
る。
ポート）を用いたソフトウェア通信プロトコルの例であ
る。
【図５】プロセッサ間をＤＰＲを用いて接続した通信動
作の一例を示す模式図である。
作の一例を示す模式図である。
【図６】ＤＰＲを共有メモリとして用いた場合の従来の
プロセッサ間の通信方式の例である。
プロセッサ間の通信方式の例である。
【図７】本発明によるメモリライト動作のタイムチャー
トである。
トである。
【図８】従来方式によるＩ／Ｏアクセスドライバの例で
ある。
ある。
【図９】従来方式によるメモリアクセスドライバの例で
ある。
ある。
【図１０】従来方式によるメモリライト動作を示すタイ
ムチャートである。
ムチャートである。
【図１１】本発明によるメモリリード動作のタイムチャ
ートである。
ートである。
【図１２】従来方式によるメモリリード動作を示すタイ
ムチャートである。
ムチャートである。
【図１３】本発明の他の実施例を示す図である。
【図１４】本発明のハードウェア通信プロトコル例を示
す図である。
す図である。
【図１５】本発明のハードウェア通信プロトコル例を示
す図である。
す図である。
１ａ プロセッサ １ｂ プロセッサ ２ａ 拡張アドレス空間生成回路 ２ｂ 拡張アドレス空間用ライトデータレジスタ ２ｃ 拡張アドレス空間用アドレスレジスタ ２ｄ 拡張アドレス空間 ２ｅ 拡張アドレス空間用リードデータレジスタ ３ デュアルポートＲＡＭ（ＤＰＲ） ４ サブシステム ６ プロセッサ ７ プロセッサ ８ デュアルポートＲＡＭ（ＤＰＲ） １０ デコーダ １１ データスイッチバッファ １２ フリップフロップ １３ フリップフロップ １５ フリップフロップ １６ フリップフロップ １７ フリップフロップ １８ フリップフロップ １９ フリップフロップ ２０ フリップフロップ ２１ ＡＮＤゲート ２２ ＮＡＮＤゲート ２３ ＡＮＤゲート ２５ ＮＯＲゲート
Claims (9)
- 【請求項１】 第１、第２のプロセッサ間の通信を行う
通信装置において、第１、第２のポートを有し第２のポ
ートが第２のプロセッサに接続されたデュアルポートメ
モリと、該デュアルポートメモリの第１のポートと第１
のプロセッサ間に設けられた拡張アドレス空間生成手段
と、より成る通信装置。 - 【請求項２】 上記デュアルポートメモリは、プロセッ
サ固有のアドレス空間と別のリニアアドレス空間を持つ
こととした請求項１の通信装置。 - 【請求項３】 第１、第２のプロセッサ間の通信を行う
通信装置において、第１、第２のポートを有し第２のポ
ートを介して第２のプロセッサとの間でリード／ライト
を行うデュアルポートメモリと、第１のプロセッサと上
記デュアルポートメモリの一方のポートとの間に設置さ
れたインタフェース手段と、から成ると共に、該インタ
フェース手段は、第１のプロセッサから出力されたアド
レス情報をラッチするアドレスラッチ機構と、プロセッ
サから出力されたデ−タ情報をラッチするデータラッチ
機構と、上記アドレス情報により指定されたデュアルポ
ートメモリのアドレスに上記データ情報を書き込むため
のライトアクセス信号を生成するライト信号生成機構
と、を備えたことを特徴とする通信装置。 - 【請求項４】 前記インタフェース手段に、前記アドレ
ス情報により指定された前記デュアルポートメモリのア
ドレスのデータを読みだすためのリードアクセス信号を
生成するリード信号生成手段と、上記リードアクセス信
号により上記デュアルポートメモリから読みだされたデ
ータをラッチするためのリードデータラッチ機構とを付
加したことを特徴とする請求項３記載の通信装置。 - 【請求項５】 プロセッサとサブシステムの間に設置さ
れ、プロセッサとサブシステムとの間の通信を行う通信
装置において、プロセッサから出力されたアドレス情報
をラッチするアドレスラッチ機構と、プロセッサから出
力されたデ−タ情報をラッチするデータラッチ機構と、
および上記アドレス情報により指定されたサブシステム
のアドレスに上記データ情報を書き込むためのライトア
クセス信号を生成するライト信号生成機構と、を備えた
ことを特徴とする通信装置。 - 【請求項６】 前記アドレス情報により指定された前記
サブシステムのアドレスのデータを読みだすためのリー
ドアクセス信号を生成するリード信号生成手段と、上記
リードアクセス信号により上記サブシステムから読みだ
されたデータをラッチするためのリードデータラッチ機
構とを付加したことを特徴とする請求項５記載の通信装
置。 - 【請求項７】 第１、第２のプロセッサと、第１、第２
のポートを有し第２のポートが第２のプロセッサに接続
されたデュアルポートメモリと、該デュアルポートメモ
リの第１のポートと第１のプロセッサ間に設けられた拡
張アドレス空間生成手段と、より成る処理装置。 - 【請求項８】 第１、第２のプロセッサと、第１、第２
のポートを有し第２のポートを介して第２のプロセッサ
との間でリード／ライトを行うデュアルポートメモリ
と、第１のプロセッサと上記デュアルポートメモリの第
１のポートとの間に設置されたインタフェース手段と、
から成ると共に、該インタフェース手段は、第１のプロ
セッサから出力されたアドレス情報をラッチするアドレ
スラッチ機構と、プロセッサから出力されたデ−タ情報
をラッチするデータラッチ機構と、上記アドレス情報に
より指定されたデュアルポートメモリのアドレスに上記
データ情報を書き込むためのライトアクセス信号を生成
するライト信号生成機構と、を備えたことを特徴とする
処理装置。 - 【請求項９】 前記インタフェース手段に、前記アドレ
ス情報により指定された前記デュアルポートメモリのア
ドレスのデータを読みだすためのリードアクセス信号を
生成するリード信号生成手段と、上記リードアクセス信
号により上記デュアルポートメモリから読みだされたデ
ータをラッチするためのリードデータラッチ機構とを付
加したことを特徴とする請求項８記載の処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15014993A JPH0721137A (ja) | 1993-06-22 | 1993-06-22 | 通信装置及び処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15014993A JPH0721137A (ja) | 1993-06-22 | 1993-06-22 | 通信装置及び処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721137A true JPH0721137A (ja) | 1995-01-24 |
Family
ID=15490573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15014993A Pending JPH0721137A (ja) | 1993-06-22 | 1993-06-22 | 通信装置及び処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8414466B2 (en) | 2009-06-30 | 2013-04-09 | Kubota Manufacturing Corporation | Centrifuge rotor cover |
-
1993
- 1993-06-22 JP JP15014993A patent/JPH0721137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8414466B2 (en) | 2009-06-30 | 2013-04-09 | Kubota Manufacturing Corporation | Centrifuge rotor cover |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5115510A (en) | Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information | |
| KR102332375B1 (ko) | 정적 랜덤 액세스 메모리를 액세스하는 방법, 장치, 기기 및 저장 매체 | |
| EP0242879B1 (en) | Data processor with wait control allowing high speed access | |
| JPH03129450A (ja) | データ転送方法及びデータ転送装置 | |
| US4460972A (en) | Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip | |
| EP0361497B1 (en) | Program/data memory employed in microcomputer system | |
| US5895496A (en) | System for an method of efficiently controlling memory accesses in a multiprocessor computer system | |
| JPS5911921B2 (ja) | 数値制御装置 | |
| US3480917A (en) | Arrangement for transferring between program sequences in a data processor | |
| US5742842A (en) | Data processing apparatus for executing a vector operation under control of a master processor | |
| JPH0721137A (ja) | 通信装置及び処理装置 | |
| EP0660229A1 (en) | Method and apparatus for modifying the contents of a register | |
| US6339809B1 (en) | Memory unit and buffer access control circuit for updating an address when consecutively accessing upper and lower buffers | |
| EP0020972B1 (en) | Program controlled microprocessing apparatus | |
| JPH0337897A (ja) | マイクロコンピュータ | |
| JPH064398A (ja) | 情報処理装置 | |
| KR940005780B1 (ko) | 멀티프로세서 시스템에서의 캐쉬메모리 구현방법 | |
| KR100304607B1 (ko) | 프로그래머블로직콘트롤러용고속명령처리시스템 | |
| SU1683039A1 (ru) | Устройство обработки данных дл многопроцессорной системы | |
| JP2710483B2 (ja) | 半導体集積回路 | |
| JPH09282897A (ja) | Ｒｏｍライター装置 | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JP2000066946A (ja) | メモリコントローラ | |
| JPS6267648A (ja) | 排他制御命令処理方式 | |
| JPH033047A (ja) | 演算機能付きメモリ |