JPH07200329A - Watchdog timer - Google Patents
Watchdog timerInfo
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- JPH07200329A JPH07200329A JP5351472A JP35147293A JPH07200329A JP H07200329 A JPH07200329 A JP H07200329A JP 5351472 A JP5351472 A JP 5351472A JP 35147293 A JP35147293 A JP 35147293A JP H07200329 A JPH07200329 A JP H07200329A
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- microprocessor
- signal
- reset
- program run
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、マイクロプロセッサ
の作動監視を行うウオッチドックタイマ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a watchdog timer device for monitoring the operation of a microprocessor.
【０００２】[0002]
【従来の技術】従来のウオッチドックタイマ装置として
は、例えば図１に示すものがある。これを具体的に説明
すると、１は動作中にプログラムラン信号を出力するマ
イクロプロセッサ、２はこのマイクロプロセッサ１の作
動監視を行うウオッチドックタイマ回路、３はバッテリ
などの電源電圧の低下を検出する電源電圧低下検出回路
である。2. Description of the Related Art A conventional watchdog timer device is shown in FIG. 1, for example. More specifically, 1 is a microprocessor that outputs a program run signal during operation, 2 is a watchdog timer circuit that monitors the operation of the microprocessor 1, and 3 is a drop in the power supply voltage of a battery or the like. This is a power supply voltage drop detection circuit.
【０００３】また、４は電源電圧低下検出回路３の検出
出力を選択してマイクロプロセッサ１の／ＮＭＩ端子
（マスク不能の割込み端子）へ出力するセレクタ、５は
マイクロプロセッサ１のイネーブル端子から出力され
て、イネーブル信号を遅延してセレクタ４に入力する第
１のディレイ回路、６はイネーブル信号の出力ラインに
接続されたプルアップ抵抗である。Reference numeral 4 is a selector for selecting the detection output of the power supply voltage drop detection circuit 3 and outputting it to the / NMI terminal (non-maskable interrupt terminal) of the microprocessor 1. Reference numeral 5 is output from the enable terminal of the microprocessor 1. A delay circuit 6 delays the enable signal and inputs it to the selector 4, and 6 is a pull-up resistor connected to the output line of the enable signal.
【０００４】さらに、７はマイクロプロセッサ１のプロ
グラムラン信号端子から出力されるプログラムラン信号
の立上りエッジおよび立下りエッジを検出する立上り・
立下りエッジ検出回路、８はプログラムラン信号の出力
ラインに接続されたプルアップ抵抗、９はイネーブル信
号およびプログラムラン信号の論理和をとるアンドゲー
トである。Further, 7 is a rising edge detecting a rising edge and a falling edge of the program run signal output from the program run signal terminal of the microprocessor 1.
A falling edge detection circuit, 8 is a pull-up resistor connected to the output line of the program run signal, and 9 is an AND gate which takes the logical sum of the enable signal and the program run signal.
【０００５】また、１０はアンドゲート９の出力側に接
続された第１のタイマ、１１は電源電圧低下検出回路３
の出力を遅延する第２のディレイ回路、１２はその遅延
したディレイ信号でスタートする第２のタイマ、１３は
この第２のタイマ１２の出力および第１のタイマ１０の
出力の否定論理和をとり、マイクロプロセッサ１のリセ
ット端子へ供給するゲート回路としてのノアゲートであ
る。Further, 10 is a first timer connected to the output side of the AND gate 9, and 11 is a power supply voltage drop detection circuit 3
Second delay circuit for delaying the output of the second timer, 12 for the second timer that starts with the delayed delay signal, and 13 for the NOR of the output of the second timer 12 and the output of the first timer 10. , A NOR gate as a gate circuit which is supplied to the reset terminal of the microprocessor 1.
【０００６】次に動作について説明する。いま、マイク
ロプロセッサ１が動作中であると、イネーブル信号｀Ｈ
´が出力され、これがウオッチドックタイマ回路２内の
アンドゲート９の一方の入力端子に入力される。同時
に、プログラムラン信号が出力され、これが立上り・立
下りエッジ検出回路７を介して上記アンドゲート９の他
方の入力端子に入力される。Next, the operation will be described. If the microprocessor 1 is operating now, the enable signal `H
Is output, and this is input to one input terminal of the AND gate 9 in the watchdog timer circuit 2. At the same time, a program run signal is output and input to the other input terminal of the AND gate 9 via the rising / falling edge detection circuit 7.
【０００７】このため、アンドゲート９は信号｀Ｈ´を
第１のタイマ１０のリセット入力端子に入力し、これを
作動状態とする。また、上記イネーブル信号を第１のデ
ィレイ回路５を通した後の信号｀Ｈ´をセレクタ４のＳ
端子に入力し、これにより、電源から電源電圧低下検出
回路３を介して入力される信号の、上記マイクロプロセ
ッサ１への入力を許可する。Therefore, the AND gate 9 inputs the signal `H 'to the reset input terminal of the first timer 10 to activate it. In addition, the signal “H ′” after passing the enable signal through the first delay circuit 5 is output to the S of the selector 4.
A signal input to the terminal and thereby input from the power supply through the power supply voltage drop detection circuit 3 is allowed to be input to the microprocessor 1.
【０００８】ここで、上記マイクロプロセッサ１は動作
中、図３に示すような矩形波のプログラムラン信号をプ
ログラムラン信号端子から出力し、これの立上りエッジ
および立下りエッジ検出を行って、第１のタイマ１０を
一定のタイミングにて定期的にリセットし、その第１の
タイマ１０の出力が｀Ｌ´のままとなる。このため、こ
の出力を受けるノアゲート１３の出力は｀Ｈ´となり、
このとき、マイクロプロセッサ１はリセットされない。During operation, the microprocessor 1 outputs a rectangular wave program run signal as shown in FIG. 3 from the program run signal terminal, detects the rising edge and the falling edge of the program run signal terminal, and outputs the first and second edges. The timer 10 is periodically reset at a constant timing, and the output of the first timer 10 remains at "L '". Therefore, the output of the NOR gate 13 receiving this output becomes `H ',
At this time, the microprocessor 1 is not reset.
【０００９】いま、電源電圧（ＢＡＴ）が低下し、電源
電圧低下検出回路３が、図３に示すように、予め定めた
電圧Ｖb （ＯＦＦ）以下になったことを検出すると、こ
の検出出力により、セレクタ４を介してマイクロプロセ
ッサ１の／ＮＭＩ端子への信号が｀Ｈ´から｀Ｌ´にな
る。Now, when the power supply voltage (BAT) drops and the power supply voltage drop detection circuit 3 detects that it has become below a predetermined voltage V b (OFF) as shown in FIG. 3, this detection output As a result, the signal to the / NMI terminal of the microprocessor 1 via the selector 4 changes from "H '" to "L'.
【００１０】このため、マイクロプロセッサ１はそのＮ
ＭＩ信号｀Ｌ´によってランダムアクセスメモリ（ＲＡ
Ｍ）を退避し、プログラムラン信号の出力を停止させ
る。Therefore, the microprocessor 1 has its N
Random access memory (RA
M) is saved and the output of the program run signal is stopped.
【００１１】また、図３に示すように、電源電圧がさら
に低下し続け、第２のディレイ回路１１にて設定される
遅延時間ｔ0 を超えると、これにもとづいて、第２のタ
イマ１２はノアゲート１３を介してマイクロプロセッサ
１に対してリセット信号｀Ｌ´を出力する。Further, as shown in FIG. 3, when the power supply voltage continues to drop and exceeds the delay time t 0 set by the second delay circuit 11, the second timer 12 is based on this. The reset signal `L 'is output to the microprocessor 1 via the NOR gate 13.
【００１２】しかしながら、上記遅延時間ｔ0 を超える
途中で、上記電源電圧が再び上昇すると、上記／ＮＭＩ
端子の信号が｀Ｌ´となるにも拘らず、上記第２のディ
レイ回路１１からは遅延時間ｔ0 を超えないことによっ
て信号が第２のタイマ１２へ出力されず、従って、マイ
クロプロセッサ１へのリセット出力は、図３に示すよう
に｀Ｈ´のままである。However, if the power supply voltage rises again while the delay time t 0 is exceeded, the / NMI
Although the signal at the terminal becomes `L ', the signal is not output from the second delay circuit 11 to the second timer 12 because the delay time t 0 is not exceeded, and therefore the signal is not output to the microprocessor 1. The reset output of No. remains "H '" as shown in FIG.
【００１３】そして、第１のタイマ１０の入力は｀Ｈ´
であり、上記プログラムラン信号の出力時間から時間ｔ
1 を経過した時点で、リセット出力は｀Ｈ´から｀Ｌ´
になり、マイクロプロセッサ１はここでリセットされる
ことになる。The input of the first timer 10 is `H '.
From the output time of the program run signal to the time t
When 1 is passed, the reset output changes from "H" to "L '.
And the microprocessor 1 will now be reset.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、かかる
従来のウオッチドックタイマ装置にあっては、図３に示
すようにプログラムラン信号が｀Ｌ´で停止した場合に
は、リセット入力が｀Ｌ´となることで、マイクロプロ
セッサ１のプログラムラン信号端子はハイインピーダン
スとなり、上記プルアップ抵抗８によって、プログラム
ラン信号のレベルが｀Ｈ´となる。However, in such a conventional watchdog timer device, when the program run signal is stopped at "L '" as shown in FIG. 3, the reset input becomes "L". As a result, the program run signal terminal of the microprocessor 1 becomes high impedance, and the pull-up resistor 8 sets the level of the program run signal to "H '".
【００１５】このため、上記第１のタイマ１０の入力信
号は｀Ｌ´となって、この第１のタイマ１０はクリアさ
れてしまい、リセット入力は直ちに｀Ｌ´から｀Ｈ´に
戻ってしまう。従って、そのリセットのパルス幅が短く
なってしまい、マイクロプロセッサを確実にリセットで
きなくなるなどの問題点があった。Therefore, the input signal of the first timer 10 becomes "L ', the first timer 10 is cleared, and the reset input immediately returns from" L "to" H ". . Therefore, the reset pulse width becomes short, and there is a problem that the microprocessor cannot be reliably reset.
【００１６】この発明はリセット入力｀Ｌ´の入力時
に、プログラムラン信号がプルアップ抵抗により｀Ｈ´
となってもそのリセット入力｀Ｌ´を安定に保持して、
マイクロプロセッサを確実にリセットすることができる
ウオッチドックタイマ装置を得ることを目的とする。According to the present invention, when the reset input "L '" is input, the program run signal is pulled up by the pull-up resistor "H"
Hold the reset input `L 'stable,
An object of the present invention is to obtain a watchdog timer device capable of reliably resetting a microprocessor.
【００１７】[0017]
【課題を解決するための手段】この発明に係るウオッチ
ドックタイマ装置は、電源電圧が設定値以下となると、
マイクロプロセッサへのＮＭＩ入力を｀Ｌ´にする電源
電圧低下検出回路とこれによりプログラムラン信号端子
を｀Ｈ´とするプログラムと、上記電源電圧が上記設定
値を超えてさらに低下して、所定のディレイ時間以上た
つと、上記マイクロプロセッサへのリセット信号を｀Ｌ
´にするが、上記電源電圧が上記ディレイ時間の途中で
上昇した場合には、上記リセット信号を｀Ｈ´に保つ第
２のタイマとを設けて、上記プログラムラン信号の停止
から上記第１のタイマによる設定時間経過した後は、上
記リセット信号をゲート回路を通じて一定時間上記マイ
クロプロセッサに入力するようにしたものである。In the watchdog timer device according to the present invention, when the power supply voltage becomes equal to or lower than a set value,
The power supply voltage drop detection circuit for setting the NMI input to the microprocessor to "L '" and the program for setting the program run signal terminal to "H'" by this, and the power supply voltage further falling below the set value, When the delay time is exceeded, the reset signal to the microprocessor will go low.
However, if the power supply voltage rises in the middle of the delay time, a second timer for holding the reset signal at `H 'is provided to stop the program run signal from the first timer. After the lapse of the time set by the timer, the reset signal is input to the microprocessor through the gate circuit for a certain period of time.
【００１８】[0018]
【作用】この発明におけるウオッチドックタイマ装置
は、電源電圧の低下時に、一定時間するとリセット信号
を｀Ｌ´にしてマイクロプロセッサをリセットするとと
もに、上記一定時間内に上記電源電圧が上昇した場合に
は、上記リセット信号を｀Ｈ´に保ち、プログラムラン
信号の停止から設定時間経過したとき、リセット信号と
して｀Ｌ´を出力した際に、そのプログラムラン信号を
｀Ｈ´で停止させてあることにより、そのリセット信号
を安定に保持して、上記マイクロプロセッサのリセット
を確実に行えるようにする。In the watchdog timer device according to the present invention, when the power supply voltage is lowered, the reset signal is set to "L 'to reset the microprocessor when the power supply voltage is lowered for a fixed time, and when the power supply voltage rises within the fixed time. , When the reset signal is kept at "H" and the set time elapses after the program run signal is stopped, the program run signal is stopped at "H" when "L" is output as the reset signal. , The reset signal is stably held so that the microprocessor can be reliably reset.
【００１９】[0019]
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示し、これがハード
ウエアの構成は従来例と基本的に同一である。しかし、
この発明では、電源電圧が異常に低下して、ディレイ時
間ｔ0 の途中で上昇した場合の第１のタイマ１０および
第２のタイマ１２の制御機能をＮＭＩ処理内でのマイク
ロプロセッサ１からのプログラムラン信号の出力状態に
より、異らせてある。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of the present invention, in which the hardware configuration is basically the same as the conventional example. But,
In the present invention, the control function of the first timer 10 and the second timer 12 when the power supply voltage abnormally drops and rises in the middle of the delay time t 0 is programmed by the microprocessor 1 in the NMI process. Different depending on the output state of the run signal.
【００２０】すなわち、この発明において、電源電圧が
低下し、図２に示すように、予め定めた電圧Ｖb （ＯＦ
Ｆ）以下になると、マイクロプロセッサ１へのＮＭＩ信
号は｀Ｈ´から｀Ｌ´になる。That is, in the present invention, the power supply voltage is reduced, and as shown in FIG. 2, a predetermined voltage V b (OF
When F or less, the NMI signal to the microprocessor 1 changes from "H" to "L".
【００２１】これにより、マイクロプロセッサ１はラン
ダムアクセスメモリを退避し、プログラムラン信号の出
力を停止させる。そして、この発明では、このプログラ
ムラン信号の停止は｀Ｈ´で終了するように行わせる。As a result, the microprocessor 1 saves the random access memory and stops the output of the program run signal. Then, in the present invention, the stop of the program run signal is performed so as to end at "H '".
【００２２】また、図２に示すように、電源電圧がさら
に低下し続け、第２のディレイ回路１１にて設定される
遅延時間ｔ0 を超えると、これにもとづいて、第２のタ
イマ１２はノアゲート１３を介してマイクロプロセッサ
１に対して点線Ｒで示すようなリセット信号｀Ｌ´を出
力する。この結果、このリセット信号｀Ｌ´を受けて、
マイクロプロセッサ１は正しくリセットされる。Further, as shown in FIG. 2, when the power supply voltage continues to drop and exceeds the delay time t 0 set by the second delay circuit 11, the second timer 12 is based on this. A reset signal `L 'as shown by a dotted line R is output to the microprocessor 1 via the NOR gate 13. As a result, receiving this reset signal `L ',
The microprocessor 1 is reset correctly.
【００２３】しかしながら、上記遅延時間ｔ0 を超える
途中で、上記電源電圧が再び上昇すると、上記／ＮＭＩ
端子の信号が｀Ｌ´となるにも拘らず、上記第２のディ
レイ回路１１からは遅延時間ｔ0 を超えないことによっ
て信号が第２のタイマ１２へ出力されず、従って、マイ
クロプロセッサ１へのリセット出力は、図２に示すよう
に｀Ｈ´のままである。However, if the power supply voltage rises again while the delay time t 0 is exceeded, the / NMI
Although the signal at the terminal becomes `L ', the signal is not output from the second delay circuit 11 to the second timer 12 because the delay time t 0 is not exceeded, and therefore the signal is not output to the microprocessor 1. The reset output of H remains as'H 'as shown in FIG.
【００２４】そして、第１のタイマ１０の入力は｀Ｈ´
であり、上記プログラムラン信号の出力時間から時間ｔ
1 を経過した時点で、リセット出力は｀Ｈ´から｀Ｌ´
になり、マイクロプロセッサ１はここでリセットされる
ことになる。The input of the first timer 10 is `H '
From the output time of the program run signal to the time t
When 1 is passed, the reset output changes from "H" to "L '.
And the microprocessor 1 will now be reset.
【００２５】この場合において、この発明では、上記の
ように、プログラムラン信号が｀Ｈ´で停止するように
してあるため、リセット入力が｀Ｌ´となることで、マ
イクロプロセッサ１のプログラムラン信号端子はハイイ
ンピーダンスとなり、上記プルアップ抵抗８によって、
プログラムラン信号のレベルが｀Ｈ´となっても、上記
第１のタイマ１０の入力信号は｀Ｌ´とならず、リセッ
ト入力のパルス幅を十分に長くして、マイクロプロセッ
サ１を確実にリセットできることになる。In this case, according to the present invention, since the program run signal is stopped at "H '" as described above, the reset input becomes "L', so that the program run signal of the microprocessor 1 is stopped. The terminal becomes high impedance, and the pull-up resistor 8
Even if the level of the program run signal becomes "H ', the input signal of the first timer 10 does not become"L', and the pulse width of the reset input is made sufficiently long to surely reset the microprocessor 1. You can do it.
【００２６】[0026]
【発明の効果】以上のように、この発明によれば、電源
電圧が設定値以下となると、マイクロプロセッサへのＮ
ＭＩ入力を｀Ｌ´にして、プログラムラン信号を｀Ｈ´
で停止させる電源電圧低下検出回路と、上記電源電圧が
上記設定値を超えてさらに低下して、所定のディレイ時
間以上たつと、上記マイクロプロセッサへのリセット信
号を｀Ｌ´にするが、上記電源電圧が上記ディレイ時間
の途中で上昇した場合には、上記リセット信号を｀Ｈ´
に保つ第２のタイマとを設けて、上記プログラムラン信
号の停止から上記第１のタイマによる設定時間経過した
後は、上記リセット信号をゲート回路を通じて一定時間
上記マイクロプロセッサに入力するように構成したの
で、リセット入力｀Ｌ´の入力時に、プログラムラン信
号がプルアップ抵抗により｀Ｈ´となってもそのリセッ
ト入力｀Ｌ´を安定に保持して、マイクロプロセッサを
確実にリセットすることができるものが得られる効果が
ある。As described above, according to the present invention, when the power supply voltage becomes equal to or lower than the set value, N to the microprocessor is reduced.
Set MI input to “L” and program run signal to “H”
The power supply voltage drop detection circuit to stop at, and when the power supply voltage further drops below the set value and a predetermined delay time elapses, the reset signal to the microprocessor is set to "L '". If the voltage rises in the middle of the delay time, the reset signal is reset to H '
And a second timer for holding the reset signal, and the reset signal is input to the microprocessor for a certain period of time through a gate circuit after a lapse of a time set by the first timer from the stop of the program run signal. Therefore, at the time of inputting the reset input "L ', even if the program run signal becomes" H "due to the pull-up resistor, the reset input"L' can be stably held to surely reset the microprocessor. There is an effect that can be obtained.
【図１】この発明および従来のウオッチドックタイマ装
置の基本構成を示すブロック接続図である。FIG. 1 is a block connection diagram showing the basic configuration of the present invention and a conventional watchdog timer device.
【図２】この発明のウオッチドックタイマ装置における
ブロック各部の信号を示すタイミングチャートである。FIG. 2 is a timing chart showing signals of respective parts of the block in the watchdog timer device of the present invention.
【図３】従来のウオッチドックタイマ装置におけるブロ
ック各部の信号を示すタイミングチャートである。FIG. 3 is a timing chart showing signals of respective blocks in the conventional watchdog timer device.
１マイクロプロセッサ ３ 電源電圧低下検出回路 ８ プルアップ抵抗 １０ 第１のタイマ １２ 第２のタイマ １３ ノアゲート（ゲート回路） 1 Microprocessor 3 Power Supply Voltage Drop Detection Circuit 8 Pull-up Resistor 10 First Timer 12 Second Timer 13 NOR Gate (Gate Circuit)
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１月１１日[Submission date] January 11, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【図２】 [Fig. 2]
【図３】 [Figure 3]
Claims (1)
マイクロプロセッサと、上記プログラムラン信号の出力
ラインに接続されたプルアップ抵抗と、上記プログラム
ラン信号の矩形波のエッジ検出により定期的にリセット
される第１のタイマと、電源電圧が設定値以下となる
と、上記マイクロプロセッサへのＮＭＩ入力を｀Ｌ´に
して、上記プログラムラン信号を｀Ｈ´で停止させる電
源電圧低下検出回路と、上記電源電圧が上記設定値を超
えてさらに低下して、所定のディレイ時間以上たつと、
上記マイクロプロセッサへのリセット信号を｀Ｌ´にす
るが、上記電源電圧が上記ディレイ時間の途中で上昇し
た場合には、上記リセット信号を｀Ｈ´に保つ第２のタ
イマと、上記プログラムラン信号の停止から上記第１の
タイマによる設定時間経過した後上記リセット信号を一
定時間上記マイクロプロセッサに入力するゲート回路と
を備えたウオッチドックタイマ装置。1. A microprocessor for outputting a program run signal during operation, a pull-up resistor connected to the output line of the program run signal, and a periodic reset by detecting an edge of a rectangular wave of the program run signal. And a power supply voltage drop detection circuit for stopping the program run signal at "H" by setting the NMI input to the microprocessor to "L 'when the power supply voltage becomes equal to or lower than a preset value. When the voltage exceeds the set value and drops further, and the specified delay time elapses,
The reset signal to the microprocessor is set to "L ', but when the power supply voltage rises in the middle of the delay time, a second timer for holding the reset signal at"H'"and the program run signal And a gate circuit for inputting the reset signal to the microprocessor for a certain period of time after a lapse of a time set by the first timer from the stop of the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351472A JPH07200329A (en) | 1993-12-29 | 1993-12-29 | Watchdog timer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351472A JPH07200329A (en) | 1993-12-29 | 1993-12-29 | Watchdog timer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200329A true JPH07200329A (en) | 1995-08-04 |
Family
ID=18417525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351472A Pending JPH07200329A (en) | 1993-12-29 | 1993-12-29 | Watchdog timer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200329A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7475295B2 (en) | 2005-10-28 | 2009-01-06 | International Business Machines Corporation | Intelligent watchdog circuit |
| US8063584B2 (en) | 2008-03-20 | 2011-11-22 | Brother Kogyo Kabushiki Kaisha | Light output device and image forming apparatus including the same |
| US8824623B2 (en) | 2011-12-05 | 2014-09-02 | Seiko Epson Corporation | Timer device and electronic apparatus |
-
1993
- 1993-12-29 JP JP5351472A patent/JPH07200329A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7475295B2 (en) | 2005-10-28 | 2009-01-06 | International Business Machines Corporation | Intelligent watchdog circuit |
| US8063584B2 (en) | 2008-03-20 | 2011-11-22 | Brother Kogyo Kabushiki Kaisha | Light output device and image forming apparatus including the same |
| US8824623B2 (en) | 2011-12-05 | 2014-09-02 | Seiko Epson Corporation | Timer device and electronic apparatus |
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