JPH0719792B2 - Integrated circuit - Google Patents

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JPH0719792B2
JPH0719792B2 JP5064660A JP6466093A JPH0719792B2 JP H0719792 B2 JPH0719792 B2 JP H0719792B2 JP 5064660 A JP5064660 A JP 5064660A JP 6466093 A JP6466093 A JP 6466093A JP H0719792 B2 JPH0719792 B2 JP H0719792B2
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クイン，ダニエル・ジェイ
マルホランド，ウェイン・エイ
ボンド，ロバート・エイチ
オラ，マイケル・エイ
カプルズ，ジェリー・エス
ツィトフスキー，イリア・エル
モズドゼン，バーバラ・アール
ヘルド，チャールズ・エフ
ウイルソン，リンダ・エス
グーイェン，イェン・ティ
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SHII TEII YUU OBU DERAUEA Inc
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Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【技術分野】本発明は集積回路チップに係る。TECHNICAL FIELD The present invention relates to integrated circuit chips.

【０００２】[0002]

【従来の技術】“バック−エンド”と呼ばれることがあ
る集積回路の組立作業は、数百又はそれ以上の集積回路
チップを含むシリコンウェーハを受入れる工程と、作動
するか否かを判定すべくチップを検査（“探針検査”と
呼ばれることがある）する工程と、個々のチップを製造
すべくウェーハを切断する工程と、リードフレームにチ
ップを取付ける工程と、一回に一つずつリードにワイヤ
をボンディングする工程と、デバイスを保護すべくプラ
スチック内へ複合体をカプセル封じする工程と、リード
フレームの外部リードを切断し且最終形状に形成する工
程とからなっている。BACKGROUND OF THE INVENTION Integrated circuit assembly, sometimes referred to as "back-end," involves the process of receiving a silicon wafer containing hundreds or more integrated circuit chips, and then determining whether or not the chip will work. Process (sometimes called "probe inspection"), cutting the wafer to make individual chips, attaching the chips to the lead frame, and wire each lead one at a time. Bonding, encapsulating the composite in plastic to protect the device, and cutting the outer leads of the leadframe and forming the final shape.

【０００３】チップにワイヤを取付けるための標準的な
方法はワイヤボンディングによる方法であり、この方法
に於ては金又はアルミニウム合金のワイヤが、ボンドが
形成されるまでチップ上のパッドに対し（高温度若しく
は超音波エネルギの存在下にて）非常に強く押付けられ
る。一回に一つのワイヤのボンディングが行われる。こ
の方法は多くの労力及び高価な材料を使用する。自動化
されたワイヤボンディング機械が知られているが、それ
らは本質的な限界を有する。想像し得る最も速い機械に
よっても、１６ピン・チップについては１時間あたり約
２０００ユニットを限界とする因子が存在する。またワ
イヤボンディング法に於ては、ワイヤボンドが形成され
る間チップを所定の位置に保持すべくパッケージ又はリ
ードフレームにチップを取付ける必要がある。またこの
方法に於けるリードは、金−シリコン共晶合金ダイボン
ディングが使用される場合には、チップとリードとの間
の熱膨張を適正に整合させ得るよう膨張を制御された高
価な合金にて形成されなければならず、或いは高価な特
殊な合金又は接着剤が熱的不整合を補正するために使用
されなければならない。またリードはボンディングワイ
ヤがリードへの信頼性のある接続部を形成し得るよう
金、銀又は他の高価な金属にてめっきされなければなら
ない。The standard method for attaching wires to a chip is by wire bonding, in which a wire of gold or aluminum alloy (high Very strongly pressed (in the presence of temperature or ultrasonic energy). One wire is bonded at a time. This method uses a lot of labor and expensive materials. Although automated wire bonding machines are known, they have inherent limitations. Even with the fastest machines one can imagine, there are factors that limit about 2000 units per hour for a 16-pin chip. Also, in the wire bonding method, it is necessary to attach the chip to a package or lead frame to hold the chip in place while the wire bond is formed. The leads in this method are also expensive alloys with controlled expansion to properly match the thermal expansion between the chip and the leads when gold-silicon eutectic alloy die bonding is used. Must be formed or expensive special alloys or adhesives must be used to correct the thermal mismatch. Also, the leads must be plated with gold, silver or other expensive metal so that the bonding wires can form a reliable connection to the leads.

【０００４】同時リードはんだ付けを行う一つの従来の
方法はＩＢＭにより開発された“フリップ・チップ”法
であり、この方法に於てははんだの塊がチップ上に配置
され、またチップがリードに取付けられているセラミッ
クス基板にはんだ付けされる。このＩＢＭの方法はチッ
プの上にリードの層を有してはいない。One conventional method for simultaneous lead soldering is the "flip chip" method developed by IBM in which a mass of solder is placed on the chip and the chip is placed on the lead. Soldered to the attached ceramic substrate. This IBM method does not have a layer of leads on the chip.

【０００５】[0005]

【発明が解決しようとする課題】本発明は、種々の加工
に対して耐久性が高く、取扱い及び加工が容易であり、
生産コストを低減し得る集積回路を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has high durability against various kinds of processing, is easy to handle and processes,
An object is to provide an integrated circuit that can reduce the production cost.

【０００６】[0006]

【発明の開示】本発明は、集積回路チップを組立てカプ
セル封じする自動化された方法であって、チップは多数
の種々のモデルのチップについて同一の位置に設けられ
た標準的接続部を有し、全てのリードは（溶融可能な合
金リフローボンディング法により）一度に取付けられ、
リードフレームは銅の如き低廉な金属より型打ちにより
形成され、集積回路ダイは中間工程に於て支持体に取付
けられない方法を実施し得るよう構成された集積回路チ
ップに関するものである。SUMMARY OF THE INVENTION The present invention is an automated method for assembling and encapsulating integrated circuit chips, the chips having standard connections in the same location for a number of different model chips, All leads are attached at once (by meltable alloy reflow bonding),
The lead frame is formed from stamped metal such as copper by stamping, and the integrated circuit die relates to an integrated circuit chip configured so as to be able to perform a method in which it is not attached to a support in an intermediate process.

【０００７】本発明の他の一つの特徴は、比較的高い電
流を伝送する入力リード及び出力リードを集積回路の内
部を越えて迂回させることである。Another feature of the invention is to divert input and output leads carrying relatively high currents beyond the interior of the integrated circuit.

【０００８】本発明の他の一つの特徴は、各ピン−ファ
ミリについて一つの形式のリードフレームのみが在庫さ
れればよいよう、同数のピンを有する種々のチップに使
用される標準的なパッドの列を設けることである。Another feature of the invention is that of a standard pad used on various chips with the same number of pins, so that only one type of leadframe for each pin-family needs to be stocked. It is to provide a row.

【０００９】本発明の更に他の一つの特徴は、自動プロ
セスに於て同時に信頼性のある複数個のボンドを形成し
得るよう構成されたリードフレームを設けることであ
る。Yet another feature of the present invention is the provision of a leadframe configured to simultaneously form a plurality of reliable bonds in an automated process.

【００１０】本発明の更に他の一つの特徴は、チップ支
持体とチップとの間の熱膨張を制御する必要性を排除す
ることである。Yet another feature of the invention is that it eliminates the need to control the thermal expansion between the chip support and the chip.

【００１１】本発明の更に他の一つの特徴は、厚い誘電
体により半導体の金属化部分を腐食より保護することで
ある。Yet another feature of the invention is that the thick dielectric protects the metallization of the semiconductor from corrosion.

【００１２】本発明の更に他の一つの特徴は、チップの
ピン−カウントファミリを検査すべく単一の配列の探針
電極を使用することである。Yet another feature of the present invention is the use of a single array of probe electrodes to test the pin-count family of chips.

【００１３】[0013]

【実施例】本発明は、集積回路の組立及び検査のための
システムの他の構成要素と共に開発された。このシステ
ムの他の特徴は、本願出願人と同一の出願人により本願
と同日付にて出願された他の特許出願の対象である。シ
ステム中での本発明の位置付けを明らかにするため、シ
ステム全体の説明が本明細書に含まれている。DETAILED DESCRIPTION OF THE INVENTION The present invention was developed with other components of a system for integrated circuit assembly and testing. Another feature of this system is the subject of other patent applications filed on the same date as the present application by the same applicant. A system-wide description is included herein to clarify the positioning of the invention in the system.

【００１４】バック・エンド組立に用いられる工程の全
体的なフローチャートが図１に示されている。図１に概
括的に示されている多数の工程は、検査及び他のデータ
を記憶するための計算機と通信して、また時にはそれに
より制御されて様々な異なる機械により実行される。A general flow chart of the steps used for back end assembly is shown in FIG. The numerous steps generally shown in FIG. 1 are performed by a variety of different machines in communication with, and sometimes controlled by, a computer for storing inspection and other data.

【００１５】参照符号Ｉを付されているボックスにより
表わされている第一の主要な工程では、“フロント・エ
ンド”又は“バック・エンド”の部分であってよいプロ
セスが、全て通常の工程（パッシベーションなどを含
む）で完成されたウェーハをインプットとして受入れ、
またチップ回路を保護し且それらを誘電体の頂面を運ば
れる信号から電気的に絶縁するのに十分な厚みを有する
誘電体の層を被覆する。In the first major step, represented by the box labeled I, all processes that may be part of the "front end" or "back end" are normal steps. Accept the wafer completed by (including passivation) as input,
It also coats a layer of dielectric that is thick enough to protect the chip circuits and electrically insulate them from the signals carried on the top surface of the dielectric.

【００１６】前述のチップ上の接触パッドから誘電体上
の標準的に配列された接触パッドの列へ延びる金属リー
ドの経路パターンが形成される。標準的配列は、チップ
・ダイの寸法に拘らず、同数のピンを有する全てのチッ
プに対して同一である。A path pattern of metal leads is formed that extends from the contact pads on the chip described above to a standard array of contact pads on the dielectric. The standard array is the same for all chips with the same number of pins, regardless of the chip die size.

【００１７】ウェーハは次いで主要工程IIで探針検査さ
れ、探針検査の結果は電気的に、例えば計算機内に記憶
される。不良チップに対する通常のインク−ドット・マ
ーキングシステムは用いられない。The wafer is then probed in the main process II, and the results of the probe inspection are stored electrically, for example in a computer. The usual ink-dot marking system for bad chips is not used.

【００１８】ウェーハは次いで、その後の工程で種々の
取付具内に自動的に挿入され方向決めされるよう形成さ
れたフレーム保持器内の接着膜の上に接着により取付け
られ、自動的ソーイング工程（工程III ）でウェーハの
全厚みを貫通して切断される。The wafer is then adhesively mounted on an adhesive film in a frame holder that is formed to be automatically inserted and oriented in various fixtures in subsequent steps, and the automatic sawing process ( In step III) it is cut through the entire thickness of the wafer.

【００１９】良品のダイは次いで、自動的シーケンス
（工程IV）にてテープの上から選択的に回路側を下にし
て専用搬送台へ押し下げられウェーハから取除かれる。
能動回路は標準的パッド誘電体及び標準的パッドにより
保護されているので、上記の工程で問題は生じない。ウ
ェーハ及び押し抜き装置は、ダイを搬送台の中の正しい
位置に置くべく計算機制御のもとに動かされる。The non-defective die is then removed from the wafer in an automatic sequence (step IV) by selectively pushing the circuit side down from the tape onto a dedicated carrier table.
Since the active circuit is protected by the standard pad dielectric and the standard pad, the above process does not pose a problem. The wafer and punching equipment are moved under computer control to place the die in the correct position in the carrier.

【００２０】ダイは、もう一つの対応する搬送台に移さ
れ同時に二つの搬送台による“サンドイッチ”状態を１
８０°回転させる反転操作を施され、こうして第二の搬
送台に載るダイは上側に接触部を有する。一組のダイ
が、好都合な数、例えば１４個のダイを保持するボンデ
ィング取付具に移される。積載が完了すると、取付具内
のダイの間隔を整合するリードフレームがボンディング
取付具内のダイの上に置かれ、また上側ボンディング取
付具がボンディング工程の間にリードとパッドとの間の
接触を維持するべく追加される。The dies are transferred to another corresponding carrier and at the same time a "sandwich" condition is created by the two carriers.
The die, which has been subjected to an inversion operation of rotating by 80 ° and thus rests on the second carrier, has a contact portion on the upper side. The set of dies is transferred to a bond fixture that holds a convenient number, eg, 14 dies. When loading is complete, a lead frame that aligns the die spacing in the fixture is placed on top of the die in the bonding fixture, and an upper bonding fixture provides contact between the leads and pads during the bonding process. Added to maintain.

【００２１】ボンディング取付具は過熱されはんだを溶
融させて相互接続を形成する（工程Ｖ）。The bonding fixture is overheated to melt the solder and form an interconnect (step V).

【００２２】ダイを取付けられたリードフレームは、ト
ランスファ形成器又は射出成形機の中に置かれ、これに
よりダイがリードフレームに相互接続された状態でカプ
セル封じされる（工程ＶＩ）。The leadframe with the die attached is placed in a transfer former or injection molding machine, which encapsulates the die interconnected to the leadframe (step VI).

【００２３】モールド成形されたデバイスのストリップ
は次いで通常の仕方でトリムされ且成形される（工程Ｖ
II）。The molded device strip is then trimmed and molded in the usual manner (step V).
II).

【００２４】図１には、以上に列挙した工程を実行する
機械と制御計算機との間のデータ通信が示されている。
大抵のデータ通信過程は任意である。データ通信過程は
当然オペレータ制御のもとに行われてよく、またデータ
は手書きされてよい。データが自動的に記録され、また
先行の過程からのデータが誤りなしに再呼出しされるこ
との利益は当業者に明らかであろう。FIG. 1 shows the data communication between the machine performing the steps listed above and the control computer.
Most data communication processes are optional. The data communication process may of course be under operator control and the data may be handwritten. It will be apparent to those skilled in the art that the data will be recorded automatically and that the data from the previous process can be recalled without error.

【００２５】本発明の種々の過程は以下の説明と、本願
と同日付にて本願出願人と同一の出願人により出願され
た他の特許出願の明細書とに一層詳細に示されている。The various processes of the present invention are set forth in more detail in the following description and in the specifications of other patent applications filed on the same date as the present applicant by the same applicant.

【００２６】図２には図１中の工程が一層詳細に示され
ており、また材料及びデータの流れが示されいている。
この図には、材料をコンテナ内に積載しそのコンテナを
他の位置へ動かす如き材料移動過程が線で示されてお
り、また計算機又は他の記憶装置への又はそれからのデ
ータの流れが二重矢印で示されている。作業工程への三
つのインプットはウェーハ、リードフレーム及びカプセ
ル封じ用のプラスチックである。二つの再循環ループは
それぞれ、ソーイング及び選択工程の間にウェーハを支
えるのに用いられるフレームと、ボンディング工程の間
に一組のダイをリードフレーム部材と整列させて保持す
るのに用いられる位置決め取付具とを含んでいる。FIG. 2 shows the steps in FIG. 1 in more detail and also shows the material and data flow.
This figure shows the process of material movement, such as loading the material in a container and moving the container to another location, with a double flow of data to and from a computer or other storage device. It is indicated by an arrow. The three inputs to the process are the wafer, the lead frame and the encapsulating plastic. Each of the two recirculation loops is a frame used to support the wafer during the sawing and selection process and a positioning mount used to hold the pair of dies in alignment with the leadframe members during the bonding process. Including ingredients.

【００２７】標準的接触パッド 第一の主要工程に戻って、本発明による集積回路が図３
に示されており、集積回路３００は基板、トランジス
タ、及び他の能動的部品、接続手段、パッシベーション
層等（これらは全て符号３１０にて全体的に示されてい
る）を有する任意の通常の集積回路である。保護絶縁層
３２０がその下方の集積回路を入力リード及び出力リー
ドにより伝送される電気信号より絶縁し、またその下方
の集積回路に物理的及び化学的保護を与えるようになっ
ている。例えば保護層３２０は電気絶縁作用を行うのみ
ならず耐湿シールとしての機能をも果すよう選定されて
いる。 Standard Contact Pad Returning to the first major step, the integrated circuit according to the present invention is shown in FIG.
As shown in FIG. 1, integrated circuit 300 includes any conventional integrated circuit having substrates, transistors, and other active components, connecting means, passivation layers, etc., all of which are generally indicated at 310. Circuit. A protective insulating layer 320 is provided to insulate the underlying integrated circuit from electrical signals carried by the input and output leads and to provide physical and chemical protection to the underlying integrated circuit. For example, the protective layer 320 is selected so as not only to perform an electrical insulation function but also to function as a moisture resistant seal.

【００２８】符号３４０にて全体的に示された接触パッ
ドの列はダイの中央に配置されており、同数のピンを有
する全てのダイについて同一の形態を有している。リー
ド３２６がダイの縁に於て位置３３０より接触パッドの
列３４０に通ずる経路に沿って延在している。The row of contact pads, generally indicated at 340, is located in the center of the die and has the same configuration for all dies having the same number of pins. Leads 326 extend from location 330 at the edge of the die along a path leading to row 340 of contact pads.

【００２９】例示されている誘電体層３２０は６μm の
厚みで被覆され２６０℃以上の温度で硬化されたデュポ
ン２５２５のようなポリイミドである。かかる溶融ガラ
ス又は他の頂層への接着を改善するためポリイミドの下
に窒化物又は他の層が存在してよい。通常の方法により
集積回路内に予め形成されている電気的接触パッドは、
誘電体の上に液体もしくはテープの形態のホトレジスト
を被覆し、それを通じて通常の仕方で回路内の金属接触
パッドへの通路を腐食除去することにより露出される。
誘電体の表面に至るまで金属又は他の導電体で接触孔を
満たすことにより“接続路（via ）”が形成される。ホ
トレジストが剥がされ、また金属の層が任意の方法、例
えばスパッタリングによりポリイミドの表面に被覆され
る。一例では、接続面を整えるべくポリイミドがバック
・スパッタされ、その後に６００オングストロームの１
０％チタン＋９０％タングステンが、次いで１０００オ
ングストロームの銅及びチタン−タングステン混合物と
が同時にスパッタされ、同時に続いて典型的に３μm の
銅がスパッタされた。The illustrated dielectric layer 320 is a polyimide such as DuPont 2525 coated to a thickness of 6 μm and cured at temperatures above 260 ° C. A nitride or other layer may be present under the polyimide to improve adhesion to such molten glass or other top layer. The electrical contact pads that have been preformed in the integrated circuit by conventional methods include:
It is exposed by coating a photoresist in the form of a liquid or tape over the dielectric, through which the passages to the metal contact pads in the circuit are etched away in the usual manner.
A "via" is formed by filling the contact holes with metal or other conductor to the surface of the dielectric. The photoresist is stripped and a layer of metal is applied to the surface of the polyimide by any method, such as sputtering. In one example, polyimide is back-sputtered to prepare the mating surface, followed by 600 angstroms of 1
0% titanium + 90% tungsten was then co-sputtered with 1000 angstroms of copper and a titanium-tungsten mixture, at the same time followed by typically 3 .mu.m of copper.

【００３０】ホトレジストの第二の層が金属層内に被覆
され、一組の金属リードを郭定するパターンに形成され
る。リードは、誘電体を貫通する接続路からチップの中
心領域へ到達し、中心領域には同一数のリードを有する
全てのチップに対して共通する標準的な接触パッドの列
が設けられている。例えば、１６ピン・チップは、それ
がメモリであろうと任意の他の論理デバイスであろう
と、０．１２６インチ×０．１２６インチ（０．３２cm
×０．３２cm）の寸法を有する標準的構造内で約０．０
１６インチ×０．０１６インチ（０．０４１cm×０．０
４１cm）の寸法の同一の標準的パッド列を有する。標準
的パッド列は、リードフレームと共に使用されるべき最
小のチップにうまく嵌まるような寸法にされる。本発明
の選択的な変形例に於ては或る特定の目的に対して配置
されているパッド列を用いる。A second layer of photoresist is coated within the metal layer and formed into a pattern that defines a set of metal leads. The leads reach the central region of the chip from a connection path through the dielectric, where the central region is provided with a row of standard contact pads common to all chips having the same number of leads. For example, a 16-pin chip, whether it is a memory or any other logic device, is 0.126 inch x 0.126 inch (0.32 cm).
X 0.32 cm) in a standard structure with dimensions of about 0.0
16 inches x 0.016 inches (0.041 cm x 0.0
41 cm) with the same standard row of pads. The standard pad row is sized to fit the smallest chip to be used with the leadframe. An alternative version of the invention uses a row of pads arranged for a particular purpose.

【００３１】金属の露出された領域は、９５％のスズ及
び５％の鉛の混合物を用いる通常の電解めっき工程で鉛
及びスズの標準的混合物からなるはんだでめっきされ
る。ホトレジストが剥がされ、また金属層のめっきされ
た領域が次の工程に於てエッチング・マスクとして用い
られ、該工程に於て金属層の残余の望ましくない領域が
はんだを侵蝕しない過酸化水素及び水酸化アンモニウム
とそれに続く過酸化水素の浴の中で腐食除去される。The exposed areas of metal are plated with a solder consisting of a standard mixture of lead and tin in a conventional electroplating process using a mixture of 95% tin and 5% lead. The photoresist is stripped, and the plated areas of the metal layer are used as an etching mask in the next step, where the remaining undesired areas of the metal layer do not attack the solder and hydrogen peroxide and water. It is removed by corrosion in a bath of ammonium oxide followed by hydrogen peroxide.

【００３２】いま図３に示されている形態のチップ３０
０が有り、その中でダイ３１０はポリイミドの厚い層３
２０と、チップの外側の接触領域３３０から標準的パッ
ド列３４０へ通ずる金属線３２６の回路網とを有する。
金属線３２６は以前に用いられたワイヤに比べて低いイ
ンダクタンス、大きい熱伝導率及び大きい強度を有す
る。A chip 30 of the form now shown in FIG.
0, of which die 310 is a thick layer of polyimide 3
20 and a network of metal lines 326 leading from the contact area 330 on the outside of the chip to the standard pad row 340.
The metal wire 326 has lower inductance, greater thermal conductivity and greater strength than previously used wires.

【００３３】図３に示されている例では、第一の接触部
とポリイミド層を通る接続路とは全てチップの周縁に形
成されている。尚“周縁”という言葉は接触パッドのた
めに従来より使用されているチップの縁近傍の領域を指
すものとして使用されている。図３は、接触領域がチッ
プの周縁に位置していなければならない以前のワイヤボ
ンディング法のためのレイアウト設計がなされているチ
ップを示す。以前の設計を継続する利点は、新規のレイ
アウトの費用の節減と並んで、追加キャパシティが必要
とされる時に従来のワイヤボンディング工程を使用し得
ることである。しかし、そのためには、標準的パッド工
程に対する追加的な誘電体及び金属化が使用されないこ
とを必要とする。In the example shown in FIG. 3, the first contact portion and the connection path through the polyimide layer are all formed on the peripheral edge of the chip. The term "perimeter" is used to refer to the area near the edge of the chip that is conventionally used for contact pads. FIG. 3 shows a chip with a layout design for the previous wire bonding method in which the contact area must be located on the periphery of the chip. An advantage of continuing the previous design is that, along with the cost savings of the new layout, the conventional wirebonding process can be used when additional capacity is required. However, this requires that no additional dielectric and metallization to the standard pad process be used.

【００３４】図４に示されているように、本発明を使用
して、任意の好都合な位置に於て誘電体を通る接触領域
を置くことも可能である。これらのリードの配線に対す
る接続路は、公知の場合のように縁を除外することな
く、チップ表面上の種々の位置で出発するものとして示
されている。リード３４８は標準的パッド列内に配置さ
れている接続路を接続するものとして示されている。リ
ード３４３は、ポリイミドの下に横たわるチップのパッ
シベーション層の上に置かれている（図面には示されて
いない）ブリッジを通じて接続路部分３４４に接続され
ている。このことは、リードの道筋及び構成要素の配置
を決める上での自由度が本発明により追加されることを
示す。As shown in FIG. 4, it is also possible to use the present invention to place contact areas through the dielectric at any convenient location. The connections for the wires of these leads are shown as starting at various locations on the chip surface, without excluding the edges as is known. Leads 348 are shown as connecting the vias located in a standard pad row. The lead 343 is connected to the via portion 344 through a bridge (not shown in the drawing) which overlies the passivation layer of the underlying chip of the polyimide. This indicates that the present invention adds an additional degree of freedom in determining lead paths and component placement.

【００３５】接続路３０５は図３中の切欠かれた部分
に、リード３２６の一つの端に於ける下側接触領域３０
４から上側接触領域３０６へ延びているものとして示さ
れている。現在実用されている下側接触パッドは典型的
に４mil ×４mil （０．０１cm×０．０１cm）である。
このような大きな面積で接触させることにより、接続路
の形成及び配置並びにリード３２６の配置に対する整列
許容差は典型的に±２mil 乃至３mil （０．００５cm乃
至０．００８cm）であり、従来のワイヤボンディングで
用いられている精密工程でのリード接続に対する±０．
５mil 乃至１mil（０．００１３cm乃至０．００２５c
m）の典型的な許容差よりも遥かに大きい。The connecting path 305 is formed in the notched portion in FIG. 3 at the lower contact region 30 at one end of the lead 326.
4 to the upper contact area 306. Currently practiced lower contact pads are typically 4 mil x 4 mil (0.01 cm x 0.01 cm).
With such a large area of contact, the alignment tolerances for forming and arranging the vias and for arranging the leads 326 are typically ± 2 mils to 3 mils (0.005 cm to 0.008 cm). ± 0 for lead connection in the precision process used in.
5mil to 1mil (0.0013cm to 0.0025c
Much larger than the typical tolerance of m).

【００３６】接続路を形成し且リードを置く工程は、も
し好都合であれば、ホトリトグラフィ用の標準的機械を
用いてフロント−エンド作業で実行されてよい。これら
の金属リードを置く際の位置整列に関する必要条件は通
常のフロント−エンド作業よりも遥かに厳密でなくてよ
いので、誘電体及び上側ードを形成するのにスクリーン
印刷のような厚膜技術を用いることが好ましい。典型的
に、厚膜技術による費用は精密技術による費用の１／４
乃至１／２ですむ。The steps of forming the connections and placing the leads may, if convenient, be carried out in a front-end operation using standard machines for photolithography. Because the alignment requirements for placing these metal leads need to be much less stringent than in normal front-end operations, thick film techniques such as screen printing are used to form the dielectric and topside. Is preferably used. Typically, the cost of thick film technology is 1/4 the cost of precision technology.
It only takes 1/2.

【００３７】図３及び図４のポリイミド層３２０は、も
しそのすぐ下の酸化物の層に直接に取付けられるなら
ば、余り高い信頼性をもっては接着しないことが見出さ
れている。ダイの一部分の断面図が図６に示されてい
る。この図で基板６−１００はシリコン基板であり、ま
た開口６−５５は隣接ダイを隔てる“ストリート”であ
る。ストリートの幅は、０．００１インチ（０．００２
５cm）の幅を有するダイアモンド・ソーにより実行され
る分離工程で切込み箇所に対する空間を許すべく典型的
に１００μm である。It has been found that the polyimide layer 320 of FIGS. 3 and 4 does not adhere very reliably if it is directly attached to the oxide layer immediately below it. A cross-sectional view of a portion of the die is shown in FIG. In this figure, the substrate 6-100 is a silicon substrate and the openings 6-55 are "streets" separating adjacent dies. The width of the street is 0.001 inches (0.002
The separation step performed by a diamond saw having a width of 5 cm) is typically 100 μm to allow space for the incision.

【００３８】接触パッド６−０５はその上に郭定された
一連の開口を有するものとして示されている。典型的に
アルミニウムであり回路の残部に金属化ストリップ（図
示せず）により接続されているパッド６−０５は、Ｓi
Ｏ2 と燐及び他の添加物を含む通常の組成と１μm の厚
みとを有する酸化物６−１０により包囲されている。酸
化物６−１０は上面６−１５を有し、その上にまずポリ
イミド層６−５０が直接に被覆された。初期の検査で
は、しばしばポリイミド層６−５０（第３図中では層３
２０）の接着が離れ、その結果リードフレームがポリイ
ミドを下側の層から引き離すという大きな問題が示され
た。Contact pad 6-05 is shown as having a series of openings defined therein. Pads 6-05, which are typically aluminum and are connected to the rest of the circuit by metallized strips (not shown), are Si
It is surrounded by an oxide 6-10 having a conventional composition of O 2 and phosphorus and other additives and a thickness of 1 μm. The oxide 6-10 has a top surface 6-15, on which the polyimide layer 6-50 was directly coated directly. Initial inspections often show polyimide layers 6-50 (layer 3 in FIG. 3).
The major problem was the 20) debonding resulting in the leadframe pulling the polyimide away from the underlying layers.

【００３９】酸化物６−１０は回路内の誘電体上層とし
て機能する。それは、図６に示されているように基板及
び接触部を被覆するだけでなく、回路要素及び金属化部
をも被覆する。The oxide 6-10 functions as a dielectric overlayer in the circuit. It not only covers the substrate and contacts as shown in FIG. 6, but also the circuit elements and metallization.

【００４０】回路の能動要素のパッシベーションは、酸
化物６−１０が純粋に誘電体として機能し不活性化層と
して機能しないように、ソース、ドレイン及び能動領域
の上の薄い酸化物により通常のシリコンＭＯＳＦＥＴの
仕方で行われる。The passivation of the active elements of the circuit is such that thin oxides on the source, drain and active regions prevent the oxide 6-10 from functioning purely as a dielectric and not as a passivation layer. It is done in the manner of a MOSFET.

【００４１】窒化物層６−２０は、ストリート６−２０
０が酸化物６−１０を通して基板まで腐食された後に、
０．３μm の厚みまで通常の仕方で２５０℃の温度に於
てプラズマにより支援されたＣＶＤ法により被着され
る。デュポン２５２５ポリイミドの層が被覆され、また
比較的平らな頂面を生ずるようにスピンされる。接触部
６−０５の上の開口６−４５及びストリート６−２００
の上の開口６−５５はシプレイ（Ｓhipley）３１２展開
剤のような通常の塩基性溶液を用いる湿式エッチングに
より未硬化ポリイミドを通して形成されている。開口６
−５５及び６−４５の頂に対する典型的な寸法はそれぞ
れ１００及び８７μm である。開口６−４５が形成され
た後に、開口６−４０がＣＦ４中のプラズマエッチング
により窒化物層６−２０内に形成される。開口６−４０
の典型的な寸法は７５μm であり、従って開口６−４０
は窒化物層６−２０により包囲されており、酸化物層６
−１０を露出することはない。The nitride layer 6-20 is formed on the street 6-20.
After 0 is eroded through oxide 6-10 to the substrate,
It is deposited up to a thickness of 0.3 .mu.m in the usual manner by a plasma-assisted CVD method at a temperature of 250.degree. A layer of DuPont 2525 polyimide is coated and spun to produce a relatively flat top surface. Opening 6-45 above contact 6-05 and street 6-200
The opening 6-55 above is formed through the uncured polyimide by wet etching using a conventional basic solution such as Shipley 312 developer. Opening 6
Typical dimensions for the -55 and 6-45 peaks are 100 and 87 μm, respectively. After the opening 6-45 is formed, the opening 6-40 is formed in the nitride layer 6-20 by plasma etching in CF4. Opening 6-40
Has a typical size of 75 μm, and therefore the aperture 6-40
Are surrounded by a nitride layer 6-20 and the oxide layer 6 is
It does not expose -10.

【００４２】窒化物層６−２０の上面６−２５へのポリ
イミドの接着は表面６−１５へのポリイミドの接着に比
べて大きく改善されていることが見出されている。窒化
物層６−２０は表面６−１５に於て酸化物に良好に接着
する。こうして窒化物層６−２０の機能は、接続路部分
に於てだけでなくストリート上の切断に於ても酸化物層
６−１０を全体的に包囲する構造によりポリイミドの接
着を改善することである。It has been found that the adhesion of the polyimide to the upper surface 6-25 of the nitride layer 6-20 is greatly improved over the adhesion of the polyimide to the surface 6-15. Nitride layer 6-20 adheres well to oxide at surface 6-15. Thus, the function of the nitride layer 6-20 is to improve the adhesion of the polyimide by the structure that entirely surrounds the oxide layer 6-10 not only in the connecting path portions but also in the cuts on the streets. is there.

【００４３】探針検査 次の主要工程IIは、ウェーハ内にまだ残留している個々
の回路ダイの検査である。通常の電気的ウェーハ検査工
程が実行されてよく、入力／出力のために用いられる小
さな探針が接触部に取付けられ、個々のチップが検査さ
れる。本発明の利点は、ポリイミド層の上の金属リード
が旧形式の接触パッドよりも遥かに大きな面積を覆うこ
とにより、従来の技術で用いられた小さな接触パッドに
対する場合よりもこれらの大きな金属パッドに対する場
合の方が、低減された押圧力の電気的接触探針又は電極
により、電気的接触の形成が容易となることである。接
触領域に到達する以前にリードへの電気的接触を形成す
ることも可能であり、こうして探針検査工程に追加的な
融通性が得られる。本発明により得られる重要な経済的
利点は、同数のピンを有する回路の全種類に対して標準
的パッド列と整合するのに単一の組の探針しか必要とさ
れないことである。従来の方法では、各チップ設計に対
して異なる組の探針が典型的に必要とされた。 Probe Inspection The next major step II is the inspection of the individual circuit dies still in the wafer. A conventional electrical wafer inspection process may be performed, in which small tips used for input / output are attached to the contacts and individual chips are inspected. An advantage of the present invention is that the metal leads on the polyimide layer cover a much larger area than the older style contact pads, making them larger than those for the smaller contact pads used in the prior art. In that case, the electrical contact probe or electrode with reduced pressing force facilitates the formation of electrical contact. It is also possible to make electrical contact to the lead before reaching the contact area, thus providing additional flexibility in the probe inspection process. An important economic advantage provided by the present invention is that only a single set of tips is required to match a standard pad row for all types of circuits having the same number of pins. Conventional methods typically required a different set of tips for each chip design.

【００４４】もしチップが、図４中に接触部３５０（検
査されるべき回路内の一点へのアクセスのために形成さ
れており、通常の接触部の一つに接続しない接続路）に
より示されているように、標準的パッド列の外側にオプ
ショナルな電気的接触パッドを有するならば、もちろん
異なる組の探針が必要とされる。If the chip is shown in FIG. 4 by a contact 350 (a connecting path formed for access to a point in the circuit to be tested and not connected to one of the usual contacts). As described above, having an optional electrical contact pad outside the standard pad row would, of course, require a different set of tips.

【００４５】従来のウェーハ検査では、不良チップは、
手動組立中に識別且廃棄され得るように、インクの小さ
なドットにより、マークされる。この工程ではチップは
電気的に識別される。即ち、ウェーハは特定の仕方で方
向付けされ、またチップはＸ−Ｙマトリックス内でのそ
れらの位置により識別される。個々のチップに対する検
査データは中央計算機メモリ内又はフロッピィディスク
又は他の記憶媒体内に記憶され、不良チップが計算機内
で識別される。この工程は図２中でウェーハ−マッピン
グと呼ばれている。In the conventional wafer inspection, defective chips are
It is marked by a small dot of ink so that it can be identified and discarded during manual assembly. In this step, the chip is electrically identified. That is, the wafer is oriented in a particular way, and the chips are identified by their position within the XY matrix. Test data for individual chips is stored in central computer memory or on a floppy disk or other storage medium to identify defective chips in the computer. This process is called wafer mapping in FIG.

【００４６】もしチップが（大規模メモリアレーで行わ
れるように）、レーザによるヒューズの溶断により接続
又は遮断される冗長又はオプショナル回路の特徴を有す
るならば、この工程は、現在行われているように、ポリ
イミド層が形成される以前に行われている。しかし、金
属ストリップの外側のポリイミド層を通して設けられる
（接触部３５０と類似の）追加的接触部を通してアクセ
スすることにより、又は後で閉じられる冗長回路の上に
大きな開口を有するポリイミドを置くことにより、オプ
ショナル部分回路の使用可能化又は使用禁止化又は冗長
回路の使用可能化を電気的に行うこともできる。その場
合、中央計算機は使用可能又は使用禁止となるべきオプ
ショナル回路を識別し且検査探針を通して適切にヒュー
ズを溶断する。ヒューズ溶断が行われるべきシーケンス
の時点はもちろん任意である。If the chip has the features of redundant or optional circuitry (as is done in large scale memory arrays) that is connected or broken by the blowing of a fuse by a laser, this step is as it is currently done. , Before the polyimide layer is formed. However, by accessing through an additional contact (similar to contact 350) provided through the polyimide layer on the outside of the metal strip, or by placing the polyimide with the large opening over a redundant circuit that is later closed. It is also possible to electrically enable or disable optional subcircuits or enable redundant circuits. In that case, the central computer identifies the optional circuits that should be enabled or disabled and properly blows the fuse through the test probe. The point in the sequence at which the fuse blow is to occur is of course arbitrary.

【００４７】もしウェーハが先に識別ラベルを与えられ
ていなければ、ここで計算機内に記憶された検査データ
とデータの出所であるウェーハとの間の結び付きを維持
するためウェーハ上にラベルを置く必要がある。この結
び付きを行うためにはもちろん多くの方法があり、特定
の方法は要請されない。一つの好ましい方法は、ウェー
ハを識別する光学的バーコードのような識別ラベル上に
識別コードを置く方法である。他の方法はウェーハ内に
不良チップの識別コードが記憶され得るプログラム可能
メモリを形成する方法である。その場合、ウェーハ自体
が必要な情報を担い、従ってウェーハが検査結果から分
離されるという問題は生じない。If the wafer has not previously been given an identifying label, then it is necessary to place a label on the wafer to maintain the bond between the inspection data stored in the computer and the wafer from which the data is derived. There is. There are, of course, many ways to make this connection, and no particular way is required. One preferred method is to place the identification code on an identification label such as an optical bar code that identifies the wafer. Another method is to form a programmable memory in the wafer in which the identification code of the defective chip can be stored. In that case, the problem that the wafer itself carries the necessary information and thus the wafer is separated from the inspection result does not occur.

【００４８】ソーイングによりダイを切り離し、次いで
自動プロセスにより良品のダイを選択的に除去する工程
は、本願出願人と同一の出願人にかかる他の特許出願に
一層詳細に記載されている。これらの工程は、自動ダイ
選定により得られる高い生産速度が特定の用途に必要と
されない場合には、自動的に行われるのではなくマニュ
アル式に行われてよい。The process of separating the dies by sawing and then selectively removing the non-defective dies by an automated process is described in more detail in another patent application of the same applicant as the present applicant. These steps may be performed manually rather than automatically when the high production rates obtained by automatic die selection are not required for a particular application.

【００４９】ボンディング 最終ボンディング工程（図１中の工程Ｖ及び図２中のリ
ードフレーム取付具組立、ボンディング、分解）に対す
る組立体が図７に分解図で示されている。この図に概要
を示されている保持器７−１１０は１４個のチップを正
しい間隔で保持するが、そのための受け口７−２２５は
二つしか図示されていない。受け口７−２２５の上にチ
ップ７−２３０が、またチップの上にリードフレーム・
ストリップ５−１２５の一部分であるリードフレーム５
−１００内の指状接触部５−１２２、が置かれている。
リードフレームの詳細は後で説明する。カバー７−１２
０はリードフレーム・ストリップ５−１２５の縁５−１
１０を上から押し、この縁は、接触部先端が僅かに曲げ
られるようにストリップの外側部分を位置決めすべく棚
７−１１２の上に載る。この曲げは、ボンディング工程
の間に信頼性の高い接触が保証されるように、製造工程
中に於ける接触部先端の位置の不可避の変動を補償する
べく行われる。曲げは、設定された大きさだけ棚７−１
１２の上面より上方にチップ７−２３０の上面が突出す
るように受け口７−２２５の深さを定めることにより達
成される。曲げの大きさ（０．００５インチ乃至０．０
０７インチ（０．０１３cm乃至０．０１８cm））は例え
ば、信頼性の高い接続形成を保証するべく接触部先端位
置の正規分布の標準偏差の数倍である。リードフレーム
・ストリップ５−１２５の縁５−１１０はカバー７−１
２０により棚７−１１２の上に押付けられ、従って接触
部先端５−１２２はリードのばね定数によりパッドに押
付けられる。[0049] Bonding the final bonding step (lead frame fixture assembly of FIG and step V in FIG. 1 2, bonding, degradation) assembly against is shown in an exploded view in FIG. The retainer 7-110, which is outlined in this figure, holds 14 chips in the correct spacing, but only two receptacles 7-225 for that purpose are shown. The chip 7-230 is placed on the socket 7-225, and the lead frame is placed on the chip.
Lead frame 5 which is part of strip 5-125
A finger contact 5-122 in -100 is placed.
Details of the lead frame will be described later. Cover 7-12
0 is the edge 5-1 of the leadframe strip 5-125
Push 10 from above, this edge rests on the shelf 7-112 to position the outer part of the strip such that the contact tips are slightly bent. This bending is done to compensate for the unavoidable variations in the position of the contact tip during the manufacturing process so that reliable contact is guaranteed during the bonding process. Bending is the same size as the shelf 7-1.
This is achieved by determining the depth of the receiving port 7-225 so that the upper surface of the chip 7-230 projects above the upper surface of 12. Bending size (0.005 inch to 0.0
07 inches (0.013 cm to 0.018 cm) is, for example, several times the standard deviation of the normal distribution of the contact tip position to ensure reliable connection formation. The edge 5-110 of the leadframe strip 5-125 is a cover 7-1.
It is pressed by 20 onto the shelf 7-112 and thus the contact tip 5-122 is pressed against the pad by the spring constant of the reed.

【００５０】本発明に於て使用される一つの典型的なリ
ードフレームが図５に示されており、この図５に於ては
単独のリードフレームの半分が示されている。個々のリ
ードフレームは、標準的な従来の工程で用いられる適当
な熱的特性を有する高価な合金とは対照的に、安価な銅
合金等の金属のリボンから型押しされる。本明細書に於
ては、リードフレームは従来技術（比較的厚いフレーム
が薄いワイヤによりチップに接続され、従って従来の電
気接続は組成のみならず寸法及び形状を変化させる）よ
り区別すべく“冶金学的に連続的”であると呼ばれる。
はんだを使用することはリードフレームが冶金学的に連
続的であるか否かには影響しない。リボンの一方の側の
ストリップ５−１１０はそれに沿って実際のリードを担
持する役割をする。リード５−１２０はソケットへの差
込み又は表面取付けに適した形状の外端５−１２３と、
ダイへの取付けのための内側部分５−１２１とを有す
る。二つの部分は、ボンディング工程の後で互いに切断
されるセグメント５−１２４により接続されている。孔
５−１１２がリードフレームを位置決めする際の基準点
を与えるべく設けられている。各リードセグメント５−
１２０の端部には、標準寸法の平らな接触領域を形成す
るべくリードが四分円に曲げられる（又は平衡な接触部
分を形成するべく二度折り曲げられる）領域５−１２２
が存在する。異なる長さを有する異なるリードセグメン
ト５−１２０の各々は、はんだ付け工程に於て正しい整
列を与えるべく接触領域５−１２２がダイの上の対応す
るパッドに均等に押付けられるように実質的に同一のば
ね定数を与えるよう形成されている。リード５−１２０
はリードフレームリボンの製造に於て先の工程ではんだ
でスズめっきされている。One typical leadframe used in the present invention is shown in FIG. 5, where half of a single leadframe is shown. The individual leadframes are embossed from a ribbon of metal, such as an inexpensive copper alloy, as opposed to expensive alloys with suitable thermal properties used in standard conventional processes. For purposes of this specification, leadframes are "metallurgical" to distinguish them from the prior art (relatively thick frames are connected to the chip by thin wires, thus conventional electrical connections change size and shape as well as composition). It is called "logically continuous".
The use of solder does not affect whether the leadframe is metallurgically continuous. The strip 5-110 on one side of the ribbon serves to carry the actual leads along it. The lead 5-120 has an outer end 5-123 having a shape suitable for insertion into a socket or surface mounting,
Inner part 5-121 for attachment to the die. The two parts are connected by a segment 5-124 which is cut off from each other after the bonding process. Holes 5-112 are provided to provide a reference point for positioning the leadframe. Each lead segment 5-
At the end of 120, area 5-122 where the leads are bent into quadrants to form a standard size flat contact area (or folded twice to form a balanced contact area).
Exists. Each of the different lead segments 5-120 having different lengths are substantially identical such that the contact areas 5-122 are evenly pressed against corresponding pads on the die to provide correct alignment during the soldering process. Is formed to give a spring constant of. Lead 5-120
Has been tin-plated with solder in the previous process in the manufacture of leadframe ribbons.

【００５１】ダイの接触パッド３４２及びリードの接触
部先端５−１２２は何れもスズめっきされており、また
加熱される準備が整っている。ボンディングは気相リフ
ローはんだ付け技術又は可溶合金をリフローさせるべく
材料を加熱する他の手段により行われる。これらの代替
的技術は赤外線加熱、コンベヤオーブン、高温ガス加熱
又はレーザ加熱を含んでいる。気相リフローでは、はん
だ付け温度よりも沸点が高い液体、例えばフロゥリナー
ト（Ｆlourinert ）ＦＣ−７１のような液体がその沸点
に保たれている。はんだ付け用保持器７−１１０及び７
−１２０は、整列して保たれているチップ及びリードフ
レームを内包した状態で、沸点に於ける蒸気で満たされ
ているコンテナ又はオーブンに挿入され、またそこに、
はんだが溶融してボンドを形成するべく流動するまで保
たれる。加熱サイクルの典型的な時間は５乃至１５秒で
ある。この沸点は典型的に２２５℃以上、但し３００℃
以下である。対照的に、現在のワイヤボンディング及び
ダイ取付工程は４６０℃までの温度で実行され、また個
々に実行される。加熱サイクルの時間を短縮するため、
ボンディング取付具は小さい質量と、はんだ継目の周り
の蒸気の自由な流れを許す多くの開口とを有していなけ
ればならない。保持器７−１１０及び７−１２０は、図
面の複雑さを減ずるため、解図的に示されている。Both the die contact pad 342 and the lead contact tip 5-122 are tin-plated and ready to be heated. Bonding is done by vapor phase reflow soldering techniques or other means of heating the material to reflow the fusible alloy. These alternative techniques include infrared heating, conveyor ovens, hot gas heating or laser heating. In the vapor phase reflow, a liquid having a boiling point higher than the soldering temperature, for example, a liquid such as Fluorinert FC-71 is kept at the boiling point. Soldering cage 7-110 and 7
-120 is inserted into a container or oven filled with steam at boiling point, with the chips and leadframe held in alignment, and there
Hold until the solder melts and flows to form a bond. A typical heating cycle time is 5 to 15 seconds. This boiling point is typically 225 ° C or higher, but 300 ° C
It is the following. In contrast, current wire bonding and die attach processes are performed at temperatures up to 460 ° C. and individually. To reduce the heating cycle time,
The bond fixture should have a low mass and many openings to allow free flow of vapor around the solder seam. The retainers 7-110 and 7-120 are shown diagrammatically to reduce the complexity of the drawing.

【００５２】リードの先端５−１２１の全てが一つのシ
ステムに使用されることは必ずしも必要ではない。不必
要なリードが存在し、標準的リードフレームを使用する
ことが望ましい場合には、余分のリード先端５−１２２
は標準的接触部列３４０の中のダミーの接触部に接続さ
れてよく、またただ単にポリイミド３２０上に載置され
た状態であってもよい。It is not necessary that all of the lead tips 5-121 be used in one system. If unnecessary leads are present and it is desirable to use a standard leadframe, the extra lead tips 5-122
May be connected to dummy contacts in the standard contact row 340, or simply placed on the polyimide 320.

【００５３】本発明の重要な経済的利点は、リードが全
て同時にはんだ付けされることである。このことは、リ
ードが一つずつボンドされなければならないワイヤボン
ディング技術と対照的である。２８ピン・チップに対す
るはんだ付け工程の時間が１６ピン・チップに対する時
間よりも長くかからない。An important economic advantage of the present invention is that the leads are all soldered at the same time. This is in contrast to wire bonding techniques where leads must be bonded one at a time. The soldering process time for 28-pin chips does not take longer than for 16-pin chips.

【００５４】モールド ボンディング工程の後に、（図１中の工程ＶII）、１４
個のチップを取付けられたリードフレーム５−１００
が、その周りにプラスチックをモールドしてチップのカ
プセル封じ及び保護を行うべく、トランスファ成形機又
は射出成形機内へ置かれる。モールディング工程は通常
の技術及び装置を使用して行われる。リードフレームと
接触パッドとの間の広い接触領域が標準的に使用されて
いるワイヤボンディング技術に比較して非常に丈夫であ
り、従って取り扱いの間の損傷によるチップの不良発生
率が遥かに小さく、またチップが、公知のボンディング
の場合に比べて、大きな速度で、また細心さを必要とせ
ずに、動かされ得ることは本発明の有利な特徴である。
リードが工程中チップから熱を導き去ることも本発明の
有利な特徴である。After the mold bonding step (step VII in FIG. 1), 14
Lead frame with 5 chips attached 5-100
Is placed in a transfer or injection molding machine to mold the plastic around it to encapsulate and protect the chip. The molding process is performed using conventional techniques and equipment. The large contact area between the leadframe and the contact pad is very robust compared to the standard wire bonding technology used, thus the chip failure rate due to damage during handling is much smaller, It is also an advantageous feature of the invention that the chip can be moved at a greater speed and without the need for meticulousness than in the known bonding case.
It is also an advantageous feature of the invention that the leads conduct heat away from the chip during processing.

【００５５】カプセル封じされた（まだリードフレーム
内にある）ダイが成形機から取出された後、図２のラベ
リング工程が選択的に実行される。ダイの識別は最初に
探針検査の間に、個々のダイに対するデータが測定され
た時に現われた。その識別はウェーハ、テープ・フレー
ム及びリードフレーム上のラベルにより保存されてお
り、計算機は必要であればダイの識別をリードフレーム
上に記録するべく更新される。各チップはレーザ焼印工
程又は他の好都合な技術により識別ラベル、検査結果な
どを付けられ得る。After the encapsulated die (still in the leadframe) is removed from the molding machine, the labeling process of FIG. 2 is optionally performed. Die identification first appeared during probe testing, when the data for an individual die was measured. The identification is stored by the label on the wafer, tape frame and leadframe, and the computer is updated to record the die identification on the leadframe if necessary. Each chip can be labeled with an identification label, test results, etc. by a laser marking process or other convenient technique.

【００５６】余分なプラスチックをリードから取除く
“デジャンク（dejunk）”工程もこの時に実行される。A "dejunk" step to remove excess plastic from the leads is also performed at this time.

【００５７】トリム／成形 次に図１の工程ＶIII で、チップとリードフレームとの
複合体がリボンから分離され、またリードを正しい整列
状態に維持する役割をした間隔セグメント５−１２４が
切断される。もしリボンが銅又は銅合金のシートから形
成されていれば、連結部５−１２４を切断する必要があ
り、さもなければリード全部が一度にショートしてしま
う。もしリボンの他の形態として、部分５−１１０及び
リード５−１２０を支えるべくプラスチック裏当てが用
いられており、その上にめっきされた銅リードが形成さ
れているリボンが使用されるならば、セグメント５−１
２４をプラスチック内に保持することは容易であり、ま
たリードを分離することは必要とされない。 Trim / Mold Next, in step VIII of FIG. 1, the chip and leadframe composite is separated from the ribbon and the spacing segments 5-124, which served to maintain the leads in proper alignment, are cut. . If the ribbon is formed from a sheet of copper or copper alloy, it is necessary to cut the connection 5-124, otherwise all the leads will short out at once. If another form of ribbon is used, where a plastic backing is used to support section 5-110 and leads 5-120, and a ribbon with plated copper leads formed thereon is used, Segment 5-1
It is easy to keep 24 in plastic and no separate leads are required.

【００５８】個別部品の取付 次に図８及び図９を参照すると、標準的パッド配置を使
用するダイの変形例が示されている。図３及び図４の標
準的パッド列は、単一のリードフレームが全寸法範囲の
チップに対して使用され得るように、非常に小さなチッ
プにうまく嵌まるような寸法の方形輪郭を有するもので
あった。しかし、他の技術的又は経済的観点から、他の
パッド列（尚も多数の集積回路に対して共通であってよ
い）が容認されてもよい。 Individual Component Attachment Referring now to FIGS. 8 and 9, a variation of the die using standard pad placement is shown. The standard pad row of FIGS. 3 and 4 has a square contour dimensioned to fit a very small chip so that a single leadframe can be used for chips of the full size range. there were. However, other pad rows (which may still be common to multiple integrated circuits) may be acceptable from other technical or economic perspectives.

【００５９】例えば、図８に示されるダイは、前記のよ
うに同一の基板３１０及びポリイミド層３２０を有する
が、パッド列がチップの外側へ向けて設けられたそれぞ
れ例えば８パッドを有する二つの列３５０を含んでい
る。中央は空いており、回路内の種々の点（その一つは
リードとの接触を形成するべく一方の列に配置されてい
る接続路３５２である）へ電源電圧を分配するバス３５
３のための場所が存在する。薄いワイヤを使用する公知
の技術と比較して、バス３５３はかなり低い抵抗及びイ
ンダクタンスを有する。同様に、バス３５４はパッド３
５１と接触し、ダイの周りに接地端子を分配する。For example, the die shown in FIG. 8 has the same substrate 310 and polyimide layer 320 as described above, but with two rows of pad rows each having, for example, eight pads provided toward the outside of the chip. Includes 350. A bus 35 that is empty in the center and distributes the power supply voltage to various points in the circuit, one of which is a connection 352 arranged in one row to make contact with the lead.
There is a place for 3. Bus 353 has a much lower resistance and inductance as compared to known techniques using thin wires. Similarly, bus 354 is pad 3
Contact 51 and distribute the ground terminal around the die.

【００６０】強固なポリイミド層３２０により得られる
利点として、能動的又は受動的な個別のデバイスが層３
２０の上に置かれて、接続路もしくは標準的パッドを介
して回路に接続され得る。図８には、デバイス３６８が
接続路３７０及び３６９に接続されているものとして示
されている。デバイスは（従来の集積回路技術では達成
困難な）高い抵抗値を有する厚膜抵抗器であってよい。
デバイスは選択的に通常の表面取付デバイス・パッケー
ジングを有する独立に形成されたデバイスであってもよ
い。例として抵抗器、インダクタ、キャパシタがある。The advantage provided by the robust polyimide layer 320 is that active or passive discrete devices can be layer 3
It can be placed on top of 20 and connected to the circuit via connection paths or standard pads. Device 368 is shown in FIG. 8 as being connected to connections 370 and 369. The device may be a thick film resistor having a high resistance value (which is difficult to achieve with conventional integrated circuit technology).
The device may optionally be an independently formed device with conventional surface mount device packaging. Examples are resistors, inductors and capacitors.

【００６１】キャパシタの一つの有用な例がユニット３
５５として示されている。これは位置３６７及びストラ
ップ３６６との導電性接着により電源と接地との間に接
続されている電荷保存キャパシタである。このようなキ
ャパシタは通常、回路がスイッチされる時に安定な供給
電圧を維持するべく集積回路ソケットに取付けられてい
る。チップと共にキャパシタを含んでいることの経済的
な利点は明らかである。ユニット３５５のようなデバイ
スはもちろん回路内の任意の点に接続されていてよい。One useful example of a capacitor is Unit 3
Shown as 55. This is a charge storage capacitor that is connected between the power supply and ground by a conductive bond with location 367 and strap 366. Such capacitors are typically mounted in integrated circuit sockets to maintain a stable supply voltage when the circuit is switched. The economic advantages of including capacitors with the chip are clear. Devices such as unit 355 may of course be connected to any point in the circuit.

【００６２】大きな関心を持たれる一つの変形例に於て
は、同一の基板上に製作するのが困難な光学的又は他の
要素が独立した分離デバイスとして使用され得る。例え
ば、デバイス３５５はガリウム−ヒ素基板を用いる固体
レーザであってよく、またダイ３１０は通常のシリコン
集積回路であってよい。その場合、他の光学的デバイス
との通信のために光ファイバが含まれる。In one variation of great interest, optical or other elements that are difficult to fabricate on the same substrate can be used as independent isolation devices. For example, device 355 may be a solid state laser using a gallium-arsenide substrate and die 310 may be a conventional silicon integrated circuit. In that case, an optical fiber is included for communication with other optical devices.

【００６３】容易に実現され得る他のデバイスは、固定
要素もしくはカプセル封じプラスチックに形成されたア
クセス孔を通じて調節可能な可変要素を有するＲＣタイ
ミング回路網、又は熱を拡散させるのにデバイス３５５
の領域を用いるパワートランジスタである。熱溜めもま
た、直接に層３２０に、又は基板３１０の大電力部分か
らの低インピーダンス熱伝導路を与える接続路に取付け
られ得る。Other devices that may be readily implemented are RC timing networks with adjustable elements adjustable through fixed elements or access holes formed in the encapsulating plastic, or device 355 for spreading heat.
It is a power transistor using the region of. A heat sink may also be attached directly to layer 320 or to a connection that provides a low impedance heat transfer path from the high power portion of substrate 310.

【００６４】これらの他のデバイスは任意の好都合な仕
方で取付けられ得る。それらはリードフレームのはんだ
付けの前又は後に接着により取付けられ得る（又はそれ
らがはんだ付けされ、リードフレームが接着により取付
けられ得る）。あるいは、接着剤によるボンディングに
先立ってリードフレームを所定の位置に保って、リード
フレーム及び個別デバイスのはんだ付け又は接着が同時
に行われ得る。These other devices may be mounted in any convenient way. They may be adhesively attached before or after the leadframes are soldered (or they may be soldered and the leadframes may be adhesively attached). Alternatively, the leadframe and individual devices may be soldered or bonded simultaneously, with the leadframe held in place prior to bonding with the adhesive.

【００６５】図９には、在庫をかなり低減し得る本発明
の他の変形例が示されている。この場合、前記のように
基板３１０とポリイミド層３２０と表面パッドとを有す
る第一のチップ３００′と、基板３１０′とポリイミド
層３２０′と層３２０上の接触部の列３８２とに対応す
る接触部の列３８２′とを含む第二のチップ３８０とを
含んでいる二チップ組立体が存在する。FIG. 9 shows another variant of the invention which can considerably reduce the inventory. In this case, the contact corresponding to the first chip 300 'having the substrate 310, the polyimide layer 320 and the surface pad as described above, and the row of contacts 382 on the substrate 310', the polyimide layer 320 'and the layer 320. There is a two-chip assembly including a second chip 380 including a row of parts 382 '.

【００６６】代替的なＵ字形の接触部の列３５０′が示
されており、これはチップ３８０に対して層３２０の半
分を自由にするという利点を有する。チップ３００′の
半分の上にリードを全て配置するためには、リードのば
ね定数に若干の変動を許すことが必要であろう。An alternative U-shaped row of contacts 350 'is shown, which has the advantage of freeing half of the layers 320 to the chip 380. In order to place all the leads on half of the chip 300 ', it would be necessary to allow some variation in the spring constant of the leads.

【００６７】接触部３５０′と接触部３８２との間に電
力供給及び接地のための幾つかの接続のみが示されてい
る。チップ３８０はもちろん入力／出力のためにリード
に直接に接続し得る。図示されている例では、チップ３
８０は、電力供給及び接地のみを必要とし、また接触部
の列３８２内の接続路を通じて又はリード３７３のよう
な表面リードを通じて大きい方のチップとのみ通信する
ＲＯＭである。Only some connections for power supply and ground are shown between contact 350 'and contact 382. The chip 380 can of course be connected directly to the leads for input / output. In the example shown, chip 3
80 is a ROM that only requires power and ground and that communicates only with the larger chip through the vias in the contact row 382 or through surface leads such as leads 373.

【００６８】大きな商業的関心を持たれる一つの特定の
応用は、ＲＯＭの追加により注文仕様化されるシングル
チップ・マイクロコンピュータのような多重目的チップ
の応用である。もしＲＯＭがマスク・オプションであれ
ば、歩留りの変動又は短納期の注文を許容すべく注文仕
様マイクロコンピュータの備蓄供給が必要であり、また
メーカは一つの注文に対してのみ有用なチップの在庫を
維持しなければならない。しかし、図９の実施例では、
各注文に対する在庫はマイクロコンピュータよりも遥か
に安価なＲＯＭのみでよい。メーカーはもちろん全ての
注文の要求を満すのに十分な単一のマイクロコンピュー
タの備蓄を維持する。統計の法則から在庫の全費用が中
央備蓄によれば少なくて済むことは明らかである。One particular application of great commercial interest is the application of multipurpose chips, such as single chip microcomputers, which are customized with the addition of ROM. If the ROM is a mask option, a stockpile of custom-made microcomputers is needed to allow for yield fluctuations or short-term orders, and the manufacturer has a stock of useful chips for only one order. Must be maintained. However, in the embodiment of FIG.
The stock for each order is only the ROM, which is much cheaper than the microcomputer. The manufacturer, of course, maintains a stockpile of a single microcomputer sufficient to meet the demands of all orders. It is clear from the law of statistics that the total cost of inventory can be kept low by the central stockpile.

【００６９】二チップ・システムの変形例では、主チッ
プ３０２は入力コントローラのような一般化されたシス
テムであり、また第二のチップ３８０は特定の応用に対
して各々注文仕様化された多くの代替的チップの一つで
ある。例えば、主チップ３００′は５ボルト論理チップ
であってよく、また第二のチップ３８０はモデム又はコ
ーダのような電話インタフェース内の電話回路網の高電
圧に耐えるように設計されていてよい。In a two-chip system variant, the main chip 302 is a generalized system such as an input controller, and the second chip 380 is a number of ones each customized for a particular application. It is one of the alternative chips. For example, main chip 300 'may be a 5 volt logic chip and second chip 380 may be designed to withstand the high voltage of the telephone network in a telephone interface such as a modem or coder.

【００７０】プラグ・コンパチブル・システム用の種々
のメーカーのコンピュータへのインタフェースのような
第二のチップの多くの他の応用、又は並列出力又は直列
出力のような多数の標準的論理機能の一つの実現は当業
者に明らかである。Many other applications of the second chip, such as interfaces to computers of various manufacturers for plug-compatible systems, or one of many standard logic functions such as parallel output or serial output. Implementation will be apparent to those skilled in the art.

【００７１】チップ３８０を取付けるための一つの好都
合な方法は、信頼性の高い接触を形成するべく十分な量
の高温はんだでパッド３８２′を形成し、そのボンドを
リードのボンディング以前により低いほうの温度でリフ
ローさせる方法である。他の方法は整列してチップ３８
０を接着により取付け、両方の接触部の組を同時にはん
だ付けする方法である。One convenient way to attach the chip 380 is to form the pad 382 'with a sufficient amount of high temperature solder to form a reliable contact, the bond of which is lower prior to lead bonding. This is a method of reflowing at temperature. The other method is to align the tip 38
This is a method in which 0 is attached by adhesion and both sets of contact portions are soldered at the same time.

【００７２】当業者は本明細書の開示内容に照らし本発
明の更に他の種々の実施例を容易に考えることができ
る。特に本発明は接触パッドの特定の形状に限定される
ものではなく、正方形又は長方形の列が使用されてよ
く、またＵ字形列、線の列、不規則な形状が使用されて
もよい。Those skilled in the art can easily think of various other embodiments of the present invention in view of the disclosure content of the present specification. In particular, the present invention is not limited to a particular shape of the contact pad, square or rectangular rows may be used, and U-shaped rows, line rows, irregular shapes may be used.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を採用したシステムに於ける工程の流れ
を示すブロック図。FIG. 1 is a block diagram showing a flow of steps in a system adopting the present invention.

【図２】図１中の工程を一層詳細に示すブロック図。FIG. 2 is a block diagram showing the steps in FIG. 1 in more detail.

【図３】本発明で用いられるチップの一つの形態を示す
斜視図。FIG. 3 is a perspective view showing one form of a chip used in the present invention.

【図４】本発明で用いられるチップの他の形態を示す斜
視図。FIG. 4 is a perspective view showing another form of the chip used in the present invention.

【図５】リードフレームの一部分を示す斜視図。FIG. 5 is a perspective view showing a part of a lead frame.

【図６】本発明で使用するのに適した集積回路チップの
断面図。FIG. 6 is a cross-sectional view of an integrated circuit chip suitable for use in the present invention.

【図７】ボンディング工程の間にリードフレーム及びダ
イを保持するのに用いられる保持器を示す分解斜視図。FIG. 7 is an exploded perspective view showing a holder used to hold a lead frame and a die during a bonding process.

【図８】チップに形成される接触部の列の他の形態を示
す斜視図。FIG. 8 is a perspective view showing another form of a row of contact portions formed on the chip.

【図９】チップに形成される接触部の列の更に他の形態
を示す斜視図。FIG. 9 is a perspective view showing still another form of a row of contact portions formed on the chip.

【符号の説明】[Explanation of symbols]

３００、３００′…集積回路 ３０４…下側接触領域 ３０５…接続路 ３０６…上側接触領域 ３２０…誘電体層 ３２６…リード ３４０…接触パッドの列 ３４２…接触パッド ５−１１０…リードフレーム ５−１２０…リード ５−１２２…リードの先端 ６−１００…シリコン基板 ６−０５…接触パッド ６−１０…酸化物 ６−２０…窒化物層 ６−４５…開口 ６−５０…ポリイミド層 300, 300 '... Integrated circuit 304 ... Lower contact area 305 ... Connection path 306 ... Upper contact area 320 ... Dielectric layer 326 ... Lead 340 ... Contact pad row 342 ... Contact pad 5-110 ... Lead frame 5-120 ... Lead 5-122 ... Tip of lead 6-100 ... Silicon substrate 6-05 ... Contact pad 6-10 ... Oxide 6-20 ... Nitride layer 6-45 ... Opening 6-50 ... Polyimide layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボンド，ロバート・エイチ 〒75075 アメリカ合衆国テキサス州、カ ーロールトン、クリアクリーク 1823 (72)発明者 オラ，マイケル・エイ 〒75028 アメリカ合衆国テキサス州、フ ラワー・マウンド、スプリング・メドウ・ レーン 3520 (72)発明者 カプルズ，ジェリー・エス 〒75007 アメリカ合衆国テキサス州、カ ーロールトン、ステートラー・ドライヴ 2025 (72)発明者 ツィトフスキー，イリア・エル 〒75234 アメリカ合衆国テキサス州、フ ァーマーズ・ブランチ、ゴルフィング・グ リーン・ドライヴ 2806 (72)発明者 モズドゼン，バーバラ・アール 〒75007 アメリカ合衆国テキサス州、カ ーロールトン、キャスティル・ドライヴ 1910 (72)発明者 ヘルド，チャールズ・エフ 〒76056 アメリカ合衆国テキサス州、 ザ・コロニー、ボックス 8812、クローフ ォード 4721 (72)発明者 ウイルソン，リンダ・エス 〒76258 アメリカ合衆国テキサス州、パ イロット・ポイント、ボックス 24ビー、 ルート １ (72)発明者 グーイェン，イェン・ティ 〒75051 アメリカ合衆国テキサス州、グ ランド・プレイリー、ウエスト・ウォリア ー・トレイル 646 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Bond, Robert H. 1823 Clear Creek, Carrollton, Texas, 75075 United States of America 1823 (72) Inventor Ola, Michael A. Frawer Mound, Texas, 75028, United States Spring Meadow Lane 3520 (72) Inventor Couples, Jerry S. 2025 (72) Stater Drive, Carrollton, Texas, USA 7507 Inventor Zitowsky, Ilia El Farmers Branch, Texas 75234, USA , Golfing Green Drive 2806 (72) Inventor Mozdozen, Barbara Earl Carrollton, Texas, 75007 United States of America , Castile Drive 1910 (72) Inventor Held, Charles Eff, The Colony, Box 8812, Texas, Texas, USA 76056 4721 (72) Inventor Wilson, Linda Es, Pilot, Texas 76258, USA Point, Box 24 Bee, Route 1 (72) Inventor Guyen, Yen Tee West Warrior Trail 646, Grand Prairie, Texas 75051 USA

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】或る基板長さ及び幅を有する半導体基板
と、複数個の層として前記基板上に形成された複数個の
電気デバイスより形成された少なくとも一つの電気回路
と、前記電気回路内の前記電気デバイスを接続する導電
性回路網と、前記電気回路の内外へ電気信号を通す第一
の入出力接触部の列と、を含む集積回路にして、 誘電体層が前記第一の入出力接触部の列を除く前記集積
回路の上面の上に延在しており、前記誘電体層は前記の
少なくとも一つの電気回路及び前記導電性回路網を覆っ
ており、前記誘電体層は周縁領域と該周縁領域より内側
の内部領域とを有しており、 導電性取付部を形成するよう構成された表面層を有する
第二の入出力接触部が前記内部領域内にて前記誘電体層
上に或る予め定められたパターンにて配置されており、 前記第一の入出力接触部の列と前記第二の入出力接触部
の列とを接続する第二の導電性回路網が前記誘電体層上
に配置されていることを特徴とする集積回路。1. A semiconductor substrate having a certain substrate length and width, at least one electric circuit formed by a plurality of electric devices formed on the substrate as a plurality of layers, and an electric circuit in the electric circuit. A conductive network for connecting the electrical devices, and a first row of input / output contacts for passing electrical signals in and out of the electrical circuit, the dielectric layer comprising the first input. Extending over the upper surface of the integrated circuit except for the rows of output contacts, the dielectric layer covering the at least one electrical circuit and the conductive network, the dielectric layer being a peripheral edge. A second input / output contact having a region and an inner region inside the peripheral region, the second input / output contact having a surface layer configured to form a conductive mount; and the dielectric layer in the inner region. Are arranged in a predetermined pattern above A second conductive network connecting the first row of input / output contacts and the second row of input / output contacts is disposed on the dielectric layer. circuit. 【請求項２】特許請求の範囲第１項記載の集積回路にし
て、前記第二の入出力接触部の列は前記半導体基盤の基
盤長さ及び幅より各々短い長さ及び幅を有する接触パッ
ドの列を有しており、前記接触パッドの列は数種の集積
回路に対し使用され得る一つの標準リードフレームの接
触部の列のパターンに適合するよう構成されていること
を特徴とする集積回路。2. The integrated circuit according to claim 1, wherein the second row of input / output contacts has a length and a width that are shorter than the base length and width of the semiconductor substrate, respectively. An array of contact pads, the array of contact pads being configured to match the pattern of contact rows of one standard leadframe that may be used for several integrated circuits. circuit. 【請求項３】特許請求の範囲第２項記載の集積回路にし
て、前記接触パッドの列は長方形に配列されていること
を特徴とする集積回路。3. The integrated circuit according to claim 2, wherein the rows of contact pads are arranged in a rectangular shape. 【請求項４】特許請求の範囲第２項記載の集積回路にし
て、前記接触パッドの列は少なくとも二つの平行な接触
部の列を有することを特徴とする集積回路。4. An integrated circuit according to claim 2, characterized in that the row of contact pads comprises at least two rows of parallel contacts. 【請求項５】特許請求の範囲第２項記載の集積回路にし
て、前記接触パッドの列はＵ字型に配列されていること
を特徴とする集積回路。5. The integrated circuit according to claim 2, wherein the contact pads are arranged in a U shape. 【請求項６】特許請求の範囲第２項記載の集積回路にし
て、前記第二の入出力接触部の列はハンダにより鍍金さ
れており、従って前記の導電性取付部を形成するよう構
成された表面層はハンダの層であることを特徴とする集
積回路。6. An integrated circuit as claimed in claim 2 in which the second row of input / output contacts is plated with solder and is thus configured to form the conductive mount. The integrated circuit characterized in that the surface layer is a layer of solder. 【請求項７】或る基板長さ及び幅を有する半導体基板
と、複数個の層として前記基板上に形成された複数個の
電気デバイスより形成された少なくとも一つの電気回路
と、前記電気回路内の前記電気デバイスを接続する導電
性回路網と、前記電気回路の内外へ電気信号を通す第一
の入出力接触部の列と、を含む集積回路にして、 誘電体層が前記第一の入出力接触部の列を除く前記集積
回路の上面の上に延在しており、前記誘電体層は前記の
少なくとも一つの電気回路及び前記導電性回路網を覆っ
ており、前記誘電体層は周縁領域と該周縁領域より内側
の内部領域とを有しており、 導電性取付部を形成するよう構成された表面層を有する
第二の入出力接触部が前記内部領域内にて前記誘電体層
上に或る予め定められたパターンにて配置されており、 前記第一の入出力接触部の列と前記第二の入出力接触部
の列とを接続する第二の導電性回路網が前記誘電体層上
に配置されており、 前記第二の入出力接触部の列は前記半導体基盤の基盤長
さ及び幅より各々短い長さ及び幅を有する接触パッドの
列を有しており、前記接触パッドの列は数種の集積回路
に対し使用され得る一つの標準リードフレームの接触部
の列のパターンに適合するよう構成されており、 冶金学的に連続な導電性の材料より形成される複数個の
リードが前記第二の入出力接触部の列の少なくとも一部
に接続されていることを特徴とする集積回路。7. A semiconductor substrate having a certain substrate length and width, at least one electric circuit formed of a plurality of electric devices formed on the substrate as a plurality of layers, and an electric circuit in the electric circuit. A conductive network for connecting the electrical devices, and a first row of input / output contacts for passing electrical signals in and out of the electrical circuit, the dielectric layer comprising the first input. Extending over the upper surface of the integrated circuit except for the rows of output contacts, the dielectric layer covering the at least one electrical circuit and the conductive network, the dielectric layer being a peripheral edge. A second input / output contact having a region and an inner region inside the peripheral region, the second input / output contact having a surface layer configured to form a conductive mount; and the dielectric layer in the inner region. Are arranged in a predetermined pattern above A second conductive network connecting the first row of input / output contacts and the second row of input / output contacts is disposed on the dielectric layer; The rows of output contacts have rows of contact pads each having a length and width less than a substrate length and width of the semiconductor substrate, the rows of contact pads may be used for several integrated circuits. A plurality of leads formed of a metallurgically continuous electrically conductive material are configured to match the pattern of the contact rows of one standard lead frame, and the plurality of leads of the second input / output contact section are formed. An integrated circuit characterized by being connected to at least a part of the.
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