JPH0719228B2 - Buffer memory device - Google Patents
Buffer memory deviceInfo
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- JPH0719228B2 JPH0719228B2 JP63244097A JP24409788A JPH0719228B2 JP H0719228 B2 JPH0719228 B2 JP H0719228B2 JP 63244097 A JP63244097 A JP 63244097A JP 24409788 A JP24409788 A JP 24409788A JP H0719228 B2 JPH0719228 B2 JP H0719228B2
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- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バッファメモリ装置に関し、特に、主記憶装
置の記憶内容の写しをブロック単位で保持するバッファ
メモリの読出しデータにエラーが発生したときの処理に
関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buffer memory device, and more particularly, when an error occurs in read data of a buffer memory that holds a copy of the storage contents of a main storage device in block units. Regarding the processing of.
従来の装置は、特開昭60−235262号公報に記載されてい
るように、1つのエラーレベルレジスタで1ブロックデ
ータのみを無効化していた。In the conventional device, as described in JP-A-60-235262, only one block data is invalidated by one error level register.
上記従来技術は、バッファメモリデータ部からの読出し
データ或いはディレクトリ部からの読出しアドレス情報
に複数個のエラーが検出された場合について配慮がされ
ておらず、N(N=1,2,3・・・)個のブロックデータ
を無効化するにはN個のエラーレベルレジスタを必要と
するという問題があった。The above prior art does not consider the case where a plurality of errors are detected in the read data from the buffer memory data section or the read address information from the directory section, and N (N = 1,2,3 ... There is a problem that N error level registers are required to invalidate () block data.
本発明の目的は、このような従来の課題を解決し、ディ
レクトリ部またはバッファメモリデータ部の障害に関
し、少ないハードウェア資源を利用して、複数の障害発
生箇所を同時に、複数のブロック(1個からバッファメ
モリデータ部に格納し得る最大ブロック数まで)を必要
に応じて使用禁止状態とすることができ、それによりバ
ッファメモリデータ部およびディレクトリ部の領域を可
変的にかつ有効的に使用できるバッファメモリ装置を提
供することにある。An object of the present invention is to solve such a conventional problem and to solve a failure of a directory section or a buffer memory data section by using a small number of hardware resources and simultaneously finding a plurality of failure occurrence points in a plurality of blocks (one block). To the maximum number of blocks that can be stored in the buffer memory data section) can be disabled as necessary, and the buffer memory data section and directory section areas can be variably and effectively used. It is to provide a memory device.
本発明は、主記憶装置の記憶内容の写しが1ブロック単
位で格納される複数レベルのバッファメモリデータ部
と、このバッファメモリデータ部とレベル対応で設けら
れ同バッファメモリデータ部に格納されるブロック情報
に対応するブロックアドレスがアドレス情報としてブロ
ック単位で登録される複数レベルのディレクトリ部とを
持ち、メモリアドレス中のカラムアドレスで上記ディレ
クトリ部を索引することによりディレクトリ検索が行わ
れるバッファメモリ装置に適用される。The present invention relates to a buffer memory data section of a plurality of levels in which a copy of the storage content of a main storage device is stored in block units, and a block provided corresponding to the level of the buffer memory data section and stored in the buffer memory data section. It is applied to a buffer memory device in which a block address corresponding to information has a directory part of a plurality of levels registered in block units as address information, and a directory search is performed by indexing the directory part with a column address in a memory address. To be done.
本発明では、上記バッファメモリ装置は、ディレクトリ
検索の対象となるアドレス情報のエラーの有無およびバ
ッファメモリデータ部から取出されるブロック情報のデ
ータエラーの有無を検出するエラー検出手段と、エラー
が検出されたとき誤りレベル情報を格納するための分割
されたエラーレベルレジスタ、その分割されたレジスタ
それぞれに対する有効性を示す強制デグラ指示フラグ
と、ディレクトリ索引のためのメモリアドレス中カラム
アドレスとエラーレベルレジスタとの比較回路を内蔵し
た制御回路を持つ。According to the present invention, the buffer memory device includes an error detecting unit for detecting whether or not there is an error in the address information that is the target of the directory search and the presence or absence of a data error in the block information extracted from the buffer memory data section, and an error detecting unit. Of the divided error level registers for storing the error level information, the compulsory signal indicator flag indicating the effectiveness of each of the divided registers, the column address in the memory address for the directory index, and the error level register. It has a control circuit with a built-in comparison circuit.
エラー検出手段により検索されたエラー結果に応じ、エ
ラーレベルレジスタには無効化したいブロックのアドレ
スが格納される。The address of the block to be invalidated is stored in the error level register according to the error result retrieved by the error detecting means.
本発明では、ディレクトリ部,バッファメモリデータ部
に1箇所以上のエラーが検出されたとき分割されたエラ
ーレベルレジスタ対応にもつ比較回路の比較結果の一部
あるいは全部を、有効性を示す強制デグラ指示フラグで
無視することにより、複数箇所のエラーを同時に無効化
することを可能とする。According to the present invention, when an error is detected at one or more locations in the directory portion and the buffer memory data portion, a partial or whole comparison result of the comparison circuits corresponding to the divided error level registers is instructed by a compulsory degree instruction. By ignoring it with a flag, it is possible to invalidate multiple errors at the same time.
以下、本発明の実施例について、第1図を参照し、詳細
に説明する。Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG.
第1図は、本発明の一実施例を示すブロック図である。
すなわち、バッファメモリデータ部50と、該バッファメ
モリデータ部50に格納されたブロックデータのブロック
アドレスとその有効ビットを格納するディレクトリ部40
と、バッファメモリデータ部50からの読出しデータ11の
エラーを検出するエラー検出器51と、ディレクトリ部40
から読出したデータ12のエラーを検出するエラー検出器
42と、バッファメモリ制御部60,エラー検出制御回路20
等で構成される。FIG. 1 is a block diagram showing an embodiment of the present invention.
That is, the buffer memory data unit 50 and the directory unit 40 for storing the block address of the block data stored in the buffer memory data unit 50 and the effective bit thereof.
An error detector 51 for detecting an error in the read data 11 from the buffer memory data section 50, and the directory section 40.
Error detector that detects an error in the data 12 read from the
42, buffer memory control unit 60, error detection control circuit 20
Etc.
バッファメモリデータ部50およびディレクトリ部(アド
レスアレイ)40は、それぞれAカラム×Bレベル(バン
ク)に分割されている。バッファメモリデータ部50の1
つの領域には主記憶装置(図示せず)から転送された1
ブロック分のデータが格納され、ディレクトリ部40の対
応する領域には、上記ブロックデータの主記憶装置内格
納領域を示すアドレス情報(ブロックアドレス)とその
有効ビットとが格納される。アドレス情報08はアドレス
レジスタ30に格納され、バッファメモリデータ部のアド
レス、即ちブロックアドレスとカラムアドレスとレベル
(バンク)アドレスとは、アドレス情報10により指定す
る。一方、ディレクトリ部40はブロックアドレスで索引
し、アドレス情報09で指定する。The buffer memory data section 50 and the directory section (address array) 40 are each divided into A column × B level (bank). 1 of the buffer memory data section 50
1 transferred from the main memory (not shown) to one area
Block data is stored, and address information (block address) indicating the storage area of the block data in the main storage device and its valid bit are stored in the corresponding area of the directory unit 40. The address information 08 is stored in the address register 30, and the address of the buffer memory data part, that is, the block address, the column address, and the level (bank) address is specified by the address information 10. On the other hand, the directory section 40 is indexed by block address and specified by the address information 09.
ディレクトリ部40には、ディレクトリ部40から読出され
る主記憶装置内格納領域アドレスの情報のエラー(パリ
ティエラー等)を検出するエラー検出器42、およびディ
レクトリ部40から読出される主記憶装置内格納領域アド
レスと、バッファメモリ制御部60から送出されるアドレ
ス情報03とを比較して一致検出を行う比較器41が接続さ
れている。バッファメモリデータ部50には、バッファメ
モリデータ部から読出されたデータ情報11のエラー(パ
リティエラー等)を検出するエラー検出器51、およびバ
ッファメモリ制御部60が接続されている。The directory unit 40 includes an error detector 42 for detecting an error (parity error, etc.) in the information of the storage area address in the main storage device read from the directory unit 40, and a storage in the main storage device read from the directory unit 40. A comparator 41 is connected to compare the area address with the address information 03 sent from the buffer memory control unit 60 to detect a match. The buffer memory data unit 50 is connected to an error detector 51 that detects an error (parity error or the like) in the data information 11 read from the buffer memory data unit, and a buffer memory control unit 60.
バッファメモリデータ部50から読み出されたデータ情報
11はバッファメモリ制御部60に接続され、同バッファメ
モリ制御部60に接続されるエラー検出器51,エラー検出
器42の検出信号52,43,および一致検出を行うと比較器41
の一致検出信号44を用いて、バッファメモリ制御部60に
おいてその有効性を判定し、CPU(中央情報処理装置:
図示せず)内で処理される。Data information read from the buffer memory data section 50
Reference numeral 11 is connected to the buffer memory control unit 60, and is connected to the buffer memory control unit 60. The error detector 51, the detection signals 52 and 43 of the error detector 42, and the comparator 41 when the coincidence detection is performed.
Using the coincidence detection signal 44, the buffer memory control unit 60 determines its effectiveness, and the CPU (central information processing device:
(Not shown).
各エラー検出器42,51が接続されているバッファメモリ
制御部60は、エラーが発生したブロックに対するリトラ
イ処理回路を内蔵する。バッファメモリ制御部60での一
連のリトライ処理でエラーの確定したブロックのアドレ
ス情報(ブロックアドレス)04は、エラー検出制御回路
20中の分割されたエラーレベルレジスタ20−1,20−2,
…,20−N(Nブロックアドレスのビット数)に格納
される。The buffer memory control unit 60 to which the error detectors 42 and 51 are connected has a built-in retry processing circuit for a block in which an error has occurred. The address information (block address) 04 of the block in which the error is confirmed by the series of retry processes in the buffer memory control unit 60 is the error detection control circuit.
20 divided error level registers 20-1, 20-2,
..., 20-N (number of bits of N block address).
エラー検出制御回路20には、ディレクトリ部40を索引す
るためのブロックアドレス情報09と同一のアドレスが供
給され、分割されたエラーレベルレジスタの各々に対応
する比較回路23−1,23−2,…,23−Nに、ビット対応に
供給される。各比較回路23−1,23−2,…,23−Nから出
力される一致検出信号はそれぞれオアゲート24−1,24−
2,…,24−Nに供給され、それらのオアゲートの出力信
号は、アンドゲート25に供給される。アンドゲート25の
出力信号26は、バッファメモリ制御部60に供給され、バ
ッファメモリデータ部50から読出されたデータ、或いは
比較器41の比較結果信号44の無効化信号として用いられ
る。The same address as the block address information 09 for indexing the directory section 40 is supplied to the error detection control circuit 20, and the comparison circuits 23-1, 23-2, ... Corresponding to each of the divided error level registers. , 23-N are provided corresponding to the bits. The coincidence detection signals output from the comparison circuits 23-1, 23-2, ..., 23-N are OR gates 24-1, 24-
2, ..., 24-N, and the output signals of those OR gates are supplied to the AND gate 25. The output signal 26 of the AND gate 25 is supplied to the buffer memory control unit 60 and used as the data read from the buffer memory data unit 50 or the invalidation signal of the comparison result signal 44 of the comparator 41.
分割されたエラーレベルレジスタ20−1,20−2,…,20−
Nは、各々対応するエラーレベルレジスタの有効性を示
す強制デグラ指示フラグ21−1,21−2,…,21−Nを持
つ。各フラグは、直接オアゲート24−1,24−2,…,24−
Nに供給される。さらにエラー検出制御回路20は、分割
されたエラーレベルレジスタ全体のフラグ22を持ち、本
フラグはアンドゲート25に接続される。Divided error level registers 20-1, 20-2, ..., 20-
Each N has a compulsory degra instruction flag 21-1, 21-2, ..., 21-N indicating the validity of the corresponding error level register. Each flag is a direct OR gate 24-1, 24-2, ..., 24-
Supplied to N. Further, the error detection control circuit 20 has a flag 22 for the entire divided error level register, and this flag is connected to the AND gate 25.
次に本発明の特徴を、一実施例である第1図の動作を交
えて説明する。Next, the features of the present invention will be described with reference to the operation of FIG. 1 which is an embodiment.
CPUによるメモリアクセスに際し、アドレスレジスタ30
にアドレスがセットされると、バッファメモリデータ部
50とディレクトリ部40のエントリが同時に読み出され
る。ディレクトリ部40の検索により、バッファメモリデ
ータ部50からの読出しデータが当該データであるか否か
を判定する。すなわち、ディレクトリ部40から読出され
たブロックデータの主記憶装置内格納領域を示すアドレ
ス情報12をバッファメモリ制御部60から送出されるアド
レス情報03とを比較回路41で比較し、一致検出信号44が
真ならば、バッファメモリデータ部50から読出されたデ
ータ11は当該データとしてCPUに供給し、一致信号44が
偽ならば、読出しデータ11のCPUへの転送を抑止する
か、CPUへの送出データが当該データではないことを報
告する。Address register 30 for memory access by CPU
When the address is set to, the buffer memory data section
The entries in 50 and the directory section 40 are read at the same time. By searching the directory section 40, it is determined whether or not the read data from the buffer memory data section 50 is the relevant data. That is, the comparison circuit 41 compares the address information 12 indicating the storage area in the main storage device of the block data read from the directory unit 40 with the address information 03 sent from the buffer memory control unit 60, and the match detection signal 44 is obtained. If it is true, the data 11 read from the buffer memory data unit 50 is supplied to the CPU as the relevant data, and if the match signal 44 is false, the transfer of the read data 11 to the CPU is suppressed or the data sent to the CPU is sent. Reports that this is not the data.
さて、エラー検出器51或いは、エラー検出器42によりバ
ッファメモリデータ部50の読出しデータ又はディレクト
リ部40からの読出しデータにエラーが検出された際は、
バッファメモリ制御部60に内蔵されるリトライ処理回路
においてリトライを実行する。しかる後に、エラーと断
定されたブロックのアドレス情報は、バッファメモリ制
御部60からアドレス情報04としてエラー検出制御回路20
に送出され、エラーレベルレジスタ20−1,20−2,…,20
−Nに格納される。以後、エラーレベルレジスタに格納
されたアドレスが示すブロックに対し、CPUからのメモ
リアクセスが成された際には、エラー検出制御回路20の
中の比較回路23−1,23−2,…23−Nにより一致が検出さ
れ、一致検出信号26により、当該ブロックのデータは無
効化される。Now, when the error detector 51 or the error detector 42 detects an error in the read data of the buffer memory data unit 50 or the read data from the directory unit 40,
The retry processing circuit built in the buffer memory control unit 60 executes the retry. After that, the address information of the block determined to be in error is output from the buffer memory control unit 60 as address information 04 to the error detection control circuit 20.
Error level registers 20-1, 20-2, ..., 20
Stored in -N. Thereafter, when the memory access from the CPU is made to the block indicated by the address stored in the error level register, the comparison circuits 23-1, 23-2, ... A match is detected by N, and the data of the block is invalidated by the match detection signal 26.
エラーが検出されたブロックのアドレスが、いったんエ
ラーレベルレジスタに格納された後に、再びバッファメ
モリデータ部50からの異なるブロックの読出しデータ、
又はディレクトリ部40からの異なるブロックの読出しデ
ータにエラーが検出された時、所定のリトライ処理を実
行する。しかる後に、エラーと断定された場合、バッフ
ァメモリ制御部60において、エラーレベルレジスタ対応
に持つ強制デグラ指示フラグ21−1,21−2,…,21…Nの
該当する1ビット或いは数ビットを強制デグラデーショ
ン情報05によりオンにする。これにより比較回路23−1,
23−2,…,23−Nの対応する比較結果を強制的にオン
(一致検出)にし、既エラー発生ブロックと後検出エラ
ー発生ブロックを同時に無効化することができる。エラ
ーレベルレジスタ全体のフラグ22は、デグラデーション
するか否かを決定し、オンのときは、エラー検出制御回
路20の一致検出信号26を強制的にオフにし、データの無
効化を行わない。The address of the block in which the error is detected is once stored in the error level register, and then read data of a different block from the buffer memory data unit 50,
Alternatively, when an error is detected in the read data of different blocks from the directory section 40, a predetermined retry process is executed. After that, when it is determined that an error has occurred, the buffer memory control unit 60 forcibly applies the corresponding one bit or several bits of the compulsory degra instruction flags 21-1, 21-2, ... Turn on according to degradation information 05. As a result, the comparison circuit 23-1,
The corresponding comparison result of 23-2, ..., 23-N is forcibly turned on (coincidence detection), and the already error-occurring block and the post-detection error-occurring block can be invalidated at the same time. The flag 22 of the entire error level register determines whether or not degradation occurs. When the flag 22 is on, the coincidence detection signal 26 of the error detection control circuit 20 is forcibly turned off and data is not invalidated.
次に第2図を用い、本発明の一実施例の具体的動作につ
いて、詳述する。Next, the specific operation of one embodiment of the present invention will be described in detail with reference to FIG.
第1図を用いて説明した一実施例の具体的なデグラデー
ション機能を、ディレクトリ部40及びバッファメモリデ
ータ部50に格納するブロック情報が4個の場合を例に説
明する。A specific degradation function of the embodiment described with reference to FIG. 1 will be described by taking as an example the case where four pieces of block information are stored in the directory section 40 and the buffer memory data section 50.
第2図の(a)は、ブロックアドレスが2ビット、即
ち、ディレクトリ部及びバッファメモリデータ部に格納
できるブロック数が4個の場合のエラー検出制御回路を
示す。エラーレベルレジスタ70−1,70−2、対応する強
制デグラ指示フラグ71−1,71−2,エラーレベルレジスタ
全体の無効性指示フラグ72,比較回路73−1,73−2,オア
ゲート74−1,74−2,アンドゲート75から構成される。デ
ィレクトリ部及びバッファメモリデータ部にエラーが検
出されていない場合、エラーレベルレジスタの無効性指
示フラグは、オンの状態にある。FIG. 2A shows an error detection control circuit when the block address is 2 bits, that is, when the number of blocks that can be stored in the directory section and the buffer memory data section is four. Error level registers 70-1 and 70-2, corresponding forced degra instruction flags 71-1 and 71-2, invalidity indication flag 72 of the entire error level register, comparison circuits 73-1 and 73-2, OR gate 74-1 , 74-2 and AND gate 75. When no error is detected in the directory section and the buffer memory data section, the invalidity instruction flag of the error level register is in the ON state.
第2図の(b),(c),(d)は各々、デイレクトリ
部又はバッファメモリデータ部のブロックアドレス(メ
モリ番地)と、対応するブロックにエラーが検出(X表
示)された3つのケースを示す。(B), (c), and (d) of FIG. 2 are three cases in which an error is detected (X display) in the block address (memory address) of the directory portion or the buffer memory data portion and the corresponding block, respectively. Indicates.
(b)のケースで、メモリ番地10にエラーが検出された
場合、エラー検出制御回路(a)内のエラーレベルレジ
スタ70−1,70−2には、各々“1",“0"が登録される。
再びメモリ番地10に対しアクセス要求が発行された場
合、エラーレベルレジスタ70−1,70−2と、ブロックア
ドレス情報79とを比較回路73−1,73−2で比較し、その
一致信号76で、当該ブロックのデータを無効果する。こ
のとき、エラーレベルレジスタの無効性指示フラグ72及
び、強制デグラ指示フラグ71−1,71−2は、オフ状態に
ある。In the case of (b), when an error is detected at the memory address 10, "1" and "0" are registered in the error level registers 70-1 and 70-2 in the error detection control circuit (a), respectively. To be done.
When an access request is issued again to the memory address 10, the comparison circuits 73-1 and 73-2 compare the error level registers 70-1 and 70-2 with the block address information 79, and the match signal 76 is used. , Invalidates the data of the block. At this time, the invalidity instruction flag 72 and the forced degree instruction flags 71-1 and 71-2 of the error level register are in the off state.
次に(c)のケースについて説明する。(c)は(b)
からの遷移ケースとする。エラーレベルレジスタ70−1,
70−2は、各々“1",“0"が登録されており、この状態
でメモリ番地00にエラーが検出された場合、強制デグラ
指示フラグ71−1を“1"(オン状態)にする。これによ
り、比較回路73−1の比較結果は強制的に一致(比較結
果の無視)状態となり、メモリ番地10又はメモリ番地00
に対し再びアクセス要求があった場合には、比較一致信
号76がオン状態となり、当該ブロックデータを無効化す
る。Next, the case (c) will be described. (C) is (b)
The transition case from Error level register 70-1,
In the 70-2, "1" and "0" are registered respectively, and when an error is detected at the memory address 00 in this state, the forced degra instruction flag 71-1 is set to "1" (on state). . As a result, the comparison result of the comparison circuit 73-1 is forcibly set to the coincident state (ignoring the comparison result), and the memory address 10 or the memory address 00
On the other hand, when the access request is made again, the comparison match signal 76 is turned on, and the block data is invalidated.
(d)のケースについても(c)同様(b)からの遷移
ケースとする。エラーレベルレジスタ70−1,70−2に各
々“1",“0"が登録された状態でメモリ番地11にエラー
が検出された場合、強制デグラ指示フラグ71−2を“1"
(オン状態)にする。これにより、再びメモリ番地10又
は11にアクセス要求があった場合には、当該ブロックデ
ータを無効化することが可能となる。The case of (d) is also a transition case from (b) like (c). When an error is detected at memory address 11 while "1" and "0" are registered in the error level registers 70-1 and 70-2 respectively, the compulsory degra instruction flag 71-2 is set to "1".
(ON state). This makes it possible to invalidate the block data when there is an access request to the memory address 10 or 11 again.
以上詳述したように本発明によれば、ディレクトリ部ま
たはバッファメモリデータ部の障害に関し、少ないハー
ドウェア資源を利用して、複数の障害発生箇所を同時
に、複数のブロック(1個からバッファメモリデータ部
に格納しうる最大ブロック数まで)を必要に応じて使用
禁止状態とすることができるため、バッファメモリデー
タ部およびディレクトリ部の領域を可変的に使用でき、
有効利用が可能となる。As described above in detail, according to the present invention, with respect to the failure of the directory section or the buffer memory data section, a small number of hardware resources are utilized to simultaneously find a plurality of failure occurrence points in a plurality of blocks (from one to the buffer memory data section). (Up to the maximum number of blocks that can be stored in a section) can be disabled as needed, so the areas of the buffer memory data section and the directory section can be variably used,
Effective use becomes possible.
第1図および第2図は本発明の一実施例を示すブロック
図である。 20−1〜20−N…エラーレベルレジスタ、21−1〜21−
N,22…強制デグラ指示フラグ、23−1〜23−N,41…比較
回路、24−1〜24−N…オア回路、25…アンド回路、50
…バッファメモリデータ部、40…ディレクトリ部、60…
バッファメモリ制御部、42,51…エラー検出器。1 and 2 are block diagrams showing an embodiment of the present invention. 20-1 to 20-N ... Error level register, 21-1 to 21-
N, 22 ... Forced degra instruction flag, 23-1 to 23-N, 41 ... Comparison circuit, 24-1 to 24-N ... OR circuit, 25 ... AND circuit, 50
… Buffer memory data part, 40… Directory part, 60…
Buffer memory control unit, 42, 51 ... Error detector.
Claims (1)
単位で格納される複数レベルのバッファメモリデータ部
(50)と、該バッファメモリデータ部とレベル対応で設
けられ、該バッファメモリデータ部に格納されるブロッ
ク情報に対応するブロックアドレスがアドレス情報とし
てブロック単位で登録される複数レベルのディレクトリ
部(40)とを有し、メモリアドレス中のカラムアドレス
で上記ディレクトリ部を索引することによりディレクト
リ検索が行われるバッファメモリ装置において、 上記ディレクトリ検索の対象となる上記アドレス情報の
エラーの有無および上記バッファメモリデータ部から取
出されるブロック情報のデータエラーの有無を検出する
エラー検出手段(42,51)と、 上記ディレクトリ部(40)の1つのカラムから一斉に読
出された数レベルのブロックアドレスとアクセスされた
アドレス情報とをそれぞれ比較し、一致したレベル情報
を保持する比較器(41)と、 上記バッファメモリデータ部(50)からの読出しデータ
あるいは上記ディレクトリ部(40)からの読出しアドレ
ス情報にエラーが検出されたとき、上記アドレス比較回
路(41)の出力を無効化するため、エラーが検出された
上記アドレス情報を格納する分割されたエラーレベルレ
ジスタ(20−1〜20−N)、および上記分割されたエラ
ーレベルレジスタ(20−1〜20−N)の各々に対し強制
的に有効とする強制デグラ指示フラグ(21−1〜21−
N)を内蔵したエラー検出制御回路(20)と、 を備えたことを特徴とするバッファメモリ装置。1. A buffer memory data unit (50) of a plurality of levels in which a copy of the stored contents of a main memory is stored in a unit of a block, and a buffer memory data unit is provided corresponding to the levels of the buffer memory data unit. A block address corresponding to the block information stored in the directory has a multi-level directory section (40) registered as address information in block units, and the directory section is indexed by the column address in the memory address. In a buffer memory device to be searched, an error detecting means (42,51) for detecting the presence or absence of an error in the address information to be searched for in the directory and the presence or absence of a data error in the block information fetched from the buffer memory data section. ) And one column of the directory section (40) A comparator (41) that compares the read block addresses of several levels with the accessed address information and holds the matched level information, and the read data from the buffer memory data section (50) or the directory section. When an error is detected in the read address information from (40), in order to invalidate the output of the address comparison circuit (41), a divided error level register (20 -1 to 20-N) and the above-mentioned divided error level registers (20-1 to 20-N) are forcibly made effective, and the compulsory degra instruction flags (21-1 to 21-).
A buffer memory device comprising: an error detection control circuit (20) incorporating N);
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63244097A JPH0719228B2 (en) | 1988-09-30 | 1988-09-30 | Buffer memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63244097A JPH0719228B2 (en) | 1988-09-30 | 1988-09-30 | Buffer memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0293745A JPH0293745A (en) | 1990-04-04 |
JPH0719228B2 true JPH0719228B2 (en) | 1995-03-06 |
Family
ID=17113708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63244097A Expired - Lifetime JPH0719228B2 (en) | 1988-09-30 | 1988-09-30 | Buffer memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0719228B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008155805A1 (en) | 2007-06-20 | 2008-12-24 | Fujitsu Limited | Cache memory device, arithmetic processing unit, and its control method |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59207098A (en) * | 1983-05-10 | 1984-11-24 | Nec Corp | Information processor |
-
1988
- 1988-09-30 JP JP63244097A patent/JPH0719228B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0293745A (en) | 1990-04-04 |
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