JPH071869B2

JPH071869B2 - Ｉｃ化されたｄ／ａ変換器

Info

Publication number: JPH071869B2
Application number: JP56018844A
Authority: JP
Inventors: ピ−タ−・ア−ル・ホロウエイ
Original assignee: アナログ・デバイセス・インコ−ポレ−テッド
Priority date: 1980-02-12
Filing date: 1981-02-10
Publication date: 1995-01-11
Anticipated expiration: 2010-01-11
Also published as: DE3104331C2; FR2475823B1; CA1192312A; DE3104331A1; NL8100578A; JPS572121A; GB2075295A; GB2075295B; FR2475823A1

Description

【発明の詳細な説明】本発明は、一方が基準電位である２つの給電端子と、可
変入力信号を発生する信号発生回路と、前記給電端子か
ら電力が供給されると共に前記可変入力信号に対応して
変化する出力信号を発生する駆動トランジスタを有する
増幅器とを同一基板上に含むD/A変換器に関し、特に、
アナログ制御系に使用される、マイクロプロセッサとの
操作に適切であるモノリシック・D/A変換器に関する。

ここ当分の間に多くの種類D/A変換器が知られるように
なった。このような変換器の多くはデジタル入力信号に
応じて選択的に作動する電流源を用いている。

パストリザ（Pastoriza）氏の米国再特許第RE28,633号
が、この構成の優れたD/A変換器を開示している。また
最近の構成のものはクラブン氏の米国特許第3,961,326
号（特開昭51−53446号）に開示される。D/A変換器はま
た、ブロカウ（Brokaw）氏等の米国特許出願第931,960
号に開示されたような逐次比較形A/D変換器にも採用さ
れる。即ち、後者の変換器は、特に同一モノリシックチ
ップにバイポーラトランジスタ回路と共にインバーテッ
ドモードトランジスタ回路I²Ｌ（Integrated Injection
Logic）を形成した点で優れている。

例えば、ISSCC ダイジエスト・オブ・テクニカル・ペ
ーパ（Digest of Technical Paper）、1978年２月132〜
133頁に「マイクロプロセッサと両立する高速８ビットD
A変換器」（A Microprocessor Compatible High-Speed
8-Bit DAC）と題したシヨエフ（Schoeff）の論文に記載
されるように、特にマイクロプロセッサと共用して適切
である変換器に関する種々の提案がなされる。

これまで多くの提案が提唱されてきてはいるが、要求さ
れる性能を備え、かつ工業的生産に適した簡単な構成を
有する満足したD/A変換器は未だ提唱されていない。特
に、従来技術による構成では、単一電源例えば＋5Vで作
動し得る基準電源及び電圧出力の発生用の増幅器を備え
たモノリシック・D/A変換器は未だ提唱されていない。
また、単一電源の増幅器において、ラダー回路から入力
され得るDAC信号レベルが極めて小さくなってゼロに近
づいた時に出力段が飽和し、従って、出力電圧を降下さ
せてゼロに近づけるように駆動する出力段の機能が制限
を受ける問題もある。更に、通常の増幅器では、帰還が
アンバランスになると、増幅器が過剰に駆動され、この
ために、上記飽和の問題が更に大きくなる。従って、こ
れらの課題を解決することが本発明の主目的である。

この目的を達成するために、本発明によれば、一方が基
準電位である２つの給電端子と、可変入力信号を発生す
る信号発生回路と、前記給電端子から作動電力が供給さ
れると共に前記可変入力信号に対応して変化する出力信
号を発生する駆動トランジスタを有する増幅器とを含む
D/A変換器において、前記増幅器は、前記基準電位以下
まで拡張されたレベル範囲内の任意の出力レベルにおい
て、前記入力信号に対して忠実に変化する出力信号を発
生するように構成されて、飽和の開始を検出するための
前記駆動トランジスタ内の飽和検出手段と、前記飽和検
出手段に接続されて、前記駆動トランジスタの飽和の程
度を反映する制御信号を発生する制御信号発生手段と、
前記制御信号に応答でき、前記飽和を低減するように前
記駆動トランジスタに供給される駆動信号を自動的に調
整して、前記駆動トランジスタを飽和させないで前記基
準電位より下のレベルまでの前記出力信号を発生させる
回路手段とを備え、前記飽和検出手段は前記駆動トラン
ジスタのベース拡散領域に拡散された付加電極を備え、
前記駆動トランジスタは埋込層に接続され前記出力信号
を取り出し得るコレクタ拡散層と、前記ベース拡散領域
中に拡散されるエミッタ拡散層とを備えたことを特徴と
するIC化されたD/A変換器が提供される。

本発明の重要な態様の１つによれば、単一電源で駆動さ
れると共に、ゼロボルト〜公称値の出力電圧を発生し得
る優れたバッファ増幅器を組込んだD/A変換器が開示さ
れる。

本発明の別の態様によれば、I²Ｌ型スイッチング回路に
より直接作動し得て、このためにチップ数を大幅に減少
できる簡単化した１−トランジスタ電流源セルが提供さ
れる。

本発明の更に別の態様によれば、電流減の利得を調整し
て変換器の出力電流を安定化する新規な簡易構成を有す
る基準電源を備えた変換器が提供される。

本発明の更に別の態様によれば、効率が高く、従って高
性能を達成しながらも消費電力が少ないバイアス電流回
路網が提供される。

本発明の他の諸目的、態様及び利点は、添付図面を参照
して以下に詳述する本発明の好ましい実施例において指
摘され明瞭となる。

第１図を参照すると、マイクロプロセッサからの制御信
号▲▼及び▲▼は、I²Ｌ型データラッチ回路22
を制御するノアゲート20に送られる。このラッチ回路22
は、信号▲▼及び▲▼が共に二値論理の“0"に
なった時に、データバス24のデータB0〜B7が１〜８ピン
を経由して入力され、信号▲▼或は▲▼が“1"
となった時に、このデータが記憶（ラッチ）される。

このI²Ｌ型データラッチ回路22は、第２図に示すように
データバス24上の“0"或は“1"が各ベースから入力され
る入力トランジスタQ0〜Q7と、これら入力トランジスタ
の各エミッタが一方の各ベースに接続されるI²Ｌ型ゲー
トペア（NPNトランジスタ）G0,G10〜G7,G17と、これら
ゲートペアの各ベースに各エミッタが接続される８個の
マルチエミッタ型PNPトランジスタQ10〜Q17と、前記ゲ
ートペアG0,G10〜G7,G17の各コレクタが各ベースに接続
される８個のI²Ｌ型フリップフロップ（NPNトランジス
タ）G20,G30〜G27,G37を備えている。

Ｇが付く各I²Ｌ型NPNトランジスタは、例えばｐ型基板
上に形成されるｎウエルがエミッタとして機能して、第
６図に示すように1.2ボルトのライン34に接続される。
一方、前記ｎウエル即ちライン34がベースとして機能す
るI²Ｌ型PNPトランジスタG100は、レール状のエミッタ
（主インジェクタレール）が各I²Ｌ型NPNトランジスタ
のベースに対面して配置されて、各ベースの対面部分が
コレクタとして機能する。従って、合計4mAのバイアス
電流は主インジェクタレールからI²Ｌ型NPNトランジス
タのベースにも供給される。また、この1.2ボルトライ
ン34は、I²Ｌロジック回路のエミッタ用の基準電位であ
り、I₂ロジック回路が1.2〜1.85ボルト間で操作され
る。

ノアゲート20は、トランジスタQ84のエミッタから、1.2
ボルトを中心として上下し得る出力電圧が８個のマルチ
エミッタ型PNPトランジスタQ10〜Q17のベースに印加さ
れる。即ち、Q84のベースに供給される1mAの電流は、例
えば99％が抵抗R63及びダイオード接続のQ82を経由して
Q86に供給され、更にQ83のコレクタ・エミッタを通過し
てダイオード接続のQ85に供給される。これらQ85及びQ8
6は、抵抗R62の値によって電流比が調整できるカレント
ミラーを構成し、この電流比が10:1に調整されたと仮定
する。

従って、Q80及びQ81のベースに二値論理の“0"が印加さ
れると、Q83のエミッタ電流が900μＡで、Q82のエミッ
タ電流が90μＡとなる。このQ83は、電流増幅率が89と
仮定すると、ベース電流が10μＡとなり、抵抗R63に流
れる電流は100μＡとなる。また、Q83のベース電圧が約
1.25ボルトである。従って、抵抗R63は、値と例えば12k
Ωに設定すると、Q84のベース及びエミッタ電圧が各々
約2.45及び約1.85ボルトになる。

次に、Q80或はQ81のベースに二値論理の“1"が印加され
ると、Q82のエミッタ電流がゼロになり、Q83は、エミッ
タ電流が990μＡとなり、ベース電流及び抵抗R63に流れ
る電流が11μＡとなる。従って、Q84のベース及びエミ
ッタ電圧が各々約1.38及び0.78ボルトに下がる。

第２図には、簡略化のため第１及び第８組のI²Ｌ回路、
PNP電流源及びラダー回路が示され、これら８組の回路
が同一の機能を持っているので、１組の回路を参照す
る。マルチエミッタ型PNPトランジスタQ10は、ベース電
圧が1.2ボルト以下に降下した場合にゲートペアG0,G10
をオフ状態にさせ、そのベース電圧が1.2ボルト以上に
上昇した場合に、ゲートペアG0,G10が入力トランジスタ
Q0の状態に依存してオン／オフ状態になる。オン状態の
ゲートペアG0或はG10は、１対のコレクタ即ちゲートラ
イン26或は28が関連のフリップフロップG20,G30を制御
し、フリップフロップG20の第２コレクタ30は、PNP電流
源トランジスタQ20のエミッタに接続される。

従って、これらマルチエミッタ型PNPトランジスタQ10〜
Q17は、入力トランジスタQ0〜Q7と各々協働して、最初
非ラッチ状態のI²Ｌ型ゲートペアG0,G10〜G7,G17を制御
して、入力データの状態に応じて、ゲートライン26或は
28によって、関連した８組のフリップフロップG20,G30
〜G27,G37を制御する。左側のフリップフロップG20〜G2
7がオンになる時には、対応するPNP電流源トランジスタ
Q20〜Q27は、エミッタに流れ得る電流がI²Ｌ型トランジ
スタのコレクタ30を通してバイパスされて、R/2Rラダー
回路32への電流供給を遮断する。このラダー回路32は、
データバス24の二進入力データに応じた出力電流を次段
の増幅器42に供給する。

これら電流源トランジスタQ20〜Q27は、各ベースが共通
1.2ボルトライン34に接続され、各エミッタが可変抵抗
を介して共通レール36に接続されて、これらライン34及
びレール36間の電圧が第３図の略図で示した定電圧源に
よって制御される。この定電圧源は、ブロカウ氏の米国
特許第3,887,863号に開示され、異る電流密度で作動す
る２つのトランジスタQ51及びQ52と、関連の抵抗R31及
びR32とを有するバンドギャップ・セルを含む。この特
許に説明されるように、これら２つのトランジスタのコ
レクタ電流が誤差増幅器38によって検知される。しか
し、本構成においては、増幅器38の出力は、基準抵抗R8
を介して基準トランジスタQ50が接続されるレール36に
加えられる。これらの素子は、抵抗R30と共に、トラン
ジスタQ51,Q52のベースに帰還し、更にレール36の電圧
を、抵抗R8を介して帰還電流を発生する電圧にする。こ
の帰還電流によりR30の端子間には、バンドギャップ電
圧V_GO、例えばシリコンの場合の1.205Vに等しい電圧が
発生する。これにより、トランジスタQ50及び８個のPNP
トランジスタQ20〜Q27を流れる電流が温度に影響されな
いで100μＡに設定される。

第２図の実施例において、誤差増幅器38はトランジスタ
Q53,Q54と、エミッタが共通ライン34に接続されたトラ
ンジスタQ58とを備える。このループの電源変動抑制比
はトランジスタQ51,Q52のコレクタ・ベース電圧を一定
にし、誤差増幅器38を平衡させるトランジスタQ56を介
した同相モード帰還により向上させられる。共通ライン
34は、公知のシャント型定電圧回路39により1.2Vにバイ
アスされる。

第２図及び第４図を参照すると、R/2Rラダー回路32の出
力は、ライン40を介してバッファ増幅器42の差動増幅段
に印加されて、増幅器42の出力をアースを基準としてプ
ラス側にスイングさせる。この差動増幅段はサブストレ
ートPNPトランジスタQ43,Q44と、これらQ43,Q44の各エ
ミッタがエミッタ接続されると共に共通ノード即ち共通
ベースを有するNPNトランジスタQ36,37とを備え、Q44が
この増幅器の出力電圧に応じた帰還信号を発生するよう
に働く。

Q36,Q37のコレクタには20μＡの定電流源が接続され、Q
36のコレクタ及びベースにはQ34のベース及びエミッタ
が各々接続されて、Q36をダイオード接続している。一
方、Q37のコレクタ即ち出力ノードは、エミッタフォロ
ワQ35のベースに接続される。

このフォロワQ35のエミッタは、Q38及びダイオード接続
されたQ39からなすカレントミラーの入力に接続され
る。このカレントミラーは、出力が差動増幅段の共通ノ
ードに接続され、Q38,Q39の共通エミッタ即ち中継ノー
ドがQ40のベースに接続される。

従って、ラダー回路32の出力信号は、トランジスタQ43
を介してNPNトランジスタQ36に印加され、共通ノード及
びトランジスタQ34を介しトランジスタQ37に送られる。
トランジスタQ37は、コレクタ即ち出力ノードがトラン
ジスタQ35を制御して、トランジスタQ39を経てQ40を駆
動する。また、トランジスタQ40は、ピン16の端子V_OUT
（FORCE）から出力電圧を発生するエミッタホロワQ41を
駆動する。この端子は、ピン15の端子V_OUT（SENSE）に
接続され、例えば５ボルトの電圧が電源端子Vccに供給
された場合に、ピン14に対応する2.56Vレンジ用のレン
ジ選択端子にも接続される。この代りに、レンジ選択端
子をアナログ共通端子13に接続して10Vレンジを得るよ
うにしてもよい。従って、出力電圧は一部がトランジス
タQ44のベースに帰還されて、トランジスタQ44がR/2Rラ
ダー回路からの信号を出力電圧と平衡させるように機能
する。

この演算増幅器において、例えば、トランジスタQ34〜Q
37の電流増幅率を99、トランジスタQ38及びQ39の電流増
幅率を98と仮定した場合には、トランジスタQ34〜39の
ベース電流が各々0.2μＡ、トランジスタQ34〜37のエミ
ッタ電流が各々20μＡ、トランジスタQ38〜39のエミッ
タ電流が19.8μＡになるように、トランジスタQ43〜44
のベース電流或は電圧が調整される。

即ち、この状態からトランジスタQ44のベース電圧を一
定とし、トランジスタQ43のベース電圧が下降して、Q36
のエミッタ電流がΔ増加した時に（但し、Δ微小電流と
する）、Q36のコレクタ電流が0.99Δ増加して、トラン
ジスタQ34は、ベース電流が0.99Δ減少し、更にエミッ
タ電流が99Δ減少する。一方Q36のベース電流が0.01Δ
増加するが、このベース電流の増加分と、Q34のエミッ
タ電流の減少分との合計99.01ΔがQ37のベースに供給さ
れて、Q37のコレクタ電流が9,801.99Δ減少する。従っ
て、Q35は、ベース電流が9,801.99Δ増加して、エミッ
タ電流が980,199Δ増加する。このエミッタ電流は、カ
レントミラーを構成するQ38及びQ39の入力側に供給され
るので、Q39のエミッタ電流が増加すると共に、Q38のエ
ミッタ電流も増加する。従って、1,940,794.02Δの電流
増加分がQ40のベース及びベース・エミッタ間の抵抗に
供給される。一方、Q38のコレクタ電流の増加分960,59
5.02ΔがQ37のベースに、ベース電流の減少分として供
給されるので、Q37は、コレクタ電流がさらに減少す
る。

このように、トランジスタQ36のエミッタ電流が増加し
た時には、Q38及びQ39の合成エミッタ電流が増加し、こ
れによって駆動トランジスタQ40の第２コレクタ電圧が
下降し、このコレクタ電圧の下降分がQ41を経てQ44のベ
ースに負帰還されて、Q37のエミッタ電流を増加させる
ように作用する。

単一電源のD/A変換器において出力電圧をアースを基準
としてスイングさせる場合の基本的問題は、ラダー回路
から供給されるDAC信号レベルが極めて小さくなり、即
ちゼロに近づいた時に増幅器の出力段が飽和し、従って
出力電圧をゼロに近づけるように駆動する出力段の機能
が制限を受けることである。ピン16での出力電圧が数ミ
リボルト以内になった時には、エミッタフォロワQ41の
必要なベース電圧が0.2ボルトに達して、このトランジ
スタを完全にオフ状態にさせてしまう。最悪には、DA変
換器が最小の入力コードに設定された時には、R/2Rラダ
ー回路の出力即ちライン40上の電圧がゼロボルトであっ
ても、抵抗R78及びピン16を経由して外部出力に接続す
る増幅器42の出力電圧がオフセット電圧によって負にな
ってしまう場合がある。これが起こると、駆動トランジ
スタQ40は、コレクタC₂がある理由によって、エミッタ
フォロワQ41の出力電圧を接地以下の電圧にさせるに十
分に低下できず、極端な飽和状態になる。

本発明による新規な回路の実施には、２つの重要な改良
がある。飽和前の駆動トランジスタQ40のコレクタ電圧
が、C₁を用いた場合に0.65ボルトで、埋設層に接続した
C₂を用いた場合に0.2ボルトに低下する。従って、C₁に
接続された定電流源をC₂に接続してもよい。しかしなが
ら、C₃の追加は、トランジスタQ35と関連して、オフセ
ット電圧及び温度の影響を考慮した時に、駆動トランジ
スタQ40のコレクタ電圧が、増幅器42が求めるトランジ
スタQ44のベースでの電圧を達成するために余りにも高
いときに、飽和の発生を防止する。この飽和の防止は、
高性能のD/A変換器に非常に臨界的である。この改良が
ないと、同じ入力コード、オフセット電圧及び温度条件
で、駆動トランジスタQ40が飽和して、遅延時間、過剰
電流及び他の悪影響の原因となる。

飽和電圧をより低くさせこと及び飽和の除去の２つの改
良の外に、C₃の動作は、第2B図と同様に第7C図を参照し
て説明する。更に、C₁及びC₂の動作も説明するが、これ
らC₁及びC₂は、コレクタでの飽和が発生する電圧をより
低くさせる第１の改良を補助するために使用される。

駆動トランジスタQ40は、コレクタC₁が約0.65ボルト以
下になった時に飽和し始める。この時点で、C₂の実際の
電圧は、0.12ボルトで、約0.52ボルトがC₁及びC₂間の抵
抗による電圧降下である。この抵抗はコレクタ飽和抵抗
をモデル化し、コレクタC₂が第7A図の埋込み層に殆ど等
しい電圧を持ち、これが順にエミッタ、C₃及びベース直
下の副コレクタ電位に非常に近い。0.52ボルトの電圧降
下は、第7A図に示すようにC₁から埋込み層までに発生す
る。この配列は、駆動トランジスタQ40の飽和が発生し
ないで、Q41のベース電圧を0.12ボルトまで低下できる
ことを許容する。これは、Q41のエミッタ及び同エミッ
タに抵抗R76を介して接続される出力V_OUTの電圧を接地
から0.5ミリボルト以内にすることができる。しかし、
増幅器42は、例えば−１ミリボルトの負のオフセット電
圧を持っているので、出力電圧が時々−0.5ミリボルト
になる。この状態が存在する時には、出力が得られず、
第2B図における増幅器42は、Q35,Q39及びQ38を経由して
過剰なベース電流をQ40に供給し、Q40が極端に飽和す
る。この飽和は、C₃を用いて防止している。

コレクタC₂でのコレクタ電圧が、本発明に使用された半
導体プロセスにおいて約0.12ボルトである。（kT/q）
〔In（Bf/Br）〕電圧に近づく時には、コレクタC₂の電
圧がベース電圧に関して負になり、即ちV_BE（Q40）から
0.12ボルトを引き算して得られる約0.52ボルト低い値に
なる。これは、ベース直下のｎ−領域からベースに電子
を注入するのに十分な電圧である。これらのキャリアは
C₃に集められて、C₃に電流が流れる。増幅器42が前記状
態からQ40のベース電流を増加させた時には、Q40は、V
_BEがV_CEと共に増加し、或はC₂の電圧が低下或は0.12ボ
ルトで一定に留まる。明らかに、副コレクタC₂での負電
圧及びQ40のベース間のV_BEは、前述のように0.52ボルト
から増加する。これは、第2B図に示すQ32のコレクタか
らの全電流がQ35のベースを過ぎて、従ってQ35がターン
オフし、Q40へのベース電流を減少させるまで、C₃のコ
レクタ電流を急激に増加させる。この機構は、Q40が極
端に飽和するのを防止し、この帰還がそれを過ぎさせる
ことを許容するほど、その出力コレクタが接地に近づく
まで駆動された時に、Q41のベース電圧を約0.12ボルト
にさせる。たとえ、増幅器42のオフセットが負で、出力
が例えば−0.5ミリボルトに行っても、結果は極端な飽
和とならず、出力電圧が理想値からずれた極僅かな誤差
を持つのみである。これらの状態下でも、回復時間或は
ステップ応答に変化はない。C₃を用いない場合は、発生
した極端な飽和の故に、回復時間が非常に増加する。従
って、C₃の追加は、C₁及びC₂のそれよりも更に好ましい
改良である。

即ち、通常の増幅器では、帰還が不平衡になると増幅器
が過剰に駆動され、このために前記飽和の問題が更に大
きくなるが、この問題は、以下に説明する特別な回路構
成により解決できる。

第７図を参照すると、駆動トランジスタQ40は、例えばN
PNトランジスタの場合、Ｐ型基板上でエピタキシャル成
長させられる通常の（ｎ層）エピタキシャル層EP₁と、
このエピタキシャル層に各々拡散されるコレクタ拡散層
C₁（n⁺）及びベース拡散層（ｐ）とを備えている。ま
た、ベース拡散層には、エミッタ拡散層Ｅ（n⁺）と、第
２図及び第４図の回路図に第２エミッタ拡散層として示
した第３コレクタ（第２のn⁺）拡散層電極C₃とが形成さ
れる。

この駆動トランジスタQ40は、コレクタ拡散層C₁が300μ
Ａの定電流素子に接続され、エミッタ拡散層Ｅが接地即
ちアナログ共通端子に接続され、拡散層電極C₃がトラン
ジスタQ35のベースに接続される。この拡散層電極C
₃は、その電位が通常駆動トランジスタQ40のベース電圧
に対して負でなく、従って電流がエミッタ拡散層に流入
しない。しかし、拡散層電極C₃は、増幅器42の出力電圧
がゼロに近づくにつれて、インバーテッドモード・コレ
クタとして作用し、即ちエミッタ拡散層Ｅ（n⁺）、ベー
ス拡散層（ｐ）及び、第３コレクタ（n⁺）拡散層C₃との
間でラテラルNPNトランジスタを構成し、この結果、第
３コレクタからエミッタに電流が流れて、トランジスタ
Q35のベースに供給されていた電流の一部をバイパスす
る。従って、トランジスタQ35は、エミッタ電流が減少
し、これによってトランジスタQ39,Q38のエミッタ電流
も減少するので、駆動トランジスタQ40は、ベース電流
の減少で極端な飽和が防止される。

即ち、駆動トランジスタQ40は、縦方向NPNトランジスタ
と、この縦方向NPNトランジスタのベース拡散層に形成
されたラテラルNPNトランジスタとを備えている。この
ラテラルNPNトランジスタは、第３コレクタ即ち付加電
極がベース拡散層を挟んで縦方向NPNトランジスタの第
２コレクタと対峙する構造を持っているので、縦方向NP
Nトランジスタの飽和の開始を検出する飽和検出手段と
して機能する。

この第３コレクタには、トランジスタQ35のベースと20
μＡの定電流素子とが接続されている。また、第３コレ
クタには、Q35、Q39及び40のベース・エミッタ電圧を合
計した電圧、即ち約2.0ボルトの電圧が印加されてい
る。従って、20μＡの定電流素子と、約2.0ボルトの電
圧とが、第３コレクタに対する制御信号発生手段として
機能する。

即ち、第３コレクタは、第２コレクタの電圧が約2.0ボ
ルト以上では、ラテラルNPNトランジスタのコレクタと
して機能しないが、第２コレクタの電圧が約2.0ボルト
以下になった時には、ラテラルNPNトランジスタのコレ
クタとして機能し始める。この第２コレクタの電圧が約
2.0ボルトから徐々に下降した時には、この第３コレク
タのコレクタ電流が増加し、この結果、Q35に供給され
得るベース電流が減少して、Q38〜39の合計エミッタ電
流も減少し、Q40のベース電流が減少して、Q40を飽和状
態にさせない。

従って、回路手段は、Q40のベースに電流を供給し得
る。Q38及びQ39からなるカレントミラーと、このカレン
トミラーの入力側に接続されるエミッタフォロワQ35と
を備えている。

要するに、このコレクタC₃は、トランジスタQ40の飽和
開始を検出する手段として機能し、Q35,39を含む内部帰
還ループを介して作動するので、適切な出力信号を与え
ながら飽和が更に進むのを防止する。従って増幅器全体
が過負荷となることが防止でき、単一電源電圧を用いて
いるにもかかわらず、出力電圧を降下させてゼロに近づ
けることができる。

本発明の他の態様によれば、トランジスタQ40からの出
力信号は、エピタキシャル成長前にｐ型基板に形成され
た埋込み層（n⁺）に達するまでエピタキシャル層内で拡
散された高濃度のn⁺プラグ拡散領域中に形成された第２
コレクタC₂から取り出される。このケルビン接続によ
り、従来のコレクタ拡散層C₁と埋込み層との間の内部抵
抗の両端に生ずる電圧降下の影響を回避することができ
る。勿論、トランジスタQ40の回りには、ｐ型基板に達
するまでｎ拡散されたｐ分離層が形成される。

このDA変換器は、第2A図の左上部と同様に第５図及び第
６図を参照すると、I²Ｌ回路、ECLノアゲート20及び電
流源トランジスタQ20〜Q27用基準電源に、かなり高電流
を供給するラテラルPNPトランジスタQ75を用いた高効率
バイアス回路を備えている。単一バイアス電源のトラン
ジスタQ75には、各要求バイアス電流に比例して、高注
入レベルで精密に作動する寸法を持つ別々のコレクタが
形成される。これらの条件の下で、βとI_CT（合計値）
の積は一定で、即ちβ・I_CT＝Ｋが成立する。トランジ
スタQ75は、１つのコレクタ60及びベースがカレントミ
ラー62に接続される。このコレクタ60は、第６図を参照
して詳細に説明すれば、コレクタがトランジスタQ75の
ベースに接続される帰還トランジスタQ73のベースに接
続される。コレクタ60及びトランジスタQ73のエミッタ
は、1.25:1の面積比のエミッタを各々有する一対のトラ
ンジスタQ76,Q77のコレクタに接続され、この結果面積
比に応じた電流が確立される。これら電流の合計の例え
ば4mAの合成電流はI²Ｌ主インジェクタレールG100に送
られる。このレールは、I²Ｌ回路に対する２つの給電端
子のうちの正側であり、負側がI²Ｌ型NPNトランジスタ
の半矢印のエミッタとして図示した埋込み層である。

図示したカレントミラーにおいて、トランジスタQ75の
ベース電流I_BはI_B＝α・I_CT・Ｍとなる。ここで、αは
全コレクタ電流に対するコレクタ60を流れるコレクタ電
流の比率、Ｍはカレントミラー比である。βはI_CT／I_B
として定義されるので、初めの装置構成特性から、β＝
αＭ＝I_CT/Kと展開することができる。ここで、Ｋは前
述した定数である。従って、バイアス電流のための異な
る回路部の要求に関してα及びＭを適切に調整すること
より、即ちトランジスタQ76、Q77のエミッタ及びトラン
ジスタQ75の分割コレクタの相対的面積を定めることに
よって、個々の回路部では安定したバイアス電流が得ら
れる。更に、第５図から明らかなように、この回路構成
は何等損失なく、バイアス用の電流を全て利用してい
る。事実、この回路はベース電流と帰還用コレクタのコ
レクタ電流とを各々回収してバイアス用の電流源とてい
る。第６図は、提案されるブロック図と実際の回路とは
直ちに比較できるように、第５図と並べて示してある。

以上、本発明の好ましい実施例について詳細に説明した
が、この実施例が必ずしも本発明を限定するものではな
く、ここに主張された説明を実施し得る限りにおいて当
業者によって種々の変形がなされ得るものである。

【図面の簡単な説明】

第１図は本発明の好ましい一実施例のブロック図、第2A
図及び第2B図は両者で以って同実施例の詳細な回路を示
す図、第３図は同実施例における電流源用の基準電流回
路を示す図、第４図は同実施例における増幅器の一態様
を示す回路図、第５図および第６図は各々同実施例にお
けるバイアス電流回路の機能を説明する図、第7A図は第
４図に示す増幅器に使用される駆動トランジスタの構造
を示す斜視断面図、第7B図は駆動トランジスタの各要素
を示す概略図、第7C図は駆動トランジスタの等価図であ
る。なお図面に用いた符号において、 22……I²Ｌ型データラッチ回路 32……R/2Rラダー回路 39……シャント定電圧回路 40……駆動トランジスタ 42……増幅器 62……カレントミラー

Claims

【特許請求の範囲】

【請求項１】一方が基準電位である２つの給電端子と、
可変入力信号を発生する信号発生回路と、前記給電端子
から作動電力が供給されると共に前記可変入力信号に対
応して変化する出力信号を発生する駆動トランジスタを
有する増幅器とを含むD/A変換器において、前記増幅器は、前記基準電位以下まで拡張されたレベル
範囲内の任意の出力レベルにおいて、前記入力信号に対
して忠実に変化する出力信号を発生するように構成され
て、飽和の開始を検出するための前記駆動トランジスタ内の
飽和検出手段と、前記飽和検出手段に接続されて、前記駆動トランジスタ
の飽和の程度を反映する制御信号を発生する制御信号発
生手段と、前記制御信号に応答でき、前記飽和を低減するように前
記駆動トランジスタに供給される駆動信号を自動的に調
整して、前記駆動トランジスタを飽和させないで前記基
準電位より下のレベルまでの前記出力信号を発生させる
回路手段とを備え、前記飽和検出手段は前記駆動トランジスタのベース拡散
領域に拡散されたコレクタ拡散層の付加電極を備え、前記駆動トランジスタは埋込層に接続され前記出力信号
を取り出し得る第２のコレクタ拡散層と、前記ベース拡
散領域中に拡散されたエミッタ拡散層とを備えたことを
特徴とするIC化されたD/A変換器。
【請求項２】前記駆動トランジスタは、所定の電流が供
給されるコレクタ拡散層を更に含む特許請求の範囲第１
項に記載のD/A変換器。
【請求項３】前記基準電位はアース電位である特許請求
の範囲第２項に記載のD/A変換器。