JPH07184211A - Motion vector detection circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ブロックマッチング法
により、動画像の動き補償符号化の際に用いる実数画素
精度の動きベクトルを検出する動きベクトル検出回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a motion vector detection circuit for detecting a motion vector of real pixel precision used in motion compensation coding of a moving image by a block matching method.
【０００２】[0002]
【従来の技術】現在、動画像の動き補償予測符号化の際
に用いる動きベクトルは、一般にブロックマッチング法
により検出される。このブロックマッチング法による動
きベクトル検出を、以下に説明する。図４に示すフレー
ム画像Ｓ上の、動きベクトルを検出しようとするブロッ
クを当該ブロックＳ、この当該ブロックＳ内の画素値を
総称してS(i,j)、当該ブロックＳをフレーム画像Ｒに投
影した位置から水平方向ｍ画素、垂直方向ｎ画素（ｍお
よびｎは実数値）の変位量だけ平行移動した位置にあ
る、当該ブロックＳと同サイズのブロックを試行ブロッ
クＲm,n、この試行ブロックＲm,n内の画素値を総称して
R(i+m,j+n）と呼ぶ事とする。この当該ブロックＳと、
予め探索範囲として定めた変位内で平行移動した位置に
ある試行ブロックＲm,nに対して、それぞれのブロック
内で同じ位置にある画素値の差分値の絶対値の総和値、
すなわち（式１）を計算する（以後この差分値の絶対値
の総和値をブロック間誤差値Ｄm,nと記す）。2. Description of the Related Art Currently, a motion vector used in motion compensation predictive coding of a moving image is generally detected by a block matching method. Motion vector detection by this block matching method will be described below. A block for which a motion vector is to be detected on the frame image S shown in FIG. 4 is the block S, pixel values in the block S are generically S (i, j), and the block S is a frame image R. A block of the same size as the block S located at a position translated from the projected position by a displacement amount of m pixels in the horizontal direction and n pixels in the vertical direction (m and n are real values) is a trial block R m, n . The pixel values in the block R m, n are collectively referred to as
Let's call it R (i + m, j + n). This block S,
A total value of absolute values of difference values of pixel values at the same position in each block with respect to the trial block R m, n located at a position translated in parallel within a displacement defined in advance as a search range,
That is, (Equation 1) is calculated (hereinafter, the sum of absolute values of the difference values is referred to as an inter-block error value D m, n ).
【０００３】[0003]
【数１】 [Equation 1]
【０００４】そして、この計算された全てのブロック間
誤差値Ｄm,nの中から最小のブロック間誤差値Ｄm,nを検
出し、当該ブロックＳから最小のブロック間誤差値Ｄ
m,nが計算された試行ブロックＲm,nまでの変位量ｍ、ｎ
を動きベクトルとするものである。Then, the minimum inter-block error value D m, n is detected from all the calculated inter-block error values D m, n , and the minimum inter-block error value D from the block S is detected.
Displacement amount m, n to trial block R m, n for which m, n is calculated
Is a motion vector.
【０００５】上記ブロックマッチング法により実数画素
精度の動きベクトルを検出する従来の動きベクトル検出
回路として、米国特許第４、９３７、６６６号公報の構
成が知られている。以下にこの従来の動きベクトル検出
回路について説明する。A configuration of US Pat. No. 4,937,666 is known as a conventional motion vector detecting circuit for detecting a motion vector of real number pixel accuracy by the block matching method. The conventional motion vector detection circuit will be described below.
【０００６】図５は、検出精度を1/2画素精度とした時
の従来の動きベクトル検出回路の構成図である。図５に
おいて、６０１は探索範囲内の画素値R(i,j)を入力する
入力端子、６０２は探索範囲内の画素値R(i,j+1)を入力
する入力端子、６０３は入力端子６０１に入力された画
素値R(i,j)と入力端子６０２に入力された画素値R(i,j+
1)の加算を行う加算器、６０４は入力端子６０１に入力
された画素値R(i,j)と、加算器６０３の出力値を交互に
選択して出力する選択器、６０５は加算器６０３及び、
選択器６０４から構成される垂直方向の補間を行う補間
回路Ｖ、６０６〜６０８は選択器６０４から出力された
値を保持するラッチ、６０９はラッチ６０６に保持され
た値と、ラッチ６０８に保持された値を加算する加算
器、６１０は加算器６０９から構成される水平方向の補
間を行う補間回路Ｈ、６１１はラッチ６０８に保持され
た値が出力されるバスＲ1、６１２は加算器６０９の出
力値が出力されるバスＲ2、６１３は当該ブロック内の
画素値S(i,j)を入力する入力端子、６１４は入力端子６
１３に入力された画素値S(i,j)が出力されるバスＳ、６
１５〜６１８はラッチ、６１９はバス６１１またはバス
６１２に出力されている値と、バス６１４に出力されて
いる値の差分値を計算し、その値をラッチ６１５に出力
する減算器、６２０はラッチ６１５に保持された値の絶
対値を計算し、その値をラッチ６１６に出力する絶対値
回路、６２１はラッチ６１６に保持された値とラッチ６
１８に保持された値を加算し、その値をラッチ６１７に
出力する加算器、６２２はラッチ６１５〜６１８、減算
器６１９、絶対値回路６２０及び、加算器６２１から構
成される演算素子、６２３は演算素子６２２と同様の構
成を持つ演算素子、６２４は演算素子６２２及び演算素
子６２３内のラッチ６１８に保持された値の中から最小
値を検出し、それに対応した動きベクトル値を出力する
最小値検出回路、６２５は検出された動きベクトル値が
出力される出力端子である。FIG. 5 is a block diagram of a conventional motion vector detection circuit when the detection accuracy is 1/2 pixel accuracy. In FIG. 5, 601 is an input terminal for inputting pixel values R (i, j) within the search range, 602 is an input terminal for inputting pixel values R (i, j + 1) within the search range, and 603 is an input terminal. Pixel value R (i, j) input to 601 and pixel value R (i, j + input to input terminal 602
1) is an adder for performing addition, 604 is a selector for alternately selecting and outputting the pixel value R (i, j) input to the input terminal 601 and the output value of the adder 603, and 605 is an adder 603. as well as,
An interpolation circuit V configured by the selector 604 for performing vertical interpolation, 606 to 608 are latches for holding the value output from the selector 604, 609 is a value held in the latch 606 and the latch 608. 610 is an adder 609 that performs horizontal interpolation, and 611 is a bus R 1 to which the value held in the latch 608 is output, and 612 is an adder 609. The buses R 2 and 613 to which the output value is output are input terminals for inputting the pixel values S (i, j) in the block, and 614 is the input terminal 6.
The bus S, 6 from which the pixel value S (i, j) input to 13 is output
15 to 618 are latches, 619 is a subtracter that calculates a difference value between the value output to the bus 611 or bus 612 and the value output to the bus 614, and outputs the value to the latch 615, and 620 is a latch An absolute value circuit for calculating the absolute value of the value held in 615 and outputting the value to the latch 616, 621 is the value held in the latch 616 and the latch 6
18 is an adder that adds the values held in 18 and outputs the value to the latch 617; 622 is an arithmetic element composed of the latches 615 to 618, the subtractor 619, the absolute value circuit 620, and the adder 621; An arithmetic element having the same configuration as the arithmetic element 622, 624 is a minimum value that detects the minimum value from the values held in the latch 618 in the arithmetic element 622 and the arithmetic element 623, and outputs a motion vector value corresponding to it. The detection circuit 625 is an output terminal to which the detected motion vector value is output.
【０００７】以上の様に構成された従来の動きベクトル
検出回路について、説明を簡単にするため当該ブロック
Ｓのサイズを３×３とし、探索範囲内の画素値R(i,j)、
当該ブロックＳ内の画素値S(i,j)を用いて、（表１）の
タイミングを参照しながら、以下にその動作を説明す
る。In the conventional motion vector detection circuit configured as described above, the size of the block S is set to 3 × 3 and the pixel value R (i, j) within the search range is set to simplify the description.
The operation of the pixel value S (i, j) in the block S will be described below with reference to the timing shown in Table 1.
【０００８】[0008]
【表１】 [Table 1]
【０００９】入力端子６０１には、（表１）のタイミン
グの入力端子６０１の欄に示すように、２クロック期間
に探索範囲内の画素値が１画素値ずつ、R(0,0),R(1,0),
R(2,0),R(3,0),R(0,1),R(1,1),R(2,1),R(3,1),R(0,2),R
(1,2),R(2,2),R(3,2)の順に入力される。また、これと
並行して入力端子６０２にも、（表１）の入力端子６０
２の欄に示すように、２クロック期間に探索範囲内の画
素値が１画素値ずつ、R(0,1),R(1,1),R(2,1),R(3,1),R
(0,2),R(1,2),R(2,2),R(3,2),R(0,3),R(1,3),R(2,3),R
(3,3)の順に入力される。すなわち、入力端子６０２に
入力された探索範囲内の画素値は、同クロックに入力端
子６０１に入力された画素値R(i,j)の位置に対して、垂
直方向に１画素ずれた位置に存在する画素値R(i,j+1)で
ある。In the input terminal 601, as shown in the column of the input terminal 601 of the timing of (Table 1), the pixel value in the search range is R (0,0), (1,0),
R (2,0), R (3,0), R (0,1), R (1,1), R (2,1), R (3,1), R (0,2), R
(1,2), R (2,2), R (3,2) are input in this order. Further, in parallel with this, the input terminal 602 also has the input terminal 60 of (Table 1).
As shown in the column of 2, the pixel value in the search range is one pixel value at a time in two clock periods, R (0,1), R (1,1), R (2,1), R (3,1 ), R
(0,2), R (1,2), R (2,2), R (3,2), R (0,3), R (1,3), R (2,3), R
Input in order of (3,3). That is, the pixel value in the search range input to the input terminal 602 is at a position shifted by one pixel in the vertical direction with respect to the position of the pixel value R (i, j) input to the input terminal 601 at the same clock. It is the existing pixel value R (i, j + 1).
【００１０】入力端子６０１に入力された画素値R(i,j)
及び入力端子６０２に入力された画素値R(i,j+1)は補間
回路６０５に入力される。補間回路６０５では、加算器
６０３により、入力された画素値R(i,j)と画素値R(i,j+
1)の加算値が計算され、更にその加算値R(i,j)+R(i,j+
1)が1/2され、これをR(i,j)とR(i,j+1)の補間画素値R
(i,j+0.5)として出力する。そして、選択器６０４によ
り、各クロックに、入力端子６０１より入力された画素
値R(i,j)と、加算器６０３により計算された補間画素値
R(i,j+0.5)が交互に出力され、その結果ラッチ６０６に
は、（表１）のラッチ６０６の欄に示したような値が保
持される。Pixel value R (i, j) input to the input terminal 601
The pixel value R (i, j + 1) input to the input terminal 602 is input to the interpolation circuit 605. In the interpolation circuit 605, the pixel value R (i, j) and the pixel value R (i, j +) input by the adder 603 are input.
The additional value of 1) is calculated, and the additional value R (i, j) + R (i, j +
1) is halved, and this is interpolated pixel value R of R (i, j) and R (i, j + 1)
Output as (i, j + 0.5). Then, the pixel value R (i, j) input from the input terminal 601 and the interpolated pixel value calculated by the adder 603 are input at each clock by the selector 604.
R (i, j + 0.5) is alternately output, and as a result, the latch 606 holds the value as shown in the column of the latch 606 in (Table 1).
【００１１】ラッチ６０６に入力された値は、順次ラッ
チ６０７、ラッチ６０８に転送される。The value input to the latch 606 is sequentially transferred to the latch 607 and the latch 608.
【００１２】補間回路６１０では、上記ラッチ６０８に
保持された値が、そのままバス６１１に出力されると共
に、加算器６０９により、上記ラッチ６０８とラッチ６
０６に保持された値の加算値が計算され、更にその加算
値を1/2した値がバス６１２に出力される。ラッチ６０
６に保持されている値は、ラッチ６０８に保持されてい
る値に対して２クロック後に補間回路６０５内の選択器
６０４から出力された値である。ラッチ６０８に画素値
R(i,j)が保持されていたとすると、ラッチ６０６には画
素値R(i+1,j)が保持されており、上記加算器６０９によ
りバス６１２には画素値R(i,j)と画素値R(i+1,j)の補間
画素値R(i+0.5,j)が出力される。また、ラッチ６０８に
補間画素値R(i,j+0.5)が保持されていたとすると、ラッ
チ６０６には補間画素値R(i+1,j+0.5)が保持されてお
り、バス６１２には補間画素値R(i,j+0.5)と補間画素値
R(i+1,j+0.5)の補間画素値R(i+0.5,j+0.5)が出力され、
この結果、バス６１１ならびにバス６１２には、（表
１）のバス６１１、バス６１２の欄に示したような値が
出力される。In the interpolation circuit 610, the value held in the latch 608 is output to the bus 611 as it is, and the adder 609 causes the latch 608 and the latch 6 to operate.
The added value of the values held in 06 is calculated, and a value obtained by halving the added value is output to the bus 612. Latch 60
The value held in 6 is the value output from the selector 604 in the interpolation circuit 605 two clocks after the value held in the latch 608. Pixel value in latch 608
If R (i, j) is held, the latch 606 holds the pixel value R (i + 1, j), and the adder 609 holds the pixel value R (i, j) on the bus 612. And the interpolated pixel value R (i + 0.5, j) of the pixel value R (i + 1, j) is output. If the latch 608 holds the interpolated pixel value R (i, j + 0.5), the latch 606 holds the interpolated pixel value R (i + 1, j + 0.5), and the bus 612 holds the interpolated pixel value R (i + 1, j + 0.5). Interpolated pixel value R (i, j + 0.5) and interpolated pixel value
The interpolated pixel value R (i + 0.5, j + 0.5) of R (i + 1, j + 0.5) is output,
As a result, the values as shown in the columns of the buses 611 and 612 in (Table 1) are output to the buses 611 and 612.
【００１３】また、入力端子６１３には、（表１）の入
力端子６１３の欄に示すように、奇数クロックにバス６
１１に出力されている画素値R(i,j)と同じ位置にある当
該ブロックＳ内の画素値S(i,j)が２クロック期間に１画
素値ずる入力され、バス６１４に出力される。Further, as shown in the column of the input terminal 613 in (Table 1), the input terminal 613 has a bus 6 at an odd clock.
The pixel value S (i, j) in the block S at the same position as the pixel value R (i, j) output to 11 is input by shifting one pixel value in two clock periods and output to the bus 614. .
【００１４】演算素子１ ６２２では、以下の動作がパ
イプラインで行われる。減算器６１９により、バス６１
１に出力されている値と、バス６１４に出力されている
値の差分値が計算され、その値がラッチ６１５に保持さ
れる。そして、絶対値回路６２０により、ラッチ６１５
に保持されている差分値の絶対値が計算され、その値が
ラッチ６１６に保持される。更に、２段のカスケード接
続されたラッチ６１７〜６１８と加算器６２１によって
構成される累積加算回路により、ラッチ６１６に２クロ
ックおきに保持される差分値の絶対値の累積加算値が計
算される。In the arithmetic element 1 622, the following operations are performed in a pipeline. The subtractor 619 allows the bus 61
The difference value between the value output to 1 and the value output to the bus 614 is calculated, and the value is held in the latch 615. Then, the absolute value circuit 620 causes the latch 615 to
The absolute value of the difference value held in is calculated and the value is held in the latch 616. Further, the cumulative addition circuit composed of the two stages of cascade-connected latches 617 to 618 and the adder 621 calculates the cumulative addition value of the absolute values of the difference values held in the latch 616 every two clocks.
【００１５】（表１）のタイミングに示すように、第３
クロックから２クロック周期に、バス６１１には画素値
R(i,j)が、バス６１４には画素値S(i,j)が出力されてい
る。また第４クロックから２クロック周期に、バス６１
１には補間画素値R(i,j+0.5)が、バス６１４には画素値
S(i,j)が出力されている。この為、演算素子６２２で
は、|S(i,j)-R(i,j)|及び|s(i,j)-R(i,j+0.5)|の累積加
算値、つまりブロック間誤差値Ｄ0,0ならびにブロック
間誤差値Ｄ0,0.5が計算される。演算素子６２３も演算
素子６２２と同様の構成をもつが、演算素子６２３は演
算素子６２２と違い、バス６１１ではなくバス６１２に
接続されている為、|S(i,j)-R(i+0.5,j)|及び|s(i,j)-R
(i+0.5,j+0.5)|の累積加算値、つまりブロック間誤差値
Ｄ0.5,0ならびにブロック間誤差値Ｄ0.5,0.5が計算され
る。As shown in the timing of (Table 1), the third
Pixel values on the bus 611 every two clock cycles from the clock
R (i, j) and the pixel value S (i, j) are output to the bus 614. In addition, the bus 61 is switched from the fourth clock to the second clock cycle.
1 is the interpolated pixel value R (i, j + 0.5), and bus 614 is the pixel value
S (i, j) is output. Therefore, in the arithmetic element 622, the cumulative addition value of | S (i, j) -R (i, j) | and | s (i, j) -R (i, j + 0.5) | The value D 0,0 and the interblock error value D 0,0.5 are calculated. The arithmetic element 623 also has the same configuration as the arithmetic element 622, but unlike the arithmetic element 622, since the arithmetic element 623 is connected to the bus 612 instead of the bus 611, | S (i, j) -R (i + 0.5, j) | and | s (i, j) -R
(i + 0.5, j + 0.5 ) | of the cumulative addition value, i.e. inter-block error value D 0.5, 0 and inter-block error value D 0.5,0.5 is calculated.
【００１６】演算素子６２２及び演算素子６２３で計算
されたブロック間誤差値Ｄv,wは（ｖ，ｗは0,0.5）、最
小値検出回路６２４に転送され、ここで最小のブロック
間誤差値Ｄx,yが求められる。そして、当該ブロックＳ
から、この最小のブロック間誤差値Ｄx,yが計算された
試行ブロックＲx,yまでの変位量ｘ，ｙ、つまり動きベ
クトルが出力端子６２５に出力される。The interblock error value D v, w calculated by the arithmetic elements 622 and 623 (v, w is 0,0.5) is transferred to the minimum value detection circuit 624, where the minimum interblock error value is calculated. D x, y is required. Then, the block S
From this , the displacement amount x, y to the trial block R x, y for which this minimum inter-block error value D x, y is calculated, that is, the motion vector is output to the output terminal 625.
【００１７】[0017]
【発明が解決しようとする課題】しかしながら、上記従
来の動きベクトル検出回路では、同回路内に、画素値S
(i,j)と画素値または補間画素値R(i+v,j+w)しか存在し
ない為、演算素子ではブロック間画素値Ｄv,wしか計算
できず、水平垂直方向に関し共に0〜0.5の探索範囲内の
動きベクトルしか検出できないという問題点を有してい
た。However, in the above-described conventional motion vector detection circuit, the pixel value S
Since only (i, j) and the pixel value or the interpolated pixel value R (i + v, j + w) exist, only the inter-block pixel value D v, w can be calculated by the arithmetic element, and both 0 to 0 in the horizontal and vertical directions. There was a problem that only motion vectors within the search range of 0.5 could be detected.
【００１８】本発明は上記従来の問題点を解決するもの
で、探索範囲を水平に関し−ｘ〜ｘ、垂直方向に関し−
ｙ〜ｙとした動きベクトルを検出する動きベクトル検出
回路を提供することを目的とする。The present invention solves the above-mentioned conventional problems. The search range is -x to x in the horizontal direction and -x in the vertical direction.
An object of the present invention is to provide a motion vector detection circuit that detects a motion vector defined as y to y.
【００１９】[0019]
【課題を解決するための手段】この目的を達成するため
に本発明の動きベクトル検出回路は、探索範囲内の画素
値を入力し、入力した画素の補間画素値を求め、入力し
た画素値ならびに入力した画素の補間画素値を出力する
補間回路と、当該ブロック内の画素値を入力し、入力し
た当該ブロック内の画素値を遅延させ出力する遅延回路
と、探索範囲内の試行ブロックの数だけ存在し、探索範
囲内の画素値と当該ブロック内の画素値との、または、
探索範囲内の画素から求めた補間画素値と当該ブロック
内の画素値との差分値の絶対値の累積加算値を計算する
演算素子と、上記演算素子で計算された差分値の絶対値
の累積加算値から、最小の差分値の絶対値の累積加算値
を検出し、当該ブロックから最小の差分値の絶対値の累
積加算値を検出した探索範囲内の試行ブロックまでの変
位量を、動きベクトル値として出力する最小値検出回路
を有している。In order to achieve this object, a motion vector detection circuit of the present invention inputs a pixel value within a search range, obtains an interpolated pixel value of the input pixel, and An interpolation circuit that outputs the interpolated pixel value of the input pixel, a delay circuit that inputs the pixel value in the block and delays and outputs the input pixel value in the block, and the number of trial blocks within the search range The pixel value that exists and is within the search range and the pixel value in the block, or
An arithmetic element for calculating the cumulative addition value of the absolute value of the difference value between the interpolated pixel value obtained from the pixels in the search range and the pixel value in the block, and the accumulation of the absolute value of the difference value calculated by the arithmetic element From the addition value, the cumulative addition value of the absolute value of the minimum difference value is detected, and the displacement amount from the block to the trial block in the search range where the cumulative addition value of the absolute value of the minimum difference value is detected is calculated as a motion vector. It has a minimum value detection circuit that outputs the value.
【００２０】[0020]
【作用】この構成によって、遅延回路が、入力した当該
ブロックＳ内の画素値S(i,j)を遅延させ、演算素子内に
画素値S(i+p,j+q)（ｐ及びｑは・・・,-2,-1,0,1,2,・・・）
を出力する事ができる為、各演算素子ではブロック間誤
差値Ｄ(v-p),(w-q)が計算でき、水平方向に関して−｜
ｖ−ｐ｜〜｜ｖ−ｐ｜、垂直方向−｜ｗ−ｑ｜〜｜ｗ−
ｑ｜の探索範囲の動きベクトルを検出することができ
る。With this configuration, the delay circuit delays the input pixel value S (i, j) in the block S and stores the pixel value S (i + p, j + q) (p and q in the arithmetic element. Is ..., -2, -1,0,1,2, ...)
Since it is possible to output, the inter-block error values D (vp), (wq) can be calculated in each arithmetic element, and − |
v-p |-| v-p, vertical direction- | w-q |-| w-
The motion vector in the search range of q | can be detected.
【００２１】[0021]
【実施例】以下に本発明の一実施例について、図面を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００２２】図１は、検出精度を1/2画素精度とした時
の本発明の動きベクトル検出回路の構成図である。図１
において、１０１は探索範囲内の画素値R(i,j)を入力す
る入力端子、１０２は入力端子１０１に入力された画素
値R(i,j)を、入力端子１０１に１ラインの画素値が入力
される期間だけ遅延させる１ライン遅延器、１０３〜１
０４はそれぞれ入力端子１０１に入力された画素値R(i,
j)、１ライン遅延器１０２から出力される値を、入力端
子１０１に１画素値が入力される期間だけ遅延させる１
画素遅延器、１０５〜１０８はそれぞれ入力端子１０１
に入力された画素値R(i,j)と１画素遅延器１０３から出
力される値、入力端子１０１に入力された画素値R(i,j)
と１ライン遅延器１０２から出力された値、１ライン遅
延器１０２から出力された値と１画素遅延器１０４から
出力された値、加算器１０５から出力された値と加算器
１０７から出力された値を加算する加算器、１０９は１
ライン遅延器１０２、１画素遅延器１０３〜１０４及
び、加算器１０５〜１０８から構成される補間回路、１
１０〜１１３はそれぞれ、入力端子１０１に入力された
画素値R(i,j)、加算器１０５の出力値、加算器１０６の
出力値、加算器１０８の出力値が出力されるバスＲ1〜
Ｒ4、１１４は当該ブロックＳの画素値S(i,j)を入力す
る入力端子、１１５は入力端子１１４に入力された画素
値S(i,j)を、入力端子１１４に１ラインの画素値が入力
される期間だけ遅延させる１ライン遅延器、１１６〜１
１７はそれぞれ入力端子１１４に入力された画素値S(i,
j)、１ライン遅延器１１５から出力された値を、入力端
子１１４に１画素値が入力される期間だけ遅延させる１
画素遅延器、１１８は１ライン遅延器１１５及び、１画
素遅延器１１６〜１１７から構成される遅延回路、１１
９〜１２２はそれぞれ入力端子１１４に入力された画素
値S(i,j)、１画素遅延器１１６の出力値、１ライン遅延
器１１５の出力値、１画素遅延器１１７の出力値が出力
されるバスＳ1〜Ｓ4、１２３〜１２４はラッチ、１２５
はバス１１０に出力されている値とバス１１９に出力さ
れている値の差分値の絶対値を計算し、その値をラッチ
１２３に出力する絶対値差分回路、１２６はラッチ１２
３に保持された値とラッチ１２４に保持された値を加算
し、その値をラッチ１２４に出力する加算器、１２７は
ラッチ１２３〜１２４、絶対値差分回路１２５及び加算
回路１２６から構成される演算素子１、１２８〜１３５
は演算素子１と同様の構成を持つ演算素子２〜演算素子
９、１３６は演算素子１２７〜演算素子１３５内のラッ
チ１２４に保持された値から最小値を検出し、それに対
応した動きベクトル値を出力する最小値検出回路、１３
７は検出した動きベクトルが出力される出力端子であ
る。FIG. 1 is a block diagram of the motion vector detection circuit of the present invention when the detection accuracy is 1/2 pixel accuracy. Figure 1
, 101 is an input terminal for inputting the pixel value R (i, j) within the search range, 102 is the pixel value R (i, j) input to the input terminal 101, and the pixel value of one line is input to the input terminal 101 1-line delay device for delaying only the period in which
04 are pixel values R (i,
j) Delay the value output from the 1-line delay unit 102 by a period in which 1 pixel value is input to the input terminal 101 1
Pixel delay devices 105 to 108 are input terminals 101, respectively.
Input pixel value R (i, j) and the value output from the 1-pixel delay unit 103, pixel value R (i, j) input to the input terminal 101
And the value output from the 1-line delay device 102, the value output from the 1-line delay device 102, the value output from the 1-pixel delay device 104, the value output from the adder 105, and the output value from the adder 107 An adder for adding values, 109 is 1
An interpolator composed of a line delay device 102, 1-pixel delay devices 103 to 104, and adders 105 to 108, 1
Each 10-113, is input to the input terminal 101 pixel values R (i, j), the output value of the adder 105, the output value of the adder 106, a bus R 1 output value is output from the adder 108 to
R 4 and 114 are input terminals for inputting the pixel value S (i, j) of the block S, 115 are pixel values S (i, j) input to the input terminal 114, and pixels of one line are input to the input terminal 114. 1-line delay device for delaying only the period in which a value is input, 116 to 1
17 are pixel values S (i,
j) Delay the value output from the 1-line delay device 115 by a period in which 1 pixel value is input to the input terminal 114 1
Pixel delay device 118 is a delay circuit composed of one line delay device 115 and one pixel delay devices 116 to 117.
9 to 122 respectively output the pixel value S (i, j) input to the input terminal 114, the output value of the 1-pixel delay unit 116, the output value of the 1-line delay unit 115, and the output value of the 1-pixel delay unit 117. Buses S 1 to S 4 and 123 to 124 are latches, 125
Is an absolute value difference circuit that calculates the absolute value of the difference value between the value output to the bus 110 and the value output to the bus 119, and outputs that value to the latch 123, and 126 is the latch 12
3 is added to the value held in the latch 124, and the value held in the latch 124 is added, and the adder 127 outputs the value to the latch 124. Operation 127 is composed of the latches 123 to 124, the absolute value difference circuit 125, and the addition circuit 126. Element 1, 128-135
Represents a minimum value from the values held in the latches 124 in the arithmetic elements 127 to 135, and calculates the motion vector value corresponding to the arithmetic elements 2 to 9 and 136 having the same configuration as the arithmetic element 1. Minimum value detection circuit for output, 13
An output terminal 7 outputs the detected motion vector.
【００２３】以上のように構成された動きベクトル検出
回路について、説明を簡単にする為に当該ブロックＳの
サイズを３×３とし、探索範囲内の画素値R(i,j)、当該
ブロックＳ内の画素値S(i,j)を用い、（表２）及び（表
３）のタイミングを参照しながら説明する。In the motion vector detection circuit configured as described above, the size of the block S is set to 3 × 3, and the pixel value R (i, j) within the search range The pixel value S (i, j) in the above will be used to explain with reference to the timings in (Table 2) and (Table 3).
【００２４】[0024]
【表２】 [Table 2]
【００２５】[0025]
【表３】 [Table 3]
【００２６】入力端子１０１より、（表２）及び（表
３）のタイミングチャートの入力端子１０１の欄に示す
ように、各クロックに探索範囲内の画素値がR(-1,-1),R
(0,-1),R(1,-1),R(2,-1),R(3,-1),R(-1,0),R(0,0),R(1,
0),R(2,0),R(3,0),・・・,R(3,3)の順に、補間回路１０９
に入力される。補間回路１０９では、１ライン遅延器１
０２及び１画素遅延器１０３〜１０４により、入力端子
１０１から入力された画素値R(i,j)に対し、１つ前に入
力された画素値、１ライン前に入力された画素値、１ラ
インと１つ前に入力された画素値が求められる。すなわ
ち、これらの画素値は入力端子１０１から入力された画
素値R(i,j)に対し、それぞれ水平方向に１画素、垂直方
向に１画素、水平垂直方向に１画素ずれた位置のに存在
する画素値R(i-1,j)、画素値R(i,j-1)、画素値R(i-1,j-
1)である。From the input terminal 101, as shown in the columns of the input terminal 101 in the timing charts of (Table 2) and (Table 3), the pixel value within the search range is R (-1, -1), at each clock. R
(0, -1), R (1, -1), R (2, -1), R (3, -1), R (-1,0), R (0,0), R (1,
0), R (2,0), R (3,0), ..., R (3,3) in that order.
Entered in. In the interpolation circuit 109, the 1-line delay unit 1
02 and the 1-pixel delay devices 103 to 104, the pixel value input one before the pixel value R (i, j) input from the input terminal 101, the pixel value input one line before, The pixel value input immediately before the line is obtained. That is, these pixel values exist at positions shifted by 1 pixel in the horizontal direction, 1 pixel in the vertical direction, and 1 pixel in the horizontal and vertical directions with respect to the pixel value R (i, j) input from the input terminal 101. Pixel value R (i-1, j), pixel value R (i, j-1), pixel value R (i-1, j-
1).
【００２７】次に、加算器１０５により画素値R(i,j)と
画素値R(i-1,j)の加算値R(i,j)+R(i-1,j)が計算され、
更にこの加算値R(i,j)+R(i-1,j)が1/2され、画素値R(i,
j)と画素値R(i-1,j)の補間画素値R(i-0.5,j)が、加算器
１０６により画素値R(i,j)と画素値R(i,j-1)の加算値R
(i,j)+R(i,j-1)が計算され、更にこの加算値R(i,j)+R
(i,j-1)が1/2され、画素値R(i,j)と画素値R(i,j-1)の補
間画素値R(i,j-0.5)が、加算器１０７により画素値R(i,
j-1)と画素値R(i-1,j-1)の加算値R(i,j-1)+R(i-1,j-1)
が計算され、加算器１０８により上記加算器１０５の出
力する加算値R(i,j)+R(i,j-1)と上記加算器１０７から
出力される加算値R(i,j-1)+R(i-1,j-1)の加算値R(i,j)+
R(i-1,j)+R(i,j-1)+R(i-1,j-1)が計算され、更にこの加
算値R(i,j)+R(i-1,j)+R(i,j-1)+R(i-1,j-1)が1/4され、
画素値R(i,j)と画素値R(i-1,j)と画素値R(i,j)と画素値
R(i,j-1)の補間画素値R(i-0.5,j-0.5)が求められる。Next, the adder 105 calculates the sum R (i, j) + R (i-1, j) of the pixel value R (i, j) and the pixel value R (i-1, j). ,
Further, the added value R (i, j) + R (i-1, j) is halved to obtain the pixel value R (i, j
j) and the interpolated pixel value R (i-0.5, j) between the pixel value R (i-1, j) and the pixel value R (i, j) and the pixel value R (i, j-1) by the adder 106. Addition value R
(i, j) + R (i, j-1) is calculated, and this added value R (i, j) + R
(i, j-1) is halved, and the pixel value R (i, j) and the interpolated pixel value R (i, j-0.5) of the pixel value R (i, j-1) are added by the adder 107. Pixel value R (i,
j-1) and pixel value R (i-1, j-1) added value R (i, j-1) + R (i-1, j-1)
Is calculated, and the added value R (i, j) + R (i, j-1) output from the adder 105 and the added value R (i, j-1) output from the adder 107 are calculated by the adder 108. ) + R (i-1, j-1) addition value R (i, j) +
R (i-1, j) + R (i, j-1) + R (i-1, j-1) is calculated, and this added value R (i, j) + R (i-1, j ) + R (i, j-1) + R (i-1, j-1) is 1/4,
Pixel value R (i, j) and pixel value R (i-1, j) and pixel value R (i, j) and pixel value
The interpolated pixel value R (i-0.5, j-0.5) of R (i, j-1) is obtained.
【００２８】そして、入力端子１０１から入力された画
素値R(i,j)がそのままバス１１０に出力されると共に、
求められた補間画素値R(i-0.5,j)、補間画素値R(i,j-0.
5)、補間画素値R(i-0.5,j-0.5)がそれぞれ、バス１１
１、バス１１２、バス１１３に出力されるので、この結
果、１１０から１１３のバスＲ1〜バスＲ4には、図２及
び図３のバスＲ1〜バスＲ4の欄に示す様な値が出力され
る。Then, the pixel value R (i, j) input from the input terminal 101 is directly output to the bus 110, and
Obtained interpolation pixel value R (i-0.5, j), interpolation pixel value R (i, j-0.
5), interpolation pixel value R (i-0.5, j-0.5)
1, bus 112, because the output to the bus 113, As a result, the 110 from 113 buses R 1 ~ Bus R 4 of, such as shown in the column buses R 1 ~ Bus R 4 in FIG. 2 and FIG. 3 values Is output.
【００２９】また、入力端子１１４からは、図２及び図
３の入力端子１１４の欄に示すように、各クロックに当
該ブロックＳ内の画素値がS(0,0),S(0,1),S(0,2),S(1,
0),S(1,1),S(1,2),S(2,0),S(2,1),S(2,2),S(2,3)の順に
入力される。Further, from the input terminal 114, as shown in the column of the input terminal 114 in FIGS. 2 and 3, the pixel values in the block S at each clock are S (0,0), S (0,1). ), S (0,2), S (1,
0), S (1,1), S (1,2), S (2,0), S (2,1), S (2,2), S (2,3) are input in this order.
【００３０】入力された画素値S(i,j)は遅延回路１１８
に入力される。遅延回路１１８では、１ライン遅延器１
１５及び、１画素遅延器１１６〜１１７により、入力端
子１１４から入力された画素値S(i,j)に対し、１つ前に
入力された画素値、１ライン前に入力された画素値、１
ラインと１つ前に入力された画素値が求められる。すな
わち、これらの画素値は入力端子１１４から入力された
画素値S(i,j)に対し、それぞれ水平方向に１画素、垂直
方向に１画素、水平垂直方向に１画素ずれた位置に存在
する画素値S(i-1,j)、画素値S(i,j-1)、画素値S(i-1,j-
1)である。そして、入力端子１１４から入力された画素
値S(i,j)がそのままバスＳ1 １１９に出力すると共に、
求められた画素値S(i-1,j)、画素値S(i,j-1)、画素値S
(i-1,j-1)が、それぞれバスＳ2 １２０、バスＳ3 １
２１、バスＳ4 １２２に出力されるので、この結果１
１９〜１２２のバスＳ1〜バスＳ4には、（表２）及び
（表３）のバスＳ1〜バスＳ4の欄に示す様な値が出力さ
れる。The input pixel value S (i, j) is delayed by the delay circuit 118.
Entered in. In the delay circuit 118, the 1-line delay unit 1
15 and the pixel value input from the input terminal 114 by the 15 and 1-pixel delay units 116 to 117, the pixel value input immediately before, the pixel value input one line before, 1
The pixel value input immediately before the line is obtained. That is, these pixel values exist at positions shifted by 1 pixel in the horizontal direction, 1 pixel in the vertical direction, and 1 pixel in the horizontal and vertical directions with respect to the pixel value S (i, j) input from the input terminal 114. Pixel value S (i-1, j), pixel value S (i, j-1), pixel value S (i-1, j-
1). Then, the pixel value S (i, j) input from the input terminal 114 is directly output to the bus S 1 119, and
Obtained pixel value S (i-1, j), pixel value S (i, j-1), pixel value S
(i-1, j-1) are bus S 2 120 and bus S 3 1 respectively
21 and output to bus S 4 122, so this result 1
The bus S 1 ~ Bus S 4 of 19 to 122, (Table 2) and values such as shown in the column buses S 1 ~ Bus S 4 (Table 3) is output.
【００３１】演算素子１２６では、以下の動作がパイプ
ラインで行われる。絶対値差分回路１２５により、バス
１１０に出力されている画素値R(i,j)と、バス１１９に
出力されている画素値S(i,j)の差分値の絶対値|R(i,j)-
S(i,j)|が計算され、その値がラッチ１２２に保持され
る。そして、加算器１２５とラッチ１２３により構成さ
れる累積加算回路により、ラッチ１２２に保持される差
分値の絶対値|S(i,j)-R(i,j)|の累積加算値、つまりブ
ロック間誤差値Ｄ0,0が計算され、その値がラッチ１２
３に保持される。In the arithmetic element 126, the following operations are performed in a pipeline. By the absolute value difference circuit 125, the absolute value | R (i, j of the difference value between the pixel value R (i, j) output to the bus 110 and the pixel value S (i, j) output to the bus 119. j)-
S (i, j) | is calculated and the value is held in the latch 122. Then, by the cumulative addition circuit configured by the adder 125 and the latch 123, the cumulative addition value of the absolute value | S (i, j) -R (i, j) | of the difference value held in the latch 122, that is, the block The inter-error value D 0,0 is calculated and that value is latched 12
Held at 3.
【００３２】１２７〜１３４の演算素子２〜演算素子９
も演算素子１２６と同様の構成もつが、各演算素子内の
絶対値差分回路１２５に接続されているバスの組み合わ
せがそれぞれ異なる為に、（表４）に示す様なブロック
間誤差値Ｄk,lが計算される（ｋ、ｌは-0.5,0,0.5）。Calculation elements 2 to 9 of 127 to 134
Also has the same configuration as the arithmetic element 126, but since the combinations of buses connected to the absolute value difference circuit 125 in each arithmetic element are different, the inter-block error value D k, l is calculated (k, l is -0.5,0,0.5).
【００３３】[0033]
【表４】 [Table 4]
【００３４】１２７〜１３６の演算素子１〜演算素子９
で計算されたブロック間誤差値Ｄk, lは、最小値検出回
路１３７に転送され、ここで最小のブロック間誤差値Ｄ
x,yが求められる。そして、当該ブロックＳから、その
求められた最小のブロック間誤差値Ｄx,yが計算された
試行ブロックＲx,yまでの変位量ｘ，ｙ、つまり動きベ
クトルが出力端子１３７に出力される。Calculation elements 1 to 9 of 127 to 136
The inter-block error value D k, l calculated in step 1 is transferred to the minimum value detection circuit 137, where the minimum inter-block error value D
x, y is required. Then, the displacement amount x, y from the block S to the trial block R x, y for which the calculated minimum inter-block error value D x, y is calculated, that is, the motion vector is output to the output terminal 137. .
【００３５】以上のように本実施例によれば、補間回路
１０９により、入力した探索範囲内の画素値R(i,j)から
画素値R(i,j)、補間画素値R(i-0.5,j)、補間画素値R(i,
j-0.5)、補間画素値R(i-0.5,j-0.5)が求められ、遅延回
路１１８により、入力した当該ブロック内の画素値S(i,
j)が遅延され、画素値S(i,j)、画素値S(i-1,j)、画素値
S(i,j-1)、画素値S(i-1,j-1)が求められ、これら求めた
画素値が、１２７〜１３５の演算素子１〜演算素子９内
の絶対値差分回路１２５に、（表４）に示す様な組み合
わせで入力される為、差分値の絶対値の累積加算値を計
算する、１２７〜１３５の演算素子１〜演算素子９に
は、ブロック間誤差値Ｄk,lが計算される。そして、最
小値検出回路１３６により、上記１２７〜１３５の演算
素子１〜演算素子９で計算されたブロック間誤差値Ｄ
k,lの中から最小のブロック間誤差値Ｄx,y及び、当該ブ
ロックＳからその最小のブロック間誤差値Ｄx,yが計算
された試行ブロックＲx,yまでの変位量ｘ，ｙが検出さ
れるので、水平垂直方向に関し共に-0.5〜0.5の探索範
囲から1/2画素精度の動きベクトルを検出することがで
きる。As described above, according to this embodiment, the interpolation circuit 109 causes the pixel value R (i, j) within the input search range to the pixel value R (i, j) and the interpolation pixel value R (i- 0.5, j), interpolation pixel value R (i,
j-0.5) and the interpolated pixel value R (i-0.5, j-0.5) are obtained, and the delay circuit 118 inputs the pixel value S (i,
j) is delayed, pixel value S (i, j), pixel value S (i-1, j), pixel value
S (i, j-1) and the pixel value S (i-1, j-1) are obtained, and the obtained pixel values are the absolute value difference circuits 125 in the arithmetic elements 1 to 9 of 127 to 135. Since the input is made in the combination as shown in (Table 4), the inter-block error value D k is calculated in the arithmetic elements 1 to 9 of 127 to 135 for calculating the cumulative addition value of the absolute values of the difference values. , l is calculated. Then, the inter-block error value D calculated by the arithmetic element 1 to arithmetic element 9 of 127 to 135 by the minimum value detection circuit 136.
The minimum inter-block error value D x, y from k, l and the displacement amount x, y from the block S to the trial block R x, y in which the minimum inter-block error value D x, y is calculated. Is detected, it is possible to detect a half-pixel precision motion vector from the search range of -0.5 to 0.5 in both the horizontal and vertical directions.
【００３６】なお、本実施例では、1/2画素精度の動き
ベクトルを検出したが、1/z画素精度の動きベクトル検
出を検出する場合、図２に示した様な補間回路により、
検出精度の画素値または補間画素値R(i-k,j-k)（ｋは
0、1/z、2/z、3/z...(z-1)/z）を発生させ、探索範囲内
の試行ブロックの数だけ存在する各演算素子内の絶対値
差分回路に、以下に示す組み合わせの接続をすれば（ａ
は0、1/z、2/z、3/z...(z-1)/z、ｂは1/z、2/z、3/z...
(z-1)/z） R(i-a,j-a)とS(i,j) R(i-b,j-a)とS(i-1,j) R(1-a,j-b)とS(i,j-1) R(i-b,j-b)とS(i-1,j-1) 各演算素子ではブロック間誤差値Ｄc,dが計算されるの
で（ｃ，ｄは-(z-1)/z、-(z-2)/z、-(z-3)/z...-1/z、
0、1/z、2/z、3/z...(z-1)/z）、水平垂直方向に関し共
に-(z-1)/z〜(z-1)/zの探索範囲内から1/z画素精度の動
きベクトルを検出できる事は言うまでもない。なお、図
３は図２における回路Ａの詳細ブロック結線図である。In this embodiment, the 1 / 2-pixel precision motion vector is detected. However, when detecting the 1 / z pixel precision motion vector detection, the interpolation circuit as shown in FIG.
Pixel value of detection accuracy or interpolated pixel value R (ik, jk) (k is
0, 1 / z, 2 / z, 3 / z ... (z-1) / z) is generated, and in the absolute value difference circuit in each arithmetic element existing by the number of trial blocks in the search range, If you connect the following combinations (a
0, 1 / z, 2 / z, 3 / z ... (z-1) / z, b is 1 / z, 2 / z, 3 / z ...
(z-1) / z) R (ia, ja) and S (i, j) R (ib, ja) and S (i-1, j) R (1-a, jb) and S (i, j -1) R (ib, jb) and S (i-1, j-1) Since the inter-block error value D c, d is calculated in each arithmetic element (c and d are-(z-1) / z ,-(Z-2) / z,-(z-3) / z ...- 1 / z,
0, 1 / z, 2 / z, 3 / z ... (z-1) / z), both in the horizontal and vertical directions within the search range of-(z-1) / z ~ (z-1) / z It goes without saying that it is possible to detect a motion vector with 1 / z pixel accuracy from. 3 is a detailed block connection diagram of the circuit A in FIG.
【００３７】[0037]
【発明の効果】以上のように本発明は、探索範囲内の画
素値を入力し、入力した画素の補間画素値を求め、入力
した画素値ならびに入力した画素の補間画素値を出力す
る補間回路と、当該ブロック内の画素値を入力し、入力
した当該ブロック内の画素値を遅延させ出力する遅延回
路と、探索範囲内の試行ブロックの数だけ存在し、探索
範囲内の画素値と当該ブロック内の画素値との、または
探索範囲内の画素から求めた補間画素値と当該ブロック
内の画素値との差分値の絶対値の累積加算値を計算する
演算素子と、上記演算素子で計算された差分値の絶対値
の累積加算値から、最小の差分値の絶対値の累積加算値
を検出し、当該ブロックから最小の差分値の絶対値の累
積加算値を検出した探索範囲内の試行ブロックまでの変
位量を、動きベクトル値として出力する最小値検出回路
を設ける事により、上記遅延回路が、入力した当該ブロ
ック内の画素値を上記補間回路の出力に合わせて遅延さ
せる為、従来の動きベクトル検出回路では検出不可能で
あった水平方向−ｘ〜ｘ、垂直方向−ｙ〜ｙの探索範囲
から、検出精度を高めた動きベクトルを検出できる優れ
た動きベクトル検出回路を実現できるものである。INDUSTRIAL APPLICABILITY As described above, the present invention inputs an pixel value within a search range, obtains an interpolated pixel value of an input pixel, and outputs an input pixel value and an interpolated pixel value of an input pixel. And a delay circuit for inputting the pixel value in the block, delaying and outputting the input pixel value in the block, and the number of trial blocks in the search range, the pixel value in the search range and the block An arithmetic element for calculating the cumulative addition value of the absolute value of the difference value between the pixel value in the block or the pixel value in the block and the interpolated pixel value obtained from the pixel in the search range, and the arithmetic element The trial block in the search range in which the cumulative addition value of the absolute values of the minimum difference values is detected from the cumulative addition value of the absolute values of the difference values, and the cumulative addition value of the absolute values of the minimum difference values is detected from the block. The amount of displacement up to By providing the minimum value detection circuit that outputs as a pixel value, the delay circuit delays the input pixel value in the block according to the output of the interpolation circuit, so it cannot be detected by the conventional motion vector detection circuit. It is possible to realize an excellent motion vector detection circuit that can detect a motion vector with higher detection accuracy from the search range of -x to x in the horizontal direction and -y to y in the vertical direction.
【図１】本発明の一実施例における動きベクトル検出回
路のブロック結線図FIG. 1 is a block connection diagram of a motion vector detection circuit according to an embodiment of the present invention.
【図２】同実施例における動きベクトル検出回路の要部
である1/z画素精度の補間値を出力する補間回路のブロ
ック結線図FIG. 2 is a block connection diagram of an interpolation circuit that outputs an interpolation value of 1 / z pixel precision, which is a main part of the motion vector detection circuit in the embodiment.
【図３】同補間回路の要部ブロック結線図FIG. 3 is a block diagram of a main part of the interpolation circuit.
【図４】従来のブロックマッチング法の概念図FIG. 4 is a conceptual diagram of a conventional block matching method.
【図５】従来の動きベクトル検出回路のブロック結線図FIG. 5 is a block connection diagram of a conventional motion vector detection circuit.
１０１ 入力端子 １０２ １ライン遅延器 １０３〜１０４ １画素遅延器 １０５〜１０８ 加算器 １０９ 補間回路 １１０〜１１３ バスＲ1〜バスＲ4 １１４ 入力端子 １１５ １ライン遅延器 １１６〜１１７ １画素遅延器 １１８ 遅延回路 １１９〜１２２ バスＳ1〜バスＳ4 １２３〜１２４ ラッチ １２５ 絶対値差分回路 １２６ 加算器 １２７〜１３５ 演算素子１〜演算素子９ １３６ 最小値検出回路 １３７ 出力端子 ６０１〜６０２ 入力端子 ６０３ 加算器 ６０４ 選択器 ６０５ 補間回路Ｖ ６０６〜６０８ ラッチ ６０９ 加算器 ６１０ 補間回路Ｈ ６１１〜６１２ バスＲ1〜バスＲ2 ６１３ 入力端子 ６１４ バスＳ ６１５〜６１８ ラッチ ６１９ 減算器 ６２０ 絶対値回路 ６２１ 加算器 ６２２〜６２３ 演算素子１〜演算素子２ ６２４ 最小値検出回路 ６２５ 出力端子101 Input Terminal 102 1 Line Delay Device 103-104 1 Pixel Delay Device 105-108 Adder 109 Interpolation Circuit 110-113 Bus R 1 -Bus R 4 114 Input Terminal 115 1 Line Delay Device 116-117 1 Pixel Delay Device 118 Delay Circuit 119 to 122 Bus S 1 to Bus S 4 123 to 124 Latch 125 Absolute value difference circuit 126 Adder 127 to 135 Calculation element 1 to calculation element 9 136 Minimum value detection circuit 137 Output terminal 601 to 602 Input terminal 603 Adder 604 Selector 605 Interpolation circuit V 606 to 608 Latch 609 Adder 610 Interpolation circuit H 611 to 612 Bus R 1 to Bus R 2 613 Input terminal 614 Bus S 615 to 618 Latch 619 Subtractor 620 Absolute value circuit 621 Adder 622 to 623 Arithmetic element 1 to arithmetic element 2 624 Small value detection circuit 625 outputs terminal
Claims (1)
画素の補間画素値を求め、入力した画素値ならびに入力
した画素の補間画素値を出力する補間回路と、当該ブロ
ック内の画素値を入力し、入力した当該ブロック内の画
素値を遅延させ出力する遅延回路と、探索範囲内の試行
ブロックの数だけ存在し、探索範囲内の画素値と当該ブ
ロック内の画素値との、または探索範囲内の画素から求
めた補間画素値と当該ブロック内の画素値との差分値の
絶対値の累積加算値を計算する演算素子と、上記演算素
子で計算された差分値の絶対値の累積加算値から、最小
の差分値の絶対値の累積加算値を検出し、当該ブロック
から最小の差分値の絶対値の累積加算値を検出した探索
範囲内の試行ブロックまでの変位量を、動きベクトル値
として出力する最小値検出回路を備え、上記遅延回路
が、入力した当該ブロック内の画素値を上記補間回路の
出力に合わせて遅延させる事により、水平方向に関し−
ｘ〜ｘ、垂直方向に関し−ｙ〜ｙの探索範囲から検出精
度を高めた動きベクトルを検出できる事を特徴とした動
きベクトル検出回路。1. An interpolation circuit which inputs a pixel value within a search range, obtains an interpolated pixel value of the input pixel, and outputs an input pixel value and an interpolated pixel value of the input pixel, and a pixel value in the block. A delay circuit that delays and outputs the input pixel value in the block, and the number of trial blocks in the search range exists, and the pixel value in the search range and the pixel value in the block, or An arithmetic element for calculating the cumulative addition value of the absolute value of the difference value between the interpolated pixel value obtained from the pixels in the search range and the pixel value in the block, and the accumulation of the absolute value of the difference value calculated by the arithmetic element From the addition value, the cumulative addition value of the absolute value of the minimum difference value is detected, and the displacement amount from the block to the trial block in the search range where the cumulative addition value of the absolute value of the minimum difference value is detected is calculated as a motion vector. Minimum output as a value A value detection circuit is provided, and the delay circuit delays the input pixel value in the block in accordance with the output of the interpolation circuit, thereby
A motion vector detection circuit characterized by being able to detect a motion vector with higher detection accuracy from a search range of -y to y in the x to x and vertical directions.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32907893A JP3052711B2 (en) | 1993-12-24 | 1993-12-24 | Motion vector detection circuit |
| US08/363,120 US5659364A (en) | 1993-12-24 | 1994-12-23 | Motion vector detection circuit |
| US08/903,024 US5793443A (en) | 1993-12-24 | 1997-07-30 | Motion vector detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32907893A JP3052711B2 (en) | 1993-12-24 | 1993-12-24 | Motion vector detection circuit |
Publications (2)
| Publication Number | Publication Date |
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| JPH07184211A true JPH07184211A (en) | 1995-07-21 |
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ID=18217381
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| Application Number | Title | Priority Date | Filing Date |
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| JP32907893A Expired - Lifetime JP3052711B2 (en) | 1993-12-24 | 1993-12-24 | Motion vector detection circuit |
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| Country | Link |
|---|---|
| JP (1) | JP3052711B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896301A1 (en) * | 1997-08-06 | 1999-02-10 | Victor Company Of Japan, Limited | Stereoscopic image interpolating apparatus and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05328332A (en) * | 1992-05-14 | 1993-12-10 | Nippon Telegr & Teleph Corp <Ntt> | High parallel movement-compensated computing element |
-
1993
- 1993-12-24 JP JP32907893A patent/JP3052711B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05328332A (en) * | 1992-05-14 | 1993-12-10 | Nippon Telegr & Teleph Corp <Ntt> | High parallel movement-compensated computing element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0896301A1 (en) * | 1997-08-06 | 1999-02-10 | Victor Company Of Japan, Limited | Stereoscopic image interpolating apparatus and method |
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| JP3052711B2 (en) | 2000-06-19 |
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