JPH07177523A - ビデオデータデコーダのアーキテクチャ - Google Patents

ビデオデータデコーダのアーキテクチャ

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JPH07177523A
JPH07177523A JP6190390A JP19039094A JPH07177523A JP H07177523 A JPH07177523 A JP H07177523A JP 6190390 A JP6190390 A JP 6190390A JP 19039094 A JP19039094 A JP 19039094A JP H07177523 A JPH07177523 A JP H07177523A
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Abstract

(57)【要約】 【目的】 所要メモリシステムに効率的且つ迅速にアク
セスして充分な処理速度が得られるビデオデータ復号ア
ーキテクチャを提供する。 【構成】 ビデオデータ処理装置は第１のサブストレー
トと第２のサブストレートとを含み、システムデコー
ダ、入力バッファ及び構文解析回路が第１のサブストレ
ート上に形成されている。構文解析回路は入力データス
トリームからビデオデータ情報を検索し、量子化解除ユ
ニット及び変換ユニットを通して係数を供給する。更
に、運動ベクトル情報が構文解析回路から出力される。
第２のサブストレートは複数のフレームバッファを含
む。フレームバッファは復号されたビデオ情報を記憶す
る。運動補償モジュールはビデオデータストリーム並び
に復号済の他の画像から受けた情報に対する予測される
計算を遂行する。ラスタ走査出力バッファは復号された
ビデオ情報を出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはデータ処理
の分野に関し、特定的には改良されたビデオデータ復号
アーキテクチャに関する。
【０００２】
【従来の技術】最新のデータ伝送における重要な面は、
データ転送速度を高めるためのデータ圧縮及び圧縮解除
に関する能力である。これらの重要性は、大量のデータ
を含むビデオデータ伝送を取り扱う上で特に明白であ
る。全運動ビデオは、画像の解像力及び大きさに依存し
て毎秒 30 フレーム（もしくは画像）程度で符号化し、
伝送し、復号し、そして表示することを含む。これらの
応用に含まれる転送すべきデータは莫大な量になり得る
から、データ伝送問題も極めて困難になり得る。ビデオ
データの伝送に固有の問題は、画像がある瞬時から別の
瞬時までは大きく変化しないことから、ビデオデータの
順次フレームは大きい冗長度を有しているという事実に
よって救われる。即ち、この事実から、ビデオデータの
１つのフレームとその隣接するフレームとの間の差分を
通信する差分信号を符号化することができる。加えて、
単一の画像内の対象を追跡することは可能であり、それ
らの運動は、これもまた符号化することができる運動ベ
クトルとして表現することができる。これによりある画
像を横切って運動する対象を符号化するために必要なデ
ータは、その対象に対応付けられたデータを符号化し、
次いで運動ベクトルを符号化して次のフレーム内のその
対象が何処へ移動したかを指示することによって大幅に
減少させることができる。
【０００３】データストリーム内に含まれる圧縮された
画像、差分データで表されている予測情報、及び運動補
償ベクトル情報（これらは全てが符号化されている）を
復号するためには、膨大な量のデータ処理が必要であ
る。復号プロセス中に隣接画像を使用することから、こ
の復号プロセスに含まれるデータ処理は、大量のメモリ
アクセスを必要とする。データ圧縮のこれらの種々の技
術を使用するためには、ビデオデータ復号装置の速度及
び操作性におけるメモリへのアクセス能力が臨界的な要
因になってきている。
【０００４】
【発明の概要】従って、種々のデータ圧縮技術を使用す
ることが可能な、しかも所要メモリシステムに効率的
に、且つ迅速にアクセスすることによって充分な処理速
度を提供するビデオデータ復号アーキテクチャに対する
要望が存在している。本発明によれば、先行アーキテク
チャが有していた欠陥を実質的に減少乃至は排除するビ
デオデータ復号アーキテクチャが提供される。本発明の
一実施例によれば、第１の集積された半導体サブストレ
ート上に形成された構文解析回路及びデータ変換回路を
具備するビデオデータ処理装置が提供される。運動補償
回路及び画像メモリ回路は第２の集積された半導体サブ
ストレート上に構成されている。本発明のさらなる実施
例によれば、システムデコーダ回路及び入力バッファ回
路も第１の半導体サブストレート上に形成されている。
また出力バッファ回路が第２の半導体サブストレート上
に構成されている。以下に添付図面を参照して本発明の
実施例を説明する。
【０００５】
【実施例】図１はビデオデータ復号装置１０の概要ブロ
ック線図である。装置１０は、例えばＭＰＥＧ構文を使
用して符号化されたオーディオ及びビデオデータからな
っていてよい符号化されたデータストリームを受信する
ように動作可能である。装置１０は、符号化されたデー
タストリームから特定のビデオチャネルを抽出し、抽出
したチャネルを復号し、そして復号されたビデオデータ
のフレームを出力して表示させるように動作可能であ
る。本発明の重要な技術的長所は、装置１０が第１の半
導体サブストレート１２及び第２の半導体サブストレー
ト１４上に形成されていることである。このアーキテク
チャの利点に関しては以下に説明するが、要約すれば、
装置１０の成分をサブストレート１２及び１４に細分し
たことによってサブストレート１２及び１４の外部への
データ転送が最小になることから、装置１０を最も効率
的に動作させることができる。半導体サブストレートか
ら外部へデータを転送するには、外部バスの形成及び動
作が必要である。外部バスは本質的に半導体サブストレ
ート内部バスよりも低速であり、集積システム内に外部
バスを実現するために必要な費用及び大きさの点から見
て高価である。
【０００６】再び図１を参照する。装置１０は、符号化
された入力データストリームを受信するように動作可能
なシステムデコーダ１６を含む。システムデコーダ１６
は、合衆国特許出願一連番号 08/021,007 号“集積され
たオーディオデコーダシステム及び動作方法”、合衆国
特許出願一連番号 08/054,127 号“オーディオデコーダ
回路及び方法”、合衆国特許出願一連番号 08/054,768
号“ハードウェアフィルタ回路”、及び合衆国特許出願
一連番号 08/054,126 号“システムデコーダ回路及び動
作方法”の図２を参照して記述されているシステムデコ
ーダ回路に類似のアーキテクチャ及び回路からなること
ができる。システムデコーダ１６は、符号化された入力
データストリームを多重化解除（デマルチプレクス）し
てデータストリームから単一のビデオチャネルを抽出
し、そのチャネルを構成しているデータを入力バッファ
１８へ出力するように動作する。入力バッファ１８は、
システムデコーダ１６が抽出したチャネルを記憶するの
に充分な量のダイナミックランダムアクセスメモリを備
えている。本発明の代替実施例によれば、システムデコ
ーダ１６はサブストレート１２とは異なる分離したサブ
ストレート上に形成させることができる。システムデコ
ーダ１６は、多チャネルの情報を抽出して幾つかの復号
装置へ供給するように動作させることができる。例え
ば、ビデオデータ復号装置１０は、分離したオーディオ
復号装置（両装置は同一の符号化されたデータストリー
ム内に含まれる異なるチャネルに対して並列に動作す
る）と並列に動作させることができる。装置１０及び分
離したオーディオ復号装置は、入力データストリームを
２もしくはそれ以上の並列復号装置に対して多重化解除
するように動作するシステム復号回路もしくは集積され
たシステム復号装置を共有することができる。本発明の
更に別の実施例によれば、入力バッファ１８も並列復号
装置に共有させることができ、またシステムデコーダ１
６と同一のサブストレート上に形成させることも、もし
くは代替として別の専用バッファサブストレート上に形
成させることもできる。
【０００７】入力バッファ１８内に記憶されたデータ
は、構文解析（ parser ）回路２０によって入力バッフ
ァ１８から検索される。入力バッファ１８内に記憶され
たデータは、ホフマン符号化されている。構文解析回路
２０は、ホフマン符号を復号するように機能する。入力
バッファ１８内に記憶されたデータは、復号すべき画像
に対応付けられた情報の少なくとも２つの基本集合から
なる。情報の第１の集合は一組の離散余弦変換係数から
なる。この情報は、この情報を量子化することによって
圧縮されている。実際の離散余弦変換係数を抽出するた
めに必要なこの情報は、構文解析回路２０から量子化解
除（ dequantization ）機能を遂行する量子化解除ユニ
ット２２へ印加される。量子化解除された情報は、逆離
散余弦変換（ＩＤＣＴ）ユニット２４へ出力される。変
換ユニット２４はデータに対して逆離散余弦変換を遂行
して実際のビデオ画像データを形成し、このデータをサ
ブストレート１２から出力する。構文解析回路２０は、
入力バッファ１８内に記憶されているデータストリーム
から、運動ベクトルデータからなる情報の第２の集合を
抽出するようにも機能する。この運動ベクトル情報は構
文解析回路２０からサブストレート１２の外へ出力さ
れ、運動補償回路２６へ供給される。図１に示すこの回
路２６は運動補償モジュール２６ａ及び運動補償モジュ
ール２６ｂからなり、サブストレート１４上に形成され
ている。変換されたビデオ画像データは逆離散余弦変換
ユニット２４から、サブストレート１４上に形成された
入力バッファ２８へ出力される。
【０００８】運動補償モジュール２６ａは、半画素算術
論理演算ユニット（ＡＬＵ）３０と入力バッファ３２と
からなる。同様に、運動補償モジュール２６ｂは、半画
素ＡＬＵ３４と入力バッファ３６とからなる。ＡＬＵ３
０及び３４は構文解析回路２０から運動ベクトル情報を
受信し、運動補償計算を遂行して差分画像データを求
め、それを入力バッファ３２及び３６内に記憶する。運
動補償モジュール２６ａは、Ｉピクチャフレームバッフ
ァ３８からビデオ画像データをも受信している。同様
に、運動補償モジュール２６ｂはＰピクチャフレームバ
ッファ４０からビデオ画像データを受信している。以下
に説明するように、運動補償モジュール２６ａ及び２６
ｂは、Ｉピクチャ及びＰピクチャからのデータを使用し
て差分信号を形成し、これらの信号は加算モジュール４
２において入力バッファ２８からの信号に加算される。
加算モジュール４２の出力は、Ｉピクチャフレームバッ
ファ３８、Ｐピクチャフレームバッファ４０もしくはＢ
ピクチャフレームバッファ４４へ選択的に入力すること
ができる。Ｉピクチャフレームバッファ３８、Ｐピクチ
ャフレームバッファ４０もしくはＢピクチャフレームバ
ッファ４４内に記憶されているピクチャデータは、ラス
タ走査出力バッファ４６へ出力することができる。ラス
タ走査出力バッファ４６は、フレームバッファ３８、４
０及び４４から情報を検索し、ビデオデータを適当な表
示装置へ出力する。
【０００９】本発明の代替実施例によれば、ラスタ走査
出力バッファ４６は、物理的にフレームバッファ３８、
４０及び４４とは異なるサブストレート上に配置するこ
とができる。例えば、ラスタ走査出力バッファ４６はサ
ブストレート１２上に位置決めすると有利であるかも知
れない。ラスタ走査出力バッファ４６は、ビデオ画像の
濾波を含む種々の事後処理機能を遂行するシステムを含
むこともできる。図２は、ＭＰＥＧ構文を使用して符号
化されたビデオ画像を担持するデータストリームを復号
する際の装置１０の動作を示すデータ流れ図である。図
２の最上部は、入力データの流れの始めにＩピクチャが
含まれていることを示している。図２の最上部に示す正
しいデータストリームは、多重化されたデータストリー
ムからシステムデコーダ１６によって検索され、前述し
たように入力バッファ１８へ配置される。次いで構文解
析回路２０は最初のＩピクチャに対応付けられたデータ
を検索し、そのデータを量子化解除ユニット２２及び逆
離散余弦変換ユニット２４へ直接供給する。ＭＰＥＧ構
文によれば、Ｉピクチャはそれに対応付けられた運動ベ
クトルを有しておらず、変換ユニット２４によって形成
される画像はビデオ画像データの完全フレームである。
データのこのフレームは入力バッファ２８へ供給され、
加算モジュール４２において運動補償モジュール２６ａ
及び２６ｂからの０値と加算される。このような変化し
ない画像データは入力バッファ２８からＩピクチャフレ
ームバッファ３８内へ供給される。図２の最下部に示す
ように、Ｉピクチャフレームバッファ３８内に記憶され
たＩピクチャが、ラスタ走査出力バッファ４６によって
出力されるビデオデータの最初の出力である。
【００１０】入力データストリームからの情報の次のフ
レームは、Ｐピクチャに対応するデータからなる。
“Ｐ”ピクチャとは“予測される”ピクチャの意であ
る。ＩピクチャからのデータはＰピクチャの値を予測す
るために使用される。符号化に当たって、データストリ
ーム全体はＰピクチャとＩピクチャとの差分と、そのフ
レーム内の対象の位置の変化を決定する運動ベクトルだ
けが符号化されて圧縮されている。従って、構文解析回
路２０はデータストリームから差分情報を検索し、この
差分情報は量子化解除ユニット２２において量子化解除
され、そして変換ユニット２４において変換される。次
いで差分信号は入力バッファ２８内に記憶される。同様
に、運動ベクトル情報は運動補償モジュール２６ａに供
給される。半画素ＡＬＵ３０は運動ベクトルから、及び
Ｉピクチャフレームバッファから情報を検索し、運動補
償されたフレームを計算して入力バッファ３２へ出力す
る。次いで加算モジュール４２は、入力バッファ３２か
らの補償済フレームと、入力バッファ２８内に記憶され
ている差分信号とを加算して、データの全Ｐピクチャフ
レームを形成する。このデータはＰピクチャフレームバ
ッファ４０内に記憶される。
【００１１】より良好な予測を達成するために、半画素
ＡＬＵ３０及び半画素ＡＬＵ３４は隣接する画素の値を
平均することができる。運動ベクトルをより良好に予測
できるようにするために、単一の画素、２画素もしくは
４画素を平均することができる。入力データ流からの次
の２つの画像はＢピクチャからなる。Ｂピクチャは、Ｂ
ピクチャが最終データ出力のＩピクチャとＰピクチャと
の間に位置決めされるものとして、順方向予測及び逆方
向予測の両方を使用する。即ち、Ｂピクチャ情報の最初
のフレームは構文解析回路２０から量子化解除ユニット
２２及び変換ユニット２４へ供給される。変換ユニット
２４からの出力も差分信号であり、入力バッファ２８内
へ入力される。Ｂピクチャフレームに対応付けられた運
動ベクトル情報は、運動補償モジュール２６ａ及び運動
補償モジュール２６ｂへ出力される。順方向予測は、運
動補償モジュール２６ａにおいてＩピクチャフレームバ
ッファ３８からデータを検索することによって遂行され
る。同様に、逆方向予測は、運動補償モジュール２６ｂ
においてＰピクチャフレームバッファ４０からデータを
検索することによって遂行される。信号は、入力バッフ
ァ２８、入力バッファ３２及び入力バッファ３６から検
索され、Ｂピクチャフレームバッファ４４内にロードさ
れる前に加算モジュール４２において一緒に平均され
る。
【００１２】図２の最下部に示す出力データ流は、Ｐピ
クチャが復号されてＰピクチャフレームバッファ４０内
へロードされた後に、Ｉピクチャが出力されることを示
している。２つのＢピクチャ画像がＢピクチャフレーム
バッファ内へ順次にロードされて直ちに出力される。次
いで入力データ流内の次のＰピクチャが、第１のＰピク
チャが出力される直前にＩピクチャフレームバッファ３
８内へロードされる。順方向の予測ができることを使用
して、第１のＰピクチャが第２のＰピクチャを復号する
ために使用される。次いで順方向及び逆方向の両予測が
できることを利用して第３及び第４のＢピクチャが第１
及び第２のＰピクチャを使用して復号される。本発明の
一実施例によれば、ピクチャ品質の劣化を防ぐためにほ
ぼ 0.5秒毎に１回Ｉピクチャがデータストリーム内に含
ませている。Ｉピクチャが完全に復号された後に、次の
Ｉピクチャが現れるまで順方向もしくは逆方向予測の何
れかを使用して、ビデオフレームの次の 0.5 秒分がそ
れぞれ復号される。再度図１を参照する。本発明のアー
キテクチャの長所は、サブストレート１２とサブストレ
ート１４との間に必要な通信に関してフレームバッファ
３８、４０及び４４と運動補償モジュール２６ａ及び２
６ｂとの間の必要な通信を調べれば明らかである。他の
ビデオ画像を引き続いて復号するために使用されるビデ
オ画像を記憶するのに必要なメモリが、これらの他の画
像を形成する計算を遂行する運動補償モジュール２６ａ
及び２６ｂと同一のサブストレート上に位置決めされて
いるので、装置１０の動作中のビデオ画像メモリへのア
クセスの大部分が単一の半導体サブストレート上で行わ
れるようになる。もし復号された画像を記憶するために
汎用メモリモジュールを使用すれば、他の画像を復号す
るために必要な画像データへのアクセスは、運動補償計
算回路と外部メモリとの間の外部バスを通して遂行しな
ければならない。必要な動作速度を得るためには、これ
らの外部バスは全画像を極めて高速でアップロード及び
ダウンロードするように充分な帯域幅を有していなけれ
ばならない。ＭＰＥＧで構文する場合、データの単一の
フレームは４メガバイトの情報からなる。それ故、外部
メモリを使用して装置を動作させるには 64 ビット幅の
外部バスを有する 16 メガバイトの外部メモリが必要で
ある。 64 ビット幅の外部バスは極めて高価であり、ま
た動作に大電力を消費する。
【００１３】対照的に、本発明のアーキテクチャによれ
ば、運動補償回路と同一のサブストレート上にメモリを
形成することができる。従って、情報をビデオメモリか
ら運動補償計算ユニットへ経路指定するのに必要なバス
はサブストレート１４上に形成される。１つのサブスト
レート上に形成されたバスの電力消費は外部バスに比し
て遥かに少なく、また外部バスよりも遥かに高速で動作
させることができる。以上の如く、大きい外部バスを必
要とすることなく、符号化されたビデオデータを効率的
に処理できるアーキテクチャが提供されたのである。サ
ブストレート１２とサブストレート１４との間の接続
は、並列運動ベクトル伝送のための１つもしくは２つの
８ビット幅のバスと、変換ユニット２４から入力バッフ
ァ２８への入力のための１つの８ビットバスとで構成す
ることができる。更に、外部メモリを使用しそして運動
補償モジュール２６ａ及び２６ｂとフレームバッファ３
８、４０及び４４との間に外部通信を必要とする場合ほ
ど、これらのバスが頻繁に使用されることはない。以上
の記載に関連して、以下の各項を開示する。 （１） 符号化されたデータストリームを処理するため
のビデオデータ処理装置であって、第１の半導体サブス
トレート上に形成され、データストリームの少なくとも
一部分を構文解析して符号化された画像データと運動ベ
クトルデータとを出力するように動作可能な構文解析回
路と、上記第１の半導体サブストレート上に形成されて
いて上記構文解析回路に接続され、上記画像データを処
理するように動作可能な変換回路と、第２の半導体サブ
ストレート上に形成されていて上記構文解析回路に接続
され、上記運動ベクトルデータを処理するように動作可
能な運動補償回路と、上記第２の半導体サブストレート
上に形成され、ビデオ画像データの少なくとも１つの完
全フレームを表すデータを記憶するように動作可能な画
像メモリ回路とを具備することを特徴とするビデオデー
タ処理装置。
【００１４】（２） 上記符号化されたデータストリー
ムは、複数の多重化されたデータストリームからなり、
上記装置が、上記第１の半導体サブストレート上に形成
され、上記符号化されたデータストリームを多重化解除
して多重化されたデータストリームの単一のデータスト
リームを抽出し、上記単一の抽出されたデータストリー
ムを上記構文解析回路へ出力するように動作可能なシス
テムデコーダ回路をも備えている上記（１）に記載の装
置。 （３） 上記第１の半導体サブストレート上に形成され
ていて上記システムデコーダ回路と上記構文解析回路と
に接続され、上記システムデコーダ回路から上記単一の
抽出されたデータストリームを受信して記憶し、上記単
一の抽出されたデータストリームを上記構文解析回路へ
出力するように動作可能な入力バッファ回路をも備えて
いる上記（２）に記載の装置。 （４） 上記変換回路は、上記画像データを量子化解除
するように動作可能な量子化解除回路と、上記量子化解
除された画像データを変換するように動作可能な離散余
弦変換回路とを備えている上記（１）に記載の装置。
【００１５】（５） 上記画像メモリ回路は、符号化さ
れたデータストリームから検索されたＩピクチャのビデ
オ画像を表す復号された画像データを記憶するように動
作可能なＩピクチャメモリと、符号化されたデータスト
リームから検索されたＰピクチャのビデオ画像を表す復
号された画像データを記憶するように動作可能なＰピク
チャメモリと、符号化されたデータストリームから検索
されたＢピクチャのビデオ画像を表す復号された画像デ
ータを記憶するように動作可能なＢピクチャメモリとを
備えている上記（１）に記載の装置。 （６） 上記運動補償回路は、上記Ｉピクチャメモリに
接続されていて上記Ｉピクチャメモリからビデオ画像デ
ータを検索するように動作可能な半画素算術論理演算ユ
ニットを備えている上記（５）に記載の装置。 （７） 上記運動補償回路は、上記Ｐピクチャメモリに
接続されていて上記Ｐピクチャメモリからビデオ画像デ
ータを検索するように動作可能な半画素算術論理演算ユ
ニットを備えている上記（５）に記載の装置。 （８） 上記画像メモリ回路に接続され、復号されたビ
デオ画像データを検索して上記復号されたビデオ画像デ
ータを装置から出力するように動作可能なラスタ走査出
力回路をも備えている上記（１）に記載の装置。
【００１６】（９） 上記ラスタ走査出力回路は、上記
第１の半導体サブストレート上に形成されている上記
（６）に記載の装置。 （１０） 上記ラスタ走査出力回路は、上記第２の半導
体サブストレート上に形成されている上記（６）に記載
の装置。 （１１） 上記運動補償回路は、半画素算術論理演算ユ
ニットを備えている上記（１）に記載の装置。 （１２） 複数の多重化されたデータストリームからな
る符号化されたデータストリームを処理するためのビデ
オデータ処理装置であって、第１の半導体サブストレー
ト上に形成され、符号化されたデータストリームを多重
化解除して多重化されたデータストリームの単一のデー
タストリームを抽出し、上記単一の抽出されたデータス
トリームを出力するように動作可能なシステムデコーダ
回路と、上記第１の半導体サブストレート上に形成され
ていて上記システムデコーダ回路に接続され、上記シス
テムデコーダ回路から上記単一の抽出されたデータスト
リームを受信して上記単一の抽出されたデータストリー
ムを出力するように動作可能な入力バッファ回路と、上
記第１の半導体サブストレート上に形成されていて上記
入力バッファ回路に接続され、上記単一の抽出されたデ
ータストリームを構文解析して符号化された画像データ
及び運動ベクトルデータを出力するように動作可能な構
文解析回路と、上記第１の半導体サブストレート上に形
成されていて上記構文解析回路に接続され、上記画像デ
ータを処理するように動作可能な変換回路と、第２の半
導体サブストレート上に形成され、上記構文解析回路に
接続されていて上記運動ベクトルデータを処理するよう
に動作可能な運動補償回路と、上記第２の半導体サブス
トレート上に形成されていて上記ビデオ画像データの少
なくとも１つの完全フレームを表すデータを記憶するよ
うに動作可能な画像メモリ回路とを具備することを特徴
とする装置。
【００１７】（１３） 上記変換回路は、上記画像デー
タを量子化解除するように動作可能な量子化解除回路
と、上記量子化解除された画像データを変換するように
動作可能な離散余弦変換回路とを備えている上記（１
２）に記載の装置。 （１４） 上記画像メモリ回路は、符号化されたデータ
ストリームから検索されたＩピクチャのビデオ画像を表
す復号された画像データを記憶するように動作可能なＩ
ピクチャメモリと、符号化されたデータストリームから
検索されたＰピクチャのビデオ画像を表す復号された画
像データを記憶するように動作可能なＰピクチャメモリ
と、符号化されたデータストリームから検索されたＢピ
クチャのビデオ画像を表す復号された画像データを記憶
するように動作可能なＢピクチャメモリとを備えている
上記（１２）に記載の装置。 （１５） 上記運動補償回路は、上記Ｉピクチャメモリ
に接続されていて上記Ｉピクチャメモリからビデオ画像
データを検索するように動作可能な半画素算術論理演算
ユニットを備えている上記（１４）に記載の装置。
【００１８】（１６） 上記運動補償回路は、上記Ｐピ
クチャメモリに接続されていて上記Ｐピクチャメモリか
らビデオ画像データを検索するように動作可能な半画素
算術論理演算ユニットを備えている上記（１４）に記載
の装置。 （１７） 上記画像メモリ回路に接続され、復号された
ビデオ画像データを検索して上記復号されたビデオ画像
データを装置から出力するように動作可能なラスタ走査
出力回路をも備えている上記（１２）に記載の装置。 （１８） 上記ラスタ走査出力回路は、上記第１の半導
体サブストレート上に形成されている上記（１５）に記
載の装置。 （１９） 上記ラスタ走査出力回路は、上記第２の半導
体サブストレート上に形成されている上記（１５）に記
載の装置。 （２０） 上記運動補償回路は、半画素算術論理演算ユ
ニットを備えている上記（１２）に記載の装置。 （２１） 第１のサブストレート（１２）と第２のサブ
ストレート（１４）とを含むビデオデータ処理装置（１
０）が開示される。システムデコーダ（１６）、入力バ
ッファ（１８）及び構文解析回路（２０）が第１のサブ
ストレート（１２）上に形成されている。構文解析回路
（２０）は入力データストリームからビデオデータ情報
を検索し、量子化解除ユニット（２２）及び変換ユニッ
ト（２４）を通して係数を供給する。更に、運動ベクト
ル情報が構文解析回路（２０）から出力される。第２の
サブストレート（１４）は複数のフレームバッファ（３
８、４０及び４４）を含む。フレームバッファ（３８、
４０及び４４）は復号されたビデオ情報を記憶するため
に使用される。運動補償モジュール（２６ａ及び２６
ｂ）はビデオデータストリーム並びに復号済の他の画像
から受けた情報に対する予測される計算を遂行するため
に使用される。ラスタ走査出力バッファ（４６）は復号
されたビデオ情報を出力するために使用される。
【００１９】以上に本発明の詳細を説明したが、特許請
求の範囲によってのみ限定される本発明の範囲から逸脱
することなく、上述した実施例には種々の変化、変更及
び置換を考案し得ることを理解されたい。
【図面の簡単な説明】
【図１】本発明によるビデオデータ処理アーキテクチャ
の概要ブロック線図である。
【図２】ビデオデータ処理中のビデオデータバッファの
使用を説明するデータ流れ図である。
【符号の説明】
１０ ビデオデータ復号装置 １２ 第１の半導体サブストレート １４ 第２の半導体サブストレート １６ システムデコーダ １８ 入力バッファ ２０ 構文解析回路 ２２ 量子化解除ユニット ２４ 逆離散余弦変換ユニット ２６ 運動補償回路 ２８ 入力バッファ ３０、３４ 半画素ＡＬＵ ３２、３６ 入力バッファ ３８ Ｉピクチャフレームバッファ ４０ Ｐピクチャフレームバッファ ４２ 加算モジュール ４４ Ｂピクチャフレームバッファ ４６ ラスタ走査出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/93 Ｃ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 符号化されたデータストリームを処理す
    るためのビデオデータ処理装置であって、 第１の半導体サブストレート上に形成され、データスト
    リームの少なくとも一部分を構文解析して符号化された
    画像データと運動ベクトルデータとを出力するように動
    作可能な構文解析回路と、 上記第１の半導体サブストレート上に形成されていて上
    記構文解析回路に接続され、上記画像データを処理する
    ように動作可能な変換回路と、 第２の半導体サブストレート上に形成されていて上記構
    文解析回路に接続され、上記運動ベクトルデータを処理
    するように動作可能な運動補償回路と、 上記第２の半導体サブストレート上に形成され、ビデオ
    画像データの少なくとも１つの完全フレームを表すデー
    タを記憶するように動作可能な画像メモリ回路とを具備
    することを特徴とするビデオデータ処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512749A (ja) * 2003-11-26 2007-05-17 エスティーマイクロエレクトロニクス、リミテッド ビデオ復号化装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0681279B1 (en) * 1994-05-03 2001-07-18 Sun Microsystems, Inc. Frame buffer random access memory and system
US6369855B1 (en) * 1996-11-01 2002-04-09 Texas Instruments Incorporated Audio and video decoder circuit and system
US5920353A (en) * 1996-12-03 1999-07-06 St Microelectronics, Inc. Multi-standard decompression and/or compression device
JPH11112972A (ja) * 1997-09-30 1999-04-23 Matsushita Electric Ind Co Ltd 複合化処理量情報の抽出装置および方法
US6704361B2 (en) 1998-05-18 2004-03-09 Sony Corporation Variable length decoder for decoding digitally encoded video signals
US6934338B1 (en) 1998-05-18 2005-08-23 Sony Corporation Variable length decoder for decoding digitally encoded video signals
KR100284696B1 (ko) * 1998-06-29 2001-03-15 윤종용 Mpeg 복호 블럭에서의 수평/수직 주파수 변환장치
BR9913500A (pt) * 1998-09-08 2002-01-29 Asvan Technologies Llc Sistema de comunicações com maior segurança
US20020031224A1 (en) * 1998-09-08 2002-03-14 On Command Corporation Secure multimedia communications system
EP1239670A1 (en) * 2001-03-09 2002-09-11 Thomson multimedia Digital France Video apparatus, notably video decoder, and process for memory control in such an apparatus
US20020176507A1 (en) * 2001-03-26 2002-11-28 Mediatek Inc. Method and an apparatus for reordering a decoded picture sequence using virtual picture
CN1315059C (zh) * 2002-08-20 2007-05-09 联发科技股份有限公司 利用虚拟图像画面重新排序的解码图像序列的方法与装置
US20040060074A1 (en) * 2002-09-19 2004-03-25 Ganesh Basawapatna Video distribution system with increased centralized processing
US7690022B2 (en) * 2002-10-02 2010-03-30 Ganesh Basawapatna Video distribution system for digital and analog subscribers
JP2005057738A (ja) * 2003-07-18 2005-03-03 Canon Inc 信号処理装置、信号処理方法及びプログラム
US9307262B2 (en) * 2011-01-13 2016-04-05 Texas Instruments Incorporated Methods and systems for facilitating multimedia data encoding utilizing configured buffer information
WO2016041507A1 (en) * 2014-09-17 2016-03-24 Mediatek Inc. Syntax parsing apparatus with multiple syntax parsing circuits for processing multiple image regions within same frame or processing multiple frames and related syntax parsing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4367490A (en) * 1981-04-24 1983-01-04 General Electric Company Noise reduction in digital fluoroscopy systems
US5159451A (en) * 1991-03-19 1992-10-27 Faroudja Y C Field memory expansible line doubler for television receiver
US5185819A (en) * 1991-04-29 1993-02-09 General Electric Company Video signal compression apparatus for independently compressing odd and even fields
US5317397A (en) * 1991-05-31 1994-05-31 Kabushiki Kaisha Toshiba Predictive coding using spatial-temporal filtering and plural motion vectors
US5293229A (en) * 1992-03-27 1994-03-08 Matsushita Electric Corporation Of America Apparatus and method for processing groups of fields in a video data compression system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007512749A (ja) * 2003-11-26 2007-05-17 エスティーマイクロエレクトロニクス、リミテッド ビデオ復号化装置
US8902966B2 (en) 2003-11-26 2014-12-02 Stmicroelectronics (Research & Development) Limited Video decoding device

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