JPH07176195A - Non-volatile semiconductor storage device - Google Patents
Non-volatile semiconductor storage deviceInfo
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- JPH07176195A JPH07176195A JP31854193A JP31854193A JPH07176195A JP H07176195 A JPH07176195 A JP H07176195A JP 31854193 A JP31854193 A JP 31854193A JP 31854193 A JP31854193 A JP 31854193A JP H07176195 A JPH07176195 A JP H07176195A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電気的に書込み、か
つ、電気的に一括消去可能な不揮発性半導体記憶装置
（フラッシュＥＥＰＲＯＭ）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device (flash EEPROM) which can be electrically written and collectively erased electrically.
【０００２】[0002]
【従来の技術】図７は、従来の不揮発性半導体記憶装置
（フラッシュＥＥＰＲＯＭ）のメモリセルの概略構造の
断面を示す図である。同図において、１はゲート電極、
２はドレイン電極、３はソース電極、４はフローティン
グゲート、５はＮ形拡散層、６はＰ形基板である。2. Description of the Related Art FIG. 7 is a diagram showing a cross section of a schematic structure of a memory cell of a conventional nonvolatile semiconductor memory device (flash EEPROM). In the figure, 1 is a gate electrode,
Reference numeral 2 is a drain electrode, 3 is a source electrode, 4 is a floating gate, 5 is an N-type diffusion layer, and 6 is a P-type substrate.
【０００３】フラッシュメモリ（フラッシュＥＥＰＲＯ
Ｍのメモリセル）の書込みは、ゲート電極１とドレイン
電極２に高電圧を印加し、ソース電極３をＧＮＤレベル
にすることで、フローティングゲート４に電子を注入す
ることによって行う。そうすると、図８に示すゲート電
圧ＶＧ（横軸）とドレイン電極ＩＤ（縦軸）のグラフに
表されるようにメモリセルのしきい値が変わり、読み出
し時のゲート電圧ＶＲをゲート電極１に印加しても、ド
レイン電流ＩＤが流れずメモリセルはＯＮしない（デー
タ“０”）。Flash memory (Flash EEPRO
M memory cells are written by injecting electrons into the floating gate 4 by applying a high voltage to the gate electrode 1 and the drain electrode 2 and setting the source electrode 3 to the GND level. Then, the threshold voltage of the memory cell changes as shown in the graph of the gate voltage VG (horizontal axis) and the drain electrode ID (vertical axis) shown in FIG. 8, and the gate voltage VR at the time of reading is applied to the gate electrode 1. However, the drain current ID does not flow and the memory cell is not turned on (data “0”).
【０００４】また、フラッシュメモリの消去は、ゲート
電極１をＧＮＤレベルにし、ドレイン電極２はオープン
とし、ソース電極３に高電圧を印加することで、フロー
ティングゲート４中の電子を引き抜くことによって行
う。そうすると、図８に示すグラフのようにメモリセル
のしきい値が変わり、読み出し時のゲート電圧ＶＲをゲ
ート電極１に印加するとドレイン電流ＩＤが流れ、メモ
リセルはＯＮする（データ“１”）。The flash memory is erased by pulling out electrons in the floating gate 4 by setting the gate electrode 1 to the GND level, leaving the drain electrode 2 open, and applying a high voltage to the source electrode 3. Then, the threshold value of the memory cell changes as shown in the graph of FIG. 8. When the gate voltage VR at the time of reading is applied to the gate electrode 1, the drain current ID flows and the memory cell is turned on (data “1”).
【０００５】上記のようにフラッシュＥＥＰＲＯＭの書
込み、消去は行われるが、メモリセルのしきい値を書込
み、消去時のしきい値に制御するための回路が必要であ
る。Writing and erasing of the flash EEPROM are performed as described above, but a circuit for controlling the threshold value of the memory cell to the threshold value for writing and erasing is required.
【０００６】ここで、従来のフラッシュＥＥＰＲＯＭの
全体構成について図９を参照しながら説明する。図９
は、従来のフラッシュＥＥＰＲＯＭの全体構成を示すブ
ロック図である。同図において、７は制御回路及びコマ
ンドレジスタに接続されたコマンドデコーダ、８はコマ
ンドデコーダ７に接続されたベリファイ電圧発生回路、
９はアドレス・レジスタ、ベリファイ電圧発生回路８及
びプログラム電圧発生回路に接続されたＸデコーダであ
る。さらに、Ｙデコーダ、Ｙゲート、メモリセルアレ
イ、ソース線スイッチ、書込回路、センスアンプ、タイ
マ等を備える。Here, the overall structure of the conventional flash EEPROM will be described with reference to FIG. Figure 9
FIG. 4 is a block diagram showing an overall configuration of a conventional flash EEPROM. In the figure, 7 is a command decoder connected to the control circuit and the command register, 8 is a verify voltage generation circuit connected to the command decoder 7,
An X decoder 9 is connected to the address register, the verify voltage generating circuit 8 and the program voltage generating circuit. Further, it is provided with a Y decoder, a Y gate, a memory cell array, a source line switch, a writing circuit, a sense amplifier, a timer and the like.
【０００７】図１０は、前述したベリファイ電圧発生回
路８の構成を示すブロック図である。同図において、ベ
リファイ電圧発生回路８は、消去ベリファイ電圧発生回
路１０とプログラムベリファイ電圧発生回路２０とを備
える。FIG. 10 is a block diagram showing the configuration of the verify voltage generating circuit 8 described above. In FIG. 1, verify voltage generating circuit 8 includes erase verify voltage generating circuit 10 and program verify voltage generating circuit 20.
【０００８】図１１は、前述した消去ベリファイ電圧発
生回路１０の構成を示すブロック図である。同図におい
て、消去ベリファイ電圧発生回路１０は、消去ベリファ
イ基準電圧発生回路１１と、コンパレータ１２と、Ｖｃ
ｃ電源１３と、消去ベリファイ電圧供給部１４とを備え
る。消去ベリファイ電圧発生回路１０は、電気的に書込
み、一括消去可能なフラッシュＥＥＰＲＯＭの消去時の
ベリファイ電圧を発生させる。FIG. 11 is a block diagram showing a structure of the erase verify voltage generating circuit 10 described above. In the figure, an erase verify voltage generating circuit 10 includes an erase verify reference voltage generating circuit 11, a comparator 12, and Vc.
A c power supply 13 and an erase verify voltage supply unit 14 are provided. The erase verify voltage generation circuit 10 generates a verify voltage at the time of erasing of a flash EEPROM that can be electrically written and collectively erased.
【０００９】図１２は、前述した従来の消去ベリファイ
基準電圧発生回路１１の構成を示す回路図である。同図
において、１５はＶCC電源、１６はＧＮＤである。ま
た、Ｐ１はＰチャネルトランジスタ（以下、「Ｐｃｈト
ランジスタ」という。）、Ｎ１〜Ｎ３はＮチャネルトラ
ンジスタ（以下、「Ｎｃｈトランジスタ」という。）、
Ｖ１は消去ベリファイ基準電圧発生回路１１の出力であ
る。FIG. 12 is a circuit diagram showing a structure of the conventional erase verify reference voltage generating circuit 11 described above. In the figure, 15 is a V CC power supply and 16 is a GND. P1 is a P-channel transistor (hereinafter referred to as “Pch transistor”), N1 to N3 are N-channel transistors (hereinafter referred to as “Nch transistor”),
V1 is an output of the erase verify reference voltage generating circuit 11.
【００１０】次に、動作について説明する。図１１に示
すように、消去ベリファイ電圧発生回路１０は、消去ベ
リファイ基準電圧発生回路１１で作り出した電圧Ｖ１を
もとにコンパレータ１２を経由してＶｃｃ電源１３から
消去ベリファイ電圧供給部１４より安定した消去ベリフ
ァイ電圧を内部回路（Ｘデコーダ９）に供給している。
この消去ベリファイ電圧は、図８における読み出し時の
ゲート電圧ＶEVにあたり、すでに書込まれてゲート電圧
ＶEVを与えてもＯＮしないメモリトランジスタ（データ
“０”）をゲート電圧ＶEVを与えてＯＮするしきい値以
下まで消去を行うための基準電圧となる。Next, the operation will be described. As shown in FIG. 11, the erase verify voltage generating circuit 10 is more stable than the erase verify voltage supplying unit 14 from the Vcc power supply 13 via the comparator 12 based on the voltage V1 generated by the erase verify reference voltage generating circuit 11. The erase verify voltage is supplied to the internal circuit (X decoder 9).
This erase verify voltage corresponds to the gate voltage V EV at the time of reading in FIG. 8, and is turned on by applying the gate voltage V EV to the memory transistor (data “0”) which has already been written and does not turn on even when the gate voltage V EV is applied. It becomes a reference voltage for erasing up to the threshold value below.
【００１１】この消去ベリファイ基準電圧を発生させて
いるのが図１２に示す消去ベリファイ基準電圧発生回路
１１である。同図に示すように、Ｖcc電源１５とＧＮＤ
１６間に常時ＯＮしているＰｃｈトランジスタＰ１と、
ドレインをゲート入力とするＮｃｈトランジスタＮ１〜
Ｎ３が直列接続されており、ＰｃｈトランジスタＰ１の
ドレインとＮｃｈトランジスタＮ１のドレインの接続部
が消去ベリファイ基準電圧Ｖ１となる。The erase verify reference voltage generating circuit 11 shown in FIG. 12 generates the erase verify reference voltage. As shown in the figure, Vcc power supply 15 and GND
Pch transistor P1 which is always ON between 16 and
Nch transistors N1 to N1 whose drain is a gate input
N3 are connected in series, and the connection between the drain of the Pch transistor P1 and the drain of the Nch transistor N1 becomes the erase verify reference voltage V1.
【００１２】この消去ベリファイ基準電圧Ｖ１は、ＶCC
電源１５からＮｃｈトランジスタＮ１〜Ｎ３のしきい値
分だけ電圧降下した値となり、ＮｃｈトランジスタＮ１
〜Ｎ３のしきい値をＶｔｈとすると、消去ベリファイ基
準電圧Ｖ１の値は（Ｖ１＝ＶCC−３Ｖｔｈ）となる。フ
ラッシュＥＥＰＲＯＭのＶCC電源１５の動作範囲が５Ｖ
±０.５Ｖであれば少なくとも消去ベリファイ基準電圧
Ｖ１の値は４.５Ｖ以下にする必要がある。なお、本例
ではＮｃｈトランジスタは３個で構成しているが、設定
値等によりこの限りではない。The erase verify reference voltage V1 is V CC
The voltage drops from the power supply 15 by the threshold value of the Nch transistors N1 to N3.
When the threshold value of ~N3 and Vth, the value of the erase-verify reference voltage V1 becomes (V1 = V CC -3Vth). Operating range of V CC power source 15 of the flash EEPROM is 5V
If ± 0.5 V, the value of the erase verify reference voltage V1 must be at least 4.5 V or less. In this example, three Nch transistors are used, but the number of Nch transistors is not limited to this, depending on the set value or the like.
【００１３】一方、図１３は、前述したプログラムベリ
ファイ電圧発生回路２０の構成を示すブロック図であ
る。同図において、プログラムベリファイ電圧発生回路
２０は、プログラムベリファイ基準電圧発生回路２１
と、コンパレータ２２と、Ｖｐｐ電源２３と、プログラ
ムベリファイ電圧供給部２４とを備える。プログラムベ
リファイ電圧発生回路２０は、書込み時のプログラムベ
リファイ電圧を発生させる。On the other hand, FIG. 13 is a block diagram showing a structure of the program verify voltage generating circuit 20 described above. In the figure, a program verify voltage generating circuit 20 is provided with a program verify reference voltage generating circuit 21.
A comparator 22, a Vpp power supply 23, and a program verify voltage supply unit 24. The program verify voltage generation circuit 20 generates a program verify voltage for writing.
【００１４】図１４は、前述した従来のプログラムベリ
ファイ基準電圧発生回路２１の構成を示す回路図であ
る。同図において、２５はＶpp電源、１６はＧＮＤであ
る。また、Ｐ１はＰｃｈトランジスタ、Ｎ１〜Ｎ３はＮ
ｃｈトランジスタ、Ｖ１はプログラムベリファイ基準電
圧発生回路２１の出力である。FIG. 14 is a circuit diagram showing the structure of the conventional program verify reference voltage generating circuit 21 described above. In the figure, 25 is a V pp power supply and 16 is a GND. P1 is a Pch transistor, and N1 to N3 are N
A ch transistor, V1 is an output of the program verify reference voltage generation circuit 21.
【００１５】図１３に示すように、プログラムベリファ
イ電圧発生回路２０は、プログラムベリファイ基準電圧
発生回路２１で作り出したＶ２をもとにコンパレータ２
２を経由してＶｐｐ電源２３からプログラムベリファイ
電圧供給部２４より、安定したプログラムベリファイ電
圧を内部回路（Ｘデコーダ９）に供給している。このプ
ログラムベリファイ電圧は、図８における読み出し時の
ゲート電圧ＶPVにあたり、すでに消去されてゲート電圧
ＶPVを与えてもＯＦＦしないメモリトランジスタ（デー
タ“１”）をゲート電圧ＶPVを与えてＯＦＦするしきい
値以上まで書込みを行うための基準電圧となる。As shown in FIG. 13, the program verify voltage generating circuit 20 has a comparator 2 based on V2 generated by the program verify reference voltage generating circuit 21.
A stable program verify voltage is supplied from the Vpp power supply 23 to the internal circuit (X decoder 9) from the Vpp power source 23 via the program verify voltage supply unit 24. The program verify voltage is around the gate voltage V PV at the time of reading in FIG. 8, already OFF by applying a gate voltage V PV memory transistor (data "1") is erased without OFF be given gate voltage V PV It serves as a reference voltage for writing up to a threshold value or more.
【００１６】このプログラムベリファイ基準電圧を発生
させているのが図１４に示すプログラムベリファイ基準
電圧発生回路２１である。同図において、２５は書込み
・消去時に高電圧（１２Ｖ）となるＶPP電源であり、Ｖ
２はプログラムベリファイ基準電圧である。その他は図
１２に示す消去ベリファイ基準電圧発生回路１１と同様
である。The program verify reference voltage generating circuit 21 shown in FIG. 14 generates the program verify reference voltage. In the figure, reference numeral 25 denotes a V PP power supply which becomes a high voltage (12 V) at the time of writing / erasing, and V
2 is a program verify reference voltage. Others are the same as those of the erase verify reference voltage generating circuit 11 shown in FIG.
【００１７】また、動作も消去ベリファイ基準電圧発生
回路１１と同様であり、プログラムベリファイ基準電圧
Ｖ２の値は（Ｖ２＝ＶPP−３Ｖｔｈ）となる。プログラ
ムベリファイ基準電圧Ｖ２の値は５.５Ｖ以上にする必
要がある。なお、本例ではＮｃｈトランジスタは３個で
構成しているが、設定値等によりこの限りではない。The operation is similar to that of the erase verify reference voltage generating circuit 11, and the value of the program verify reference voltage V2 is (V2 = V PP -3Vth). The value of the program verify reference voltage V2 needs to be 5.5 V or more. In this example, three Nch transistors are used, but the number of Nch transistors is not limited to this, depending on the set value or the like.
【００１８】[0018]
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置（フラッシュＥＥＰＲＯＭ）は以上のように構
成されているので、消去後のメモリセルのしきい値が消
去ベリファイ基準電圧発生回路１１の特性に左右され、
特にプロセスの変動によるバラツキの影響を大きくうけ
るため、消去ベリファイ基準電圧Ｖ１が高く設定される
と製品が不良となってしまうという問題点があった。ま
た、書込み後も同様に、プログラムベリファイ基準電圧
Ｖ２が低く設定されると製品が不良になってしまうとい
う問題点があった。Since the conventional non-volatile semiconductor memory device (flash EEPROM) is configured as described above, the threshold value of the memory cell after erasing has characteristics of the erase verify reference voltage generating circuit 11. Depends on
In particular, there is a problem that the product becomes defective if the erase verify reference voltage V1 is set high because it is greatly affected by variations due to process variations. Similarly, after programming, if the program verify reference voltage V2 is set low, the product becomes defective.
【００１９】この発明は、上記のような問題点を解決す
るためになされたもので、消去ベリファイ基準電圧、プ
ログラムベリファイ基準電圧を調整でき、プロセスの変
動に強い不揮発性半導体記憶装置を得ることを目的とす
る。The present invention has been made in order to solve the above problems, and an erase verify reference voltage and a program verify reference voltage can be adjusted to obtain a nonvolatile semiconductor memory device which is resistant to process variations. To aim.
【００２０】[0020]
【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体記憶装置は、次に掲げる手段を備えた
ものである。 〔１〕 電気的に書き込み消去可能な不揮発性の予備メ
モリ。 〔２〕 前記電気的に書き込み消去可能な不揮発性の予
備メモリの情報に基づいて、消去後の動作領域を決定す
る消去ベリファイ基準電圧を変える消去ベリファイ基準
電圧発生回路。A nonvolatile semiconductor memory device according to claim 1 of the present invention comprises the following means. [1] A non-volatile spare memory that can be electrically written and erased. [2] An erase-verify reference voltage generating circuit that changes an erase-verify reference voltage that determines an operation area after erasing, based on the information in the electrically-erasable nonvolatile spare memory.
【００２１】この発明の請求項２に係る不揮発性半導体
記憶装置は、次に掲げる手段を備えたものである。 〔１〕 電気的に書き込み消去可能な不揮発性の予備メ
モリ。 〔２〕 前記電気的に書き込み消去可能な不揮発性の予
備メモリの情報に基づいて、書込み後の動作領域を決定
するプログラムベリファイ基準電圧を変えるプログラム
ベリファイ基準電圧発生回路。A non-volatile semiconductor memory device according to a second aspect of the present invention comprises the following means. [1] A non-volatile spare memory that can be electrically written and erased. [2] A program verify reference voltage generation circuit that changes a program verify reference voltage that determines an operation area after writing, based on information of the electrically programmable erasable non-volatile spare memory.
【００２２】[0022]
【作用】この発明の請求項１に係る不揮発性半導体記憶
装置においては、消去ベリファイ基準電圧発生回路によ
って、電気的に書き込み消去可能な不揮発性の予備メモ
リの情報に基づいて、消去後の動作領域を決定する消去
ベリファイ基準電圧が変えられる。その結果、消去後の
動作マージンを拡大することができる。In the non-volatile semiconductor memory device according to the first aspect of the present invention, the erase verify reference voltage generating circuit is used to operate the erased operation area based on the information of the non-volatile spare memory which is electrically writable and erasable. The erase verify reference voltage that determines the As a result, the operation margin after erasing can be expanded.
【００２３】この発明の請求項２に係る不揮発性半導体
記憶装置においては、プログラムベリファイ基準電圧発
生回路によって、電気的に書き込み消去可能な不揮発性
の予備メモリの情報に基づいて、書込み後の動作領域を
決定するプログラムベリファイ基準電圧が変えられる。
その結果、書込み後の動作マージンを拡大することがで
きる。In the non-volatile semiconductor memory device according to the second aspect of the present invention, the program verify reference voltage generating circuit is used for the operation area after writing based on the information of the non-volatile spare memory which is electrically writable and erasable. The program verify reference voltage that determines the
As a result, the operation margin after writing can be expanded.
【００２４】[0024]
実施例１．以下、この発明の実施例１の消去ベリファイ
基準電圧発生回路１１Ａについて図１を参照しながら説
明する。図１は、この発明の実施例１の消去ベリファイ
基準電圧発生回路１１Ａを示す回路図である。なお、消
去ベリファイ基準電圧発生回路１１Ａと信号生成回路３
０以外は上述した従来装置と同様である。すなわち、こ
の実施例１に係る不揮発性半導体記憶装置のベリファイ
電圧発生回路８は、消去ベリファイ電圧発生回路１０
と、プログラムベリファイ電圧発生回路２０と、信号生
成回路３０とを備える。さらに、消去ベリファイ電圧発
生回路１０は、消去ベリファイ基準電圧発生回路１１Ａ
と、コンパレータ１２と、Ｖｃｃ電源１３と、消去ベリ
ファイ電圧供給部１４とを含む。Example 1. Hereinafter, the erase verify reference voltage generating circuit 11A according to the first embodiment of the present invention will be described with reference to FIG. 1 is a circuit diagram showing an erase verify reference voltage generating circuit 11A according to a first embodiment of the present invention. The erase verify reference voltage generating circuit 11A and the signal generating circuit 3
Other than 0 is the same as the conventional device described above. That is, the verify voltage generating circuit 8 of the nonvolatile semiconductor memory device according to the first embodiment is different from the erase verify voltage generating circuit 10.
A program verify voltage generation circuit 20 and a signal generation circuit 30. Further, the erase verify voltage generating circuit 10 includes an erase verify reference voltage generating circuit 11A.
A comparator 12, a Vcc power supply 13, and an erase verify voltage supply unit 14.
【００２５】同図において、１５はＶCC電源、１６はＧ
ＮＤである。また、Ｎ１〜Ｎ３はＮｃｈトランジスタ、
Ｐ１〜Ｐ４はＰｃｈトランジスタ、Ｃ１〜Ｃ３はＰｃｈ
トランジスタＰ２〜Ｐ４のゲートに入力される信号、Ｖ
１は消去ベリファイ基準電圧である。なお、Ｎｃｈトラ
ンジスタＮ１〜Ｎ３にはそれぞれＰｃｈトランジスタＰ
２〜Ｐ４が接続されている。In the figure, 15 is a V CC power supply and 16 is a G power supply.
It is ND. N1 to N3 are Nch transistors,
P1 to P4 are Pch transistors, C1 to C3 are Pch transistors
A signal input to the gates of the transistors P2 to P4, V
Reference numeral 1 is an erase verify reference voltage. The Nch transistors N1 to N3 are respectively Pch transistors P.
2 to P4 are connected.
【００２６】信号Ｃ１〜Ｃ３が“Ｈ”の場合、Ｐｃｈト
ランジスタＰ２〜Ｐ４はＯＦＦとなり、消去ベリファイ
基準電圧Ｖ１は従来例と同様である。今、信号Ｃ１のみ
が“Ｌ”の場合を考える。この時、Ｐｃｈトランジスタ
Ｐ２がＯＮし、図１に示すように、Ａ点からＢ点へ流れ
る電流は、ＯＮ抵抗の大きいＮｃｈトランジスタＮ１よ
りもＯＮ抵抗のないＰｃｈトランジスタＰ２を流れる。
そうなると消去ベリファイ基準電圧Ｖ１は従来の（ＶCC
−３Ｖｔｈ）から（ＶCC−２Ｖｔｈ）となり消去ベリフ
ァイ電圧が下がり、メモリセルのしきい値は従来例より
も低くなりＶCCの動作下限も低くなり、製品規格に対し
ても動作マージンが拡大する。さらに、信号Ｃ１〜Ｃ３
の組み合わせにより、Ｎｃｈトランジスタのしきい値の
倍数分について消去ベリファイ基準電圧Ｖ１の調整が可
能となる。When the signals C1 to C3 are "H", the Pch transistors P2 to P4 are turned off, and the erase verify reference voltage V1 is the same as in the conventional example. Now, consider the case where only the signal C1 is "L". At this time, the Pch transistor P2 is turned on, and as shown in FIG. 1, the current flowing from the point A to the point B flows through the Pch transistor P2 having no ON resistance than the Nch transistor N1 having a large ON resistance.
Then, the erase verify reference voltage V1 becomes equal to the conventional (V CC
From -3Vth) lower the (V CC -2Vth) next erase verify voltage, the threshold voltage of the memory cell becomes lower operation limit of becomes V CC lower than the conventional example, the operation margin is enlarged with respect to product specifications . Furthermore, the signals C1 to C3
By combining the above, the erase verify reference voltage V1 can be adjusted for a multiple of the threshold value of the Nch transistor.
【００２７】この信号Ｃ１〜Ｃ３を作り出す信号生成回
路３０について図２及び図３を参照しながら説明する。
図２は、ベリファイ電圧発生回路８に含まれ、信号Ｃ１
〜Ｃ３を生成する信号生成回路３０である。同図におい
て、３１〜３３はＮＡＮＤ回路である。また、信号Ｃ１
〜Ｃ３が図１に示す調整用のＰｃｈトランジスタＰ２〜
Ｐ４のゲート信号にあたり、その情報はＮＡＮＤ回路３
１〜３３に接続された予備メモリ３４〜３６の状態によ
って決定される。特定の入力信号ピンに高電圧を印加し
たテストモード時にＴＥＳＴ信号が“Ｈ”となり、予備
メモリ３４〜３６に対応させたアドレス信号ＩＮ１〜Ｉ
Ｎ３を“Ｈ”にした予備メモリ３４〜３６が選択され情
報の書込みを行う。なお、上記のアドレス信号ＩＮ１〜
ＩＮ３のかわりにデータピンを予備メモリ３４〜３６に
対応させてもよい。A signal generating circuit 30 for producing the signals C1 to C3 will be described with reference to FIGS.
FIG. 2 shows a signal C1 included in the verify voltage generation circuit 8.
The signal generation circuit 30 generates C3. In the figure, 31 to 33 are NAND circuits. Also, the signal C1
~ C3 is the Pch transistor P2 for adjustment shown in FIG.
When the gate signal of P4 is received, the information is the NAND circuit 3
It is determined by the states of the spare memories 34 to 36 connected to the 1 to 33. In the test mode in which a high voltage is applied to a specific input signal pin, the TEST signal becomes “H”, and the address signals IN1 to I corresponding to the spare memories 34 to 36 are stored.
The spare memories 34 to 36 having N3 set to "H" are selected to write information. The above address signals IN1 to IN1
Data pins may be associated with the spare memories 34 to 36 instead of IN3.
【００２８】一例として、予備メモリ３４へのデータの
書込みについて図３を参照しながら説明する。図３は、
図２に示す予備メモリ３４の構成を示す回路図である。
なお、予備メモリ３４〜３６は同一の構成である。As an example, writing of data to the spare memory 34 will be described with reference to FIG. Figure 3
FIG. 3 is a circuit diagram showing a configuration of a spare memory 34 shown in FIG. 2.
The spare memories 34 to 36 have the same configuration.
【００２９】同図において、４０はインバータ回路、４
１はＶｐｐ電源、４２は機能がフラッシュＥＥＰＲＯＭ
であるメモリセル（図９の全体構成のメモリセルアレイ
とは別のものである。）、４３はメモリセル４２のゲー
ト電圧を切り換えるゲート切り換えスイッチ、４４はＴ
ＥＳＴ信号によりメモリセル４２のソース電圧を切り換
えるソース線スイッチ（図９の全体構成のソース線スイ
ッチとは別のものである。）、４５はＴＥＳＴ信号と／
ＷＥ信号が入力されるＮＡＮＤ回路、４６はインバータ
回路、４７はＶｃｃ電源、４８は容量Ｃ、４９はＧＮＤ
である。また、Ｎ４〜Ｎ７はＮｃｈトランジスタ、Ｐ５
及びＰ６はＰｃｈトランジスタである。In the figure, 40 is an inverter circuit, 4
1 is a Vpp power supply, and 42 is a flash EEPROM
, Which is a memory cell different from the memory cell array having the entire configuration of FIG. 9, 43 is a gate changeover switch for changing the gate voltage of the memory cell 42, and 44 is T
A source line switch for switching the source voltage of the memory cell 42 according to the EST signal (different from the source line switch of the overall configuration of FIG. 9), and 45 for the TEST signal
A NAND circuit to which a WE signal is input, 46 is an inverter circuit, 47 is a Vcc power supply, 48 is a capacitor C, and 49 is GND.
Is. N4 to N7 are Nch transistors, P5
And P6 are Pch transistors.
【００３０】通常動作時は、ソース線スイッチ４４がＧ
ＮＤであり、ゲート切り換えスイッチ４３にＶCC電源４
７の電圧が印加されるのでメモリセル４２は消去されて
いればＯＮし、ＮｃｈトランジスタＮ６を通してＰｃｈ
トランジスタＰ６とＮｃｈトランジスタＮ７からなるイ
ンバータ回路に“Ｌ”が入力され、出力信号Ｃ１は
“Ｈ”信号となる。ＰｃｈトランジスタＰ５はラッチ回
路として付いている。また、メモリセル４２が書込まれ
ていればＯＦＦし、容量４８によって“Ｈ”レベルに充
電されるＰｃｈトランジスタＰ６とＮｃｈトランジスタ
Ｎ７のゲート信号により出力信号Ｃ１は“Ｌ”信号とな
る。During normal operation, the source line switch 44 is set to G
It is ND, and V CC power source 4
Since the voltage of 7 is applied, the memory cell 42 is turned on if it is erased, and the Pch is turned on through the Nch transistor N6.
"L" is input to the inverter circuit including the transistor P6 and the Nch transistor N7, and the output signal C1 becomes the "H" signal. The Pch transistor P5 is attached as a latch circuit. If the memory cell 42 is written, the memory cell 42 is turned off, and the output signal C1 becomes the "L" signal by the gate signals of the Pch transistor P6 and the Nch transistor N7 charged to the "H" level by the capacitor 48.
【００３１】一方、メモリセル４２への書込み・消去は
特定の入力信号ピンに高電圧を印加したテストモードで
行う。書込み・消去のどちらを実行するかの選択は、通
常動作時と同様に、コマンドによる命令設定で行う。書
込みのときは、ＶPP電源４１は高電圧（１２Ｖ）とし、
アドレス信号ＩＮ１〜ＩＮ３又はデータ信号によって選
ばれるＮｃｈトランジスタＮ５がＯＮし、ゲート切り換
えスイッチ４３はＶPP電源４１と同じ電圧となり、ソー
ス線スイッチ４４がＧＮＤになり、Ｎｃｈトランジスタ
Ｎ６がＯＦＦすることで行われる。On the other hand, writing / erasing to / from the memory cell 42 is performed in a test mode in which a high voltage is applied to a specific input signal pin. Whether to execute writing or erasing is selected by command setting using a command, as in the normal operation. At the time of writing, the V PP power supply 41 is set to a high voltage (12V),
The Nch transistor N5 selected by the address signals IN1 to IN3 or the data signal is turned on, the gate changeover switch 43 becomes the same voltage as the V PP power supply 41, the source line switch 44 becomes GND, and the Nch transistor N6 is turned off. Be seen.
【００３２】消去は、ゲート切り換えスイッチ４３がＧ
ＮＤ、ソース線スイッチ４４がＶPP電源４１の高電圧
（１２Ｖ）に、ＮｃｈトランジスタＮ５及びＮ６がＯＦ
Ｆすることで行われる。ただし、ソース線スイッチ４４
は本来のメモリセル４２とは分離されており、ＴＥＳＴ
信号が“Ｈ”にならないとメモリセル４２に接続されて
いるソース線スイッチ４４は切り換らないものとする。To erase, the gate selector switch 43 is set to G.
The ND / source line switch 44 is set to the high voltage (12V) of the V PP power supply 41, and the Nch transistors N5 and N6 are set to OF.
It is done by doing F. However, the source line switch 44
Is separated from the original memory cell 42,
Unless the signal becomes "H", the source line switch 44 connected to the memory cell 42 is not switched.
【００３３】実施例２．図４は、この発明の実施例２の
消去ベリファイ基準電圧発生回路１１Ｂの構成を示す回
路図である。同図において、Ｐ２〜Ｐ４はＰｃｈトラン
ジスタ、Ｎ８〜Ｎ１３はＮｃｈトランジスタである。他
の構成は前述した実施例１と同様である。すなわち、実
施例１において、消去ベリファイ基準電圧発生回路１１
Ａの代わりに、消去ベリファイ基準電圧発生回路１１Ｂ
を用いるものである。Example 2. FIG. 4 is a circuit diagram showing the configuration of the erase verify reference voltage generating circuit 11B according to the second embodiment of the present invention. In the figure, P2 to P4 are Pch transistors, and N8 to N13 are Nch transistors. Other configurations are similar to those of the above-described first embodiment. That is, in the first embodiment, the erase verify reference voltage generation circuit 11
Instead of A, erase verify reference voltage generation circuit 11B
Is used.
【００３４】信号Ｃ１〜Ｃ３を制御することで図１で説
明した時と同様に消去ベリファイ基準電圧Ｖ１を変化さ
せることができる。一例として、信号Ｃ１が“Ｌ”、信
号Ｃ２及びＣ３が“Ｈ”の場合を説明すると、Ｎｃｈト
ランジスタＮ１〜Ｎ３、Ｎ８〜Ｎ１０はそれぞれＯＮし
た時にＶｔｈ（しきい値）の抵抗を持っているため、Ｖ
１の電圧はＶCC電源１５から、上記合成抵抗（３／２）
・Ｖｔｈ引いた値となる。By controlling the signals C1 to C3, the erase verify reference voltage V1 can be changed as in the case described with reference to FIG. As an example, when the signal C1 is "L" and the signals C2 and C3 are "H", the Nch transistors N1 to N3 and N8 to N10 each have a resistance of Vth (threshold value) when turned on. Therefore, V
The voltage of 1 is from the V CC power supply 15 and the combined resistance (3/2)
・ Vth is subtracted.
【００３５】このように、信号Ｃ１〜Ｃ３を切り換える
ことによって消去ベリファイ基準電圧発生回路１１Ｂの
組み合わせを変えることができ、幾つかの消去ベリファ
イ基準電圧Ｖ１を発生させることができる。このため、
消去後に動作領域マージン不良が発生した場合には、実
施例１で説明したメモリセル４２に情報を書き込んで動
作マージン不良を良品にすることが可能である。As described above, by switching the signals C1 to C3, the combination of the erase verify reference voltage generating circuit 11B can be changed and several erase verify reference voltages V1 can be generated. For this reason,
When a defective operation area margin occurs after erasing, information can be written to the memory cell 42 described in the first embodiment to make the defective operation margin defective.
【００３６】実施例３．図５は、この発明の実施例３の
プログラムベリファイ基準電圧発生回路２１Ａの構成を
示す回路図である。図１で説明した消去ベリファイ基準
電圧発生回路１１Ａと同様の動作をし、プログラムベリ
ファイ基準電圧Ｖ２を信号Ｃ１〜Ｃ３によって変化させ
ることができる。なお、信号Ｃ１〜Ｃ３は実施例１と同
様の方法で発生させる。他の構成は実施例１と同様であ
る。すなわち、実施例１において、プログラムベリファ
イ基準電圧発生回路２１の代わりに、プログラムベリフ
ァイ基準電圧発生回路２１Ａを用いるものである。な
お、消去ベリファイ基準電圧発生回路１１Ａは、消去ベ
リファイ基準電圧発生回路１１Ｂや従来の消去ベリファ
イ基準電圧発生回路１１を用いてもよい。Example 3. FIG. 5 is a circuit diagram showing the configuration of a program verify reference voltage generating circuit 21A according to the third embodiment of the present invention. The program verify reference voltage V2 can be changed by the signals C1 to C3 by performing the same operation as the erase verify reference voltage generating circuit 11A described in FIG. The signals C1 to C3 are generated by the same method as in the first embodiment. Other configurations are similar to those of the first embodiment. That is, in the first embodiment, the program verify reference voltage generating circuit 21A is used instead of the program verify reference voltage generating circuit 21A. As the erase verify reference voltage generating circuit 11A, the erase verify reference voltage generating circuit 11B or the conventional erase verify reference voltage generating circuit 11 may be used.
【００３７】実施例４．図６は、この発明の実施例４の
プログラムベリファイ基準電圧発生回路２１Ｂの構成を
示す回路図である。図４で説明した消去ベリファイ基準
電圧発生回路１１Ｂと同様の動作をし、プログラムベリ
ファイ基準電圧Ｖ２を信号Ｃ１〜Ｃ３によって変化させ
ることができる。なお、信号Ｃ１〜Ｃ３は実施例１と同
様の方法で発生させる。他の構成は実施例１と同様であ
る。すなわち、実施例１において、プログラムベリファ
イ基準電圧発生回路２１の代わりに、プログラムベリフ
ァイ基準電圧発生回路２１Ｂを用いるものである。な
お、消去ベリファイ基準電圧発生回路１１Ａは、消去ベ
リファイ基準電圧発生回路１１Ｂや従来の消去ベリファ
イ基準電圧発生回路１１を用いてもよい。Example 4. FIG. 6 is a circuit diagram showing the configuration of a program verify reference voltage generation circuit 21B according to the fourth embodiment of the present invention. The program verify reference voltage V2 can be changed by the signals C1 to C3 by performing the same operation as the erase verify reference voltage generating circuit 11B described in FIG. The signals C1 to C3 are generated by the same method as in the first embodiment. Other configurations are similar to those of the first embodiment. That is, in the first embodiment, the program verify reference voltage generating circuit 21B is used instead of the program verify reference voltage generating circuit 21B. As the erase verify reference voltage generating circuit 11A, the erase verify reference voltage generating circuit 11B or the conventional erase verify reference voltage generating circuit 11 may be used.
【００３８】[0038]
【発明の効果】この発明の請求項１に係る不揮発性半導
体記憶装置は、以上説明したとおり、電気的に書き込み
消去可能な不揮発性の予備メモリと、前記電気的に書き
込み消去可能な不揮発性の予備メモリの情報に基づい
て、消去後の動作領域を決定する消去ベリファイ基準電
圧を変える消去ベリファイ基準電圧発生回路とを備えた
ので、消去ベリファイ時の基準電圧を調整できる、ひい
ては消去後の動作マージン不良を救済することができる
という効果を奏する。As described above, the non-volatile semiconductor memory device according to the first aspect of the present invention includes an electrically writable and erasable non-volatile spare memory and the electrically writable and erasable non-volatile memory. Since the erase verify reference voltage generating circuit that changes the erase verify reference voltage that determines the operation area after erasing based on the information in the spare memory is provided, the reference voltage at the time of erase verify can be adjusted. This has the effect of being able to remedy defects.
【００３９】この発明の請求項２に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な不揮発性の予備メモリと、前記電気的に書き込
み消去可能な不揮発性の予備メモリの情報に基づいて、
書込み後の動作領域を決定するプログラムベリファイ基
準電圧を変えるプログラムベリファイ基準電圧発生回路
とを備えたので、プログラムベリファイ時の基準電圧を
調整でき、ひいては書込み後の動作マージン不良を救済
することができるという効果を奏する。As described above, the non-volatile semiconductor memory device according to a second aspect of the present invention includes an electrically writable and erasable non-volatile spare memory and the electrically writable and erasable non-volatile spare memory. Based on the information of
Since the program verify reference voltage generating circuit that changes the program verify reference voltage that determines the operation area after writing is provided, the reference voltage at the time of program verify can be adjusted, and eventually the operation margin failure after writing can be relieved. Produce an effect.
【図１】この発明の実施例１の消去ベリファイ基準電圧
発生回路を示す図である。FIG. 1 is a diagram showing an erase verify reference voltage generating circuit according to a first embodiment of the present invention.
【図２】この発明の実施例１の消去ベリファイ基準電圧
発生回路を駆動する信号を生成する回路を示す図であ
る。FIG. 2 is a diagram showing a circuit that generates a signal for driving an erase verify reference voltage generating circuit according to the first embodiment of the present invention.
【図３】この発明の実施例１の予備メモリの構成を示す
図である。FIG. 3 is a diagram showing a configuration of a spare memory according to the first embodiment of the present invention.
【図４】この発明の実施例２の消去ベリファイ基準電圧
発生回路を示す図である。FIG. 4 is a diagram showing an erase verify reference voltage generation circuit according to a second embodiment of the present invention.
【図５】この発明の実施例３のプログラムベリファイ基
準電圧発生回路を示す図である。FIG. 5 is a diagram showing a program verify reference voltage generating circuit according to a third embodiment of the present invention.
【図６】この発明の実施例４のプログラムベリファイ基
準電圧発生回路を示す図である。FIG. 6 is a diagram showing a program verify reference voltage generation circuit according to a fourth embodiment of the present invention.
【図７】従来の不揮発性半導体記憶装置（フラッシュＥ
ＥＰＲＯＭ）のメモリセルの断面構造を示す図である。FIG. 7 shows a conventional nonvolatile semiconductor memory device (flash E
It is a figure which shows the cross-section of the memory cell of EPROM.
【図８】従来の不揮発性半導体記憶装置のメモリセルの
特性を示す図である。FIG. 8 is a diagram showing characteristics of a memory cell of a conventional nonvolatile semiconductor memory device.
【図９】従来の不揮発性半導体記憶装置の全体構成を示
す図である。FIG. 9 is a diagram showing an overall configuration of a conventional nonvolatile semiconductor memory device.
【図１０】従来のベリファイ電圧発生回路を示すブロッ
ク図である。FIG. 10 is a block diagram showing a conventional verify voltage generating circuit.
【図１１】従来の消去ベリファイ電圧発生回路を示すブ
ロック図である。FIG. 11 is a block diagram showing a conventional erase verify voltage generating circuit.
【図１２】従来の消去ベリファイ基準電圧発生回路を示
す回路図である。FIG. 12 is a circuit diagram showing a conventional erase verify reference voltage generating circuit.
【図１３】従来のプログラムベリファイ電圧発生回路を
示すブロック図である。FIG. 13 is a block diagram showing a conventional program verify voltage generation circuit.
【図１４】従来のプログラムベリファイ基準電圧発生回
路を示す回路図である。FIG. 14 is a circuit diagram showing a conventional program verify reference voltage generating circuit.
８ ベリファイ電圧発生回路 １０ 消去ベリファイ電圧発生回路 ２０ プログラムベリファイ電圧発生回路 ３０ 信号生成回路 １１Ａ 消去ベリファイ基準電圧発生回路 １１Ｂ 消去ベリファイ基準電圧発生回路 １２ コンパレータ １４ 消去ベリファイ電圧供給部 ２１Ａ プログラムベリファイ基準電圧発生回路 ２１Ｂ プログラムベリファイ基準電圧発生回路 ２２ コンパレータ ２４ プログラムベリファイ電圧供給部 ３１、３２、３３ ＮＡＮＤ回路 ３４、３５、３６ 予備メモリ 8 verify voltage generating circuit 10 erase verify voltage generating circuit 20 program verify voltage generating circuit 30 signal generating circuit 11A erase verify reference voltage generating circuit 11B erase verify reference voltage generating circuit 12 comparator 14 erase verify voltage supplying section 21A program verify reference voltage generating circuit 21B Program Verify Reference Voltage Generation Circuit 22 Comparator 24 Program Verify Voltage Supply Section 31, 32, 33 NAND Circuits 34, 35, 36 Preliminary Memory
【手続補正書】[Procedure amendment]
【提出日】平成６年９月２９日[Submission date] September 29, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】図１４は、前述した従来のプログラムベリ
ファイ基準電圧発生回路２１の構成を示す回路図であ
る。同図において、２５はＶpp電源、１６はＧＮＤであ
る。また、Ｐ１はＰｃｈトランジスタ、Ｎ１〜Ｎ３はＮ
ｃｈトランジスタ、Ｖ２はプログラムベリファイ基準電
圧発生回路２１の出力である。FIG. 14 is a circuit diagram showing the structure of the conventional program verify reference voltage generating circuit 21 described above. In the figure, 25 is a V pp power supply and 16 is a GND. P1 is a Pch transistor, and N1 to N3 are N
The ch transistor, V2, is the output of the program verify reference voltage generation circuit 21.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２９[Name of item to be corrected] 0029
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２９】同図において、４０はインバータ回路、４
１はＶｐｐ電源、４２は機能がフラッシュＥＥＰＲＯＭ
であるメモリセル（図９の全体構成のメモリセルアレイ
とは別のものである。）、４３はメモリセル４２のゲー
ト電圧を切り換えるゲート切り換えスイッチ、４４はＴ
ＥＳＴ信号によりメモリセル４２のソース電圧を切り換
えるソース線スイッチ（図９の全体構成のソース線スイ
ッチとは別のものである。）、４６はＴＥＳＴ信号を入
力とするインバータ回路、４７はＶｃｃ電源、４８は容
量Ｃ、４９はＧＮＤである。また、Ｎ４〜Ｎ７はＮｃｈ
トランジスタ、Ｐ５及びＰ６はＰｃｈトランジスタであ
る。In the figure, 40 is an inverter circuit, 4
1 is a Vpp power supply, and 42 is a flash EEPROM
, Which is a memory cell different from the memory cell array having the entire configuration of FIG. 9, 43 is a gate changeover switch for changing the gate voltage of the memory cell 42, and 44 is T
A source line switch for switching the source voltage of the memory cell 42 in accordance with the EST signal (different from the source line switch of the overall configuration of FIG. 9), and 46 for inputting the TEST signal .
Inverter circuit to force, 47 Vcc power supply, 48 is capacitor C, 49 is GND. N4 to N7 are Nch
The transistors P5 and P6 are Pch transistors.
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図３[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３】 [Figure 3]
Claims (2)
予備メモリ、及び前記電気的に書き込み消去可能な不揮
発性の予備メモリの情報に基づいて、消去後の動作領域
を決定する消去ベリファイ基準電圧を変える消去ベリフ
ァイ基準電圧発生回路を備えたことを特徴とする不揮発
性半導体記憶装置。1. An electrically erasable non-volatile spare memory, and an erase verify reference voltage for determining an operating area after erasing based on information of the electrically writable and erasable non-volatile spare memory. A non-volatile semiconductor memory device comprising an erase verify reference voltage generating circuit for changing the voltage.
予備メモリ、及び前記電気的に書き込み消去可能な不揮
発性の予備メモリの情報に基づいて、書込み後の動作領
域を決定するプログラムベリファイ基準電圧を変えるプ
ログラムベリファイ基準電圧発生回路を備えたことを特
徴とする不揮発性半導体記憶装置。2. A program verify reference voltage for determining an operation area after writing based on information of an electrically writable and erasable nonvolatile spare memory and the electrically writable and erasable nonvolatile spare memory. A non-volatile semiconductor memory device comprising a program verify reference voltage generating circuit for changing the voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31854193A JPH07176195A (en) | 1993-12-17 | 1993-12-17 | Non-volatile semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31854193A JPH07176195A (en) | 1993-12-17 | 1993-12-17 | Non-volatile semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176195A true JPH07176195A (en) | 1995-07-14 |
Family
ID=18100281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31854193A Pending JPH07176195A (en) | 1993-12-17 | 1993-12-17 | Non-volatile semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176195A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180475A (en) * | 1995-10-16 | 1997-07-11 | Samsung Electron Co Ltd | Non-volatile semiconductor storage |
| US6320782B1 (en) | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| KR100344340B1 (en) * | 1996-06-10 | 2002-10-31 | 가부시끼가이샤 도시바 | Semiconductor memory devices and systems equipped with them |
-
1993
- 1993-12-17 JP JP31854193A patent/JPH07176195A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180475A (en) * | 1995-10-16 | 1997-07-11 | Samsung Electron Co Ltd | Non-volatile semiconductor storage |
| US6320782B1 (en) | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| US6473331B2 (en) | 1996-06-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| KR100344340B1 (en) * | 1996-06-10 | 2002-10-31 | 가부시끼가이샤 도시바 | Semiconductor memory devices and systems equipped with them |
| US6657882B2 (en) | 1996-06-10 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| US6826072B2 (en) | 1996-06-10 | 2004-11-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| US7254051B2 (en) | 1996-06-10 | 2007-08-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
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