JPH07167903A - Charge amount measuring device - Google Patents

Charge amount measuring device

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JPH07167903A
JPH07167903A JP31228793A JP31228793A JPH07167903A JP H07167903 A JPH07167903 A JP H07167903A JP 31228793 A JP31228793 A JP 31228793A JP 31228793 A JP31228793 A JP 31228793A JP H07167903 A JPH07167903 A JP H07167903A
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JP
Japan
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measured
test wafer
electrode
film
insulating
Prior art date
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Pending
Application number
JP31228793A
Other languages
Japanese (ja)
Inventor
Tsutomu Nagayama
勉 永山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissin Electric Co Ltd
Original Assignee
Nissin Electric Co Ltd
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Publication date
Application filed by Nissin Electric Co Ltd filed Critical Nissin Electric Co Ltd
Priority to JP31228793A priority Critical patent/JPH07167903A/en
Publication of JPH07167903A publication Critical patent/JPH07167903A/en
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Abstract

PURPOSE:To simplify the construction of a test wafer so as to shorten manufacturing time, and also enable evaluation of highly sensitive charge-up amount, by forming an insulating protective film on an insulating film formed on a substrate, removing a part of protective film to expose the insulating film and forming a surface to be measured. CONSTITUTION:A silicon oxide film 12 serving as an insulating film is formed on a silicon wafer 11, and a silicon nitride film 13 serving as an insulating protective film is formed on the oxide film 12. Next the nitride film 13 is patterned by a photolithography and etching to expose the oxide film 12 for forming a surface to be measured 14. Also the diameter of the electrode part 21 of an electrode to be measured 2 is less than that of the part to be measured 14 of a test wafer 1, the diameter of the inner periphery of an insulating part 22 is less than that of the surface to be measured 14, and the diameter of the outer periphery of the insulating part 22 id larger than that of the surface to be measured 14. Thus, when the electrode part 21 is moved closely to the surface to be measured 14, a desired minute gap is formed between the electrode part 21 and the surface to be measured 14.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】イオン注入、エッチング、或いは
プラズマCVD等のプラズマ処理法を用いた処理装置に
よって処理された被処理物のチャージアップ量の評価を
行うための帯電量測定装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge amount measuring device for evaluating the charge-up amount of an object to be processed which is processed by a processing device using a plasma processing method such as ion implantation, etching or plasma CVD. .

【0002】[0002]

【従来の技術】半導体デバイスの製造には、イオン注入
をはじめとして、エッチング、プラズマCVD等の様々
なプラズマ処理法が用いられている。上記のようなプラ
ズマ処理法を用いて処理された半導体デバイス表面に形
成されているシリコン酸化膜等の絶縁層には電荷が堆積
し、電界強度を越えると放電が発生してデバイスの回路
を破壊する、いわゆるチャージアップ現象が起きる。特
に、今日では、デバイスの微細化および量産化によるイ
オン注入装置のビーム量の増大により、チャージアップ
による絶縁破壊やリーク電流の増加に起因して、デバイ
ス製造の歩留りがますます悪化する傾向にある。
2. Description of the Related Art In the manufacture of semiconductor devices, various plasma processing methods such as ion implantation, etching and plasma CVD are used. Electric charges are deposited on an insulating layer such as a silicon oxide film formed on the surface of a semiconductor device processed by the above plasma processing method, and when the electric field strength is exceeded, a discharge is generated and the device circuit is destroyed. A so-called charge-up phenomenon occurs. In particular, today, due to the increase in the beam amount of ion implanters due to the miniaturization and mass production of devices, the yield of device manufacturing tends to deteriorate further due to the increase in insulation breakdown and leakage current due to charge-up. .

【0003】そこで、例えば、イオン注入装置では、エ
レクトロンを用いた中和を行って対処しているが、その
効果を検証するためには、実際のデバイスまたはテスト
ウエハ群、いわゆるTEG(test element group)を用
いてチャージアップ量の評価を行う必要がある。
Therefore, for example, in an ion implantation apparatus, neutralization using electrons is used to deal with the problem, but in order to verify the effect, an actual device or test wafer group, so-called TEG (test element group) is used. ) Should be used to evaluate the charge-up amount.

【0004】従来では、図5に示すように、シリコンウ
エハ51上にシリコン酸化膜52を形成し、さらにシリ
コン酸化膜52上にシリコン窒化膜等の保護膜53およ
びパターニングした電極54を形成してなるテストウエ
ハ50を用いてチャージアップ量の評価を行っている。
Conventionally, as shown in FIG. 5, a silicon oxide film 52 is formed on a silicon wafer 51, and a protective film 53 such as a silicon nitride film and a patterned electrode 54 are further formed on the silicon oxide film 52. The charge-up amount is evaluated using the test wafer 50.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来のテストウエハ50の作成には時間がかかる。これ
は、テストウエハ50の表面に電極54を形成する必要
があるため、テストウエハ50を作成するための工程が
複雑になることに起因する。即ち、上記のテストウエハ
50を作成するには以下のような工程が必要である。
However, it takes time to create the conventional test wafer 50 described above. This is because it is necessary to form the electrodes 54 on the surface of the test wafer 50, which complicates the process for producing the test wafer 50. That is, the following steps are required to create the test wafer 50.

【0006】先ず、図6中の(a)に示すように、シリ
コンウエハ51上にシリコン酸化膜52を形成した後、
同図(b)に示すように、シリコン酸化膜52上に窒化
膜55を形成する。次に、同図(c)に示すように、窒
化膜55をフォトリソグラフィーおよびエッチングによ
ってパターニングし、その後、同図(d)に示すよう
に、ウエット酸化によってフィールド酸化膜56を成長
させる。次に、同図(e)に示すように、エッチングに
よって窒化膜55を除去した後、同図(f)に示すよう
に、表面に窒化膜等の保護膜53を形成する。次に、同
図(g)に示すように、保護膜53をパターニングし、
その後、同図(h)に示すように、表面に電極層を形成
し、同図(i)に示すように、電極層をパターニングし
て電極54を形成する。
First, as shown in FIG. 6A, after forming a silicon oxide film 52 on a silicon wafer 51,
As shown in FIG. 7B, a nitride film 55 is formed on the silicon oxide film 52. Next, as shown in FIG. 3C, the nitride film 55 is patterned by photolithography and etching, and then, as shown in FIG. 3D, a field oxide film 56 is grown by wet oxidation. Next, as shown in FIG. 6E, the nitride film 55 is removed by etching, and then a protective film 53 such as a nitride film is formed on the surface as shown in FIG. Next, as shown in FIG. 3G, the protective film 53 is patterned,
After that, an electrode layer is formed on the surface as shown in FIG. 3H, and the electrode layer is patterned to form an electrode 54 as shown in FIG.

【0007】上記のように、上記従来のテストウエハ5
0を作成するための工程が非常に複雑であるため、通
常、TEGの作成には1ヶ月以上の日数が必要とされ
る。
As described above, the conventional test wafer 5 described above is used.
Since the process for creating 0 is very complicated, it usually takes more than one month to create TEG.

【0008】半導体のパラメータとしては、大きく分け
てC−V特性とI−V特性とがある上記のテストウエハ
50を用いてチャージアップ量を評価する場合、C−V
法をいることは困難である。これは、テストウエハ50
の表面に電極54が形成されているため、その電極54
にバイアスを印加するための測定電極を接続すると、テ
ストウエハ50表面の帯電電荷が電極54および測定電
極を通して逃げてしまうため、容量Cの測定が行えない
からである。
When the charge-up amount is evaluated using the above-described test wafer 50, which has a CV characteristic and an IV characteristic as semiconductor parameters, they are roughly divided into CV and CV characteristics.
It is difficult to live the law. This is the test wafer 50
Since the electrode 54 is formed on the surface of the
This is because the capacitance C cannot be measured when the measurement electrode for applying a bias is connected to the surface of the test wafer 50 because the charged charges escape through the electrode 54 and the measurement electrode.

【0009】したがって、上記テストウエハ50を用い
たチャージアップ量を評価には、I−V法が用いられ
る。このI−V法は、プラズマ処理が行われたテストウ
エハ50の電極54が上になるようにして金属製ステー
ジ上に載置し、金属製ステージとテストウエハ50の電
極54との間にバイアスを印加して、図7に示すような
I−V特性を調べ、10-6Aの電流が流れたときの印加
電圧をもって耐圧を判定する、いわゆる絶縁破壊試験で
ある。プラズマ処理によってチャージアップが起こって
シリコン酸化膜52がダメージを受けると、そのダメー
ジの程度によって耐圧が低下することになるので、プラ
ズマ処理後の耐圧からチャージアップ量を評価すること
ができる。
Therefore, the IV method is used to evaluate the charge-up amount using the test wafer 50. In the IV method, the electrode 54 of the plasma-treated test wafer 50 is placed on the metal stage so that the electrode 54 faces upward, and a bias is applied between the metal stage and the electrode 54 of the test wafer 50. Is applied to examine the IV characteristics as shown in FIG. 7, and the withstand voltage is determined by the applied voltage when a current of 10 −6 A flows, which is a so-called dielectric breakdown test. When the silicon oxide film 52 is damaged due to the charge-up caused by the plasma processing, the withstand voltage is lowered depending on the degree of the damage, so that the charge-up amount can be evaluated from the withstand voltage after the plasma processing.

【0010】このI−V法を用いてチャージアップ量を
評価する場合、シリコン酸化膜52の状態はパターニン
グの精度によって必ずしも均一ではないので、場所によ
っても絶縁破壊が起こる所と起こり難い所があり、統計
的な解釈が必要となり、測定に時間がかかると共に再現
性などの点で評価が困難である。
When the charge-up amount is evaluated by using the IV method, the state of the silicon oxide film 52 is not necessarily uniform depending on the patterning accuracy, so there are some places where dielectric breakdown occurs and others where it is difficult to occur. However, a statistical interpretation is required, the measurement takes time, and the evaluation is difficult in terms of reproducibility.

【0011】上記のように、従来では、TEGの作成お
よびそれを用いた測定に長時間を要し、且つ、再現性な
どの点でチャージアップ量の評価も困難であるため、性
能(装置のチャージアップ防止機能)向上のためのデー
タの取得が難しく、これが装置の開発を阻害する要因の
一つともなっている。
As described above, in the related art, it takes a long time to create a TEG and perform measurement using the TEG, and it is difficult to evaluate the charge-up amount in terms of reproducibility. It is difficult to acquire data for improving the charge-up prevention function, which is one of the factors that hinder the development of the device.

【0012】このため、今日では、一般的に行われてい
る上記従来のTEGを用いたI−V法による耐圧評価よ
りも簡便なチャージアップ量の評価方法が切望されてい
る。また、将来的に、さらに細かなデータに基づいた中
和制御が必要になることも十分に予想される。
For this reason, today, there is a strong demand for a method of evaluating the charge-up amount, which is simpler than the withstand voltage evaluation by the IV method using the above-mentioned conventional TEG which is generally performed. It is also fully expected that neutralization control based on more detailed data will be required in the future.

【0013】本発明は、上記に鑑みなされたものであ
り、その目的は、テストウエハの構造が簡単でその作成
時間を短縮することができ、且つ、従来のチャージアッ
プ量評価よりも簡便で高感度なチャージアップ量評価が
可能な帯電量測定装置を提供することにある。
The present invention has been made in view of the above circumstances, and an object thereof is to simplify the structure of a test wafer, shorten the time required for producing the test wafer, and to make it simpler and higher than the conventional charge-up amount evaluation. An object of the present invention is to provide a charge amount measuring device capable of performing a sensitive charge-up amount evaluation.

【0014】[0014]

【課題を解決するための手段】本発明の帯電量測定装置
は、導電性を有する基板と、上記基板上に形成された所
定の膜厚の絶縁膜と、上記絶縁膜上に形成された所定の
膜厚の絶縁性保護膜とを有し、上記保護膜の一部を除去
して上記絶縁膜を露出させて被測定部を形成してなるテ
ストウエハを備えると共に、上記テストウエハの被測定
部と対向する面が該被測定部からはみ出さない大きさに
形成された電極部と、上記電極部の外周部に設けられ、
上記電極部がテストウエハの被測定部からはみ出さない
ようにして電極部と被測定部とを近づけたとき、電極部
と被測定部の絶縁膜との間に所定の微少なギャップが形
成されるように、テストウエハの保護膜と当接する絶縁
性当接部とを有する測定電極とを備えている構成であ
る。
A charge amount measuring device of the present invention is a substrate having conductivity, an insulating film having a predetermined thickness formed on the substrate, and a predetermined film formed on the insulating film. An insulating protective film having a film thickness of, and a test wafer formed by removing a part of the protective film to expose the insulating film to form a portion to be measured. An electrode portion whose surface facing the portion is formed in a size that does not protrude from the measured portion, and is provided on the outer peripheral portion of the electrode portion,
When the electrode portion and the measured portion are brought close to each other so that the electrode portion does not protrude from the measured portion of the test wafer, a predetermined minute gap is formed between the electrode portion and the insulating film of the measured portion. As described above, the measuring electrode having an insulating contact portion that contacts the protective film of the test wafer is provided.

【0015】[0015]

【作用】上記の構成によれば、テストウエハは、その表
面に電極を形成する必要がないので、従来のテストウエ
ハと比較して構造が簡単であり、テストウエハ作成時の
工程数を大幅に削減できるので、テストウエハ作成に要
する時間を大幅に短縮することができる。
According to the above structure, since the test wafer does not need to have electrodes formed on its surface, the structure is simpler than that of the conventional test wafer, and the number of steps for producing the test wafer is significantly increased. Since this can be reduced, the time required to create a test wafer can be significantly reduced.

【0016】また、測定電極の電極部の外周部には絶縁
性当接部が設けられており、上記電極部がテストウエハ
の被測定部からはみ出さないようにして電極部と被測定
部とを近づければ、上記絶縁性当接部がテストウエハの
保護膜と当接して、テストウエハの被測定部の絶縁膜と
電極部との間に、所定の微少なギャップが形成されるよ
うになっている。
Further, an insulating contact portion is provided on the outer peripheral portion of the electrode portion of the measuring electrode, and the electrode portion and the measured portion are arranged so that the electrode portion does not protrude from the measured portion of the test wafer. So that the insulating contact portion comes into contact with the protective film of the test wafer and a predetermined minute gap is formed between the insulating film and the electrode portion of the measured portion of the test wafer. Has become.

【0017】このように、テストウエハの被測定部の絶
縁膜と電極部とが非接触であるため、プラズマ処理によ
って絶縁膜に堆積した電荷を外部へ逃がすことがない。
このため、上記測定電極の電極部とテストウエハの導電
性の基板との間にバイアス電圧を印加すれば、上記微少
なギャップに存在する空気の容量と絶縁膜の容量とを含
んだ容量を測定することができる。空気の容量は上記ギ
ャップから計算することができるので、絶縁膜の容量を
算出可能である。したがって、上記のバイアス電圧をプ
ラス方向またはマイナス方向へ連続的に変化させればC
−V特性を測定できる。
As described above, since the insulating film of the measured portion of the test wafer and the electrode portion are not in contact with each other, the electric charges accumulated on the insulating film by the plasma treatment are not released to the outside.
Therefore, if a bias voltage is applied between the electrode portion of the measurement electrode and the conductive substrate of the test wafer, the capacitance including the capacitance of the air and the capacitance of the insulating film existing in the minute gap is measured. can do. Since the capacity of air can be calculated from the gap, the capacity of the insulating film can be calculated. Therefore, if the above bias voltage is continuously changed in the positive direction or the negative direction, C
The -V characteristic can be measured.

【0018】したがって、従来のI−V法による耐圧評
価よりも簡便なC−V法を用いて帯電量を高感度に測定
することができ(詳しくは、プラズマ処理前に測定した
C−V特性曲線に対して、プラズマ処理後に測定したC
−V特性曲線が帯電量に応じてシフトするので、プラズ
マ処理前後のフラットバンド電圧の差(シフト量)から
帯電量を求めることができ)、チャージアップ量の評価
を迅速且つ的確に行うことができる。
Therefore, the charge amount can be measured with high sensitivity by using the CV method, which is simpler than the withstand voltage evaluation by the conventional IV method (specifically, the CV characteristic measured before the plasma treatment). For the curve, C measured after plasma treatment
Since the −V characteristic curve shifts according to the charge amount, the charge amount can be obtained from the difference (shift amount) of the flat band voltage before and after the plasma treatment), and the charge-up amount can be evaluated quickly and accurately. it can.

【0019】[0019]

【実施例】本発明の一実施例について図1ないし図4に
基づいて説明すれば、以下の通りである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The following will describe one embodiment of the present invention with reference to FIGS.

【0020】本実施例に係る帯電量測定装置は、図2に
示すように、テストウエハ1、測定電極2、測定用プロ
ーバ3、シールドボックス4、LCRメータ5、および
パーソナルコンピュータ等の情報処理装置6から構成さ
れている。
As shown in FIG. 2, the charge amount measuring apparatus according to this embodiment is an information processing apparatus such as a test wafer 1, a measuring electrode 2, a measuring prober 3, a shield box 4, an LCR meter 5, and a personal computer. It is composed of 6.

【0021】上記テストウエハ1は、図1に示すよう
に、基板としてのシリコンウエハ11と、このシリコン
ウエハ11上に形成された絶縁膜としての膜厚が約50
00Åのシリコン酸化膜(SiO2 )12と、上記シリ
コン酸化膜12上に形成された保護膜としての膜厚が約
1000Åのシリコン窒化膜(Si3 4 )13と有
し、上記シリコン窒化膜13の一部を除去してシリコン
酸化膜12を露出させた略円形の被測定部14が表面に
パターニングされているものである。
As shown in FIG. 1, the test wafer 1 has a silicon wafer 11 as a substrate and a film thickness of about 50 as an insulating film formed on the silicon wafer 11.
The silicon nitride film (SiO 2 ) 12 having a thickness of 00 Å and the silicon nitride film (Si 3 N 4 ) 13 having a thickness of about 1000 Å as a protective film formed on the silicon oxide film 12 are provided. A substantially circular measured portion 14 in which a part of 13 is removed to expose the silicon oxide film 12 is patterned on the surface.

【0022】上記テストウエハ1の作成法の一例を、図
3を参照して次に説明する。先ず、同図(a)に示すよ
うに、シリコンウエハ11上に、ドライ酸化またはウエ
ット酸化によってシリコン酸化膜12を形成する。ドラ
イ酸化の場合、アニール炉を用いてシリコンウエハ11
をN2 雰囲気にて900℃〜1200℃の範囲で加熱
し、所定の温度に到達した後にO2 ガスを導入して所定
の時間、酸化処理を行う。ウエット酸化の場合、上記の
2 ガスを温純水に通してO2 ガスと共に水蒸気を導入
しながら酸化処理を行う。ウエット酸化では、酸化が急
速に進み、厚い酸化膜の形成が短時間で可能となる。
An example of a method for producing the test wafer 1 will be described below with reference to FIG. First, as shown in FIG. 3A, a silicon oxide film 12 is formed on a silicon wafer 11 by dry oxidation or wet oxidation. In the case of dry oxidation, an annealing furnace is used for the silicon wafer 11
Is heated in a range of 900 ° C. to 1200 ° C. in an N 2 atmosphere, and after reaching a predetermined temperature, O 2 gas is introduced and oxidation treatment is performed for a predetermined time. In the case of wet oxidation, the above-mentioned O 2 gas is passed through warm pure water to carry out the oxidation treatment while introducing steam together with O 2 gas. In wet oxidation, oxidation progresses rapidly, and a thick oxide film can be formed in a short time.

【0023】次に、同図(b)に示すように、LPCV
D(Low Pressure Chemical VaporDeposition)を用い
て、シリコン酸化膜12上にシリコン窒化膜13を形成
する。即ち、炉内を減圧し、N2 雰囲気にて上記の表面
にシリコン酸化膜12を形成したシリコンウエハ11を
600℃〜1000℃ぐらいまで加熱し、NH3 OHガ
スとH2 ガスとの混合ガスを炉内に導入し、所定の時間
処理してシリコン酸化膜12上にシリコン窒化膜13を
形成する。
Next, as shown in FIG.
A silicon nitride film 13 is formed on the silicon oxide film 12 by using D (Low Pressure Chemical Vapor Deposition). That is, the inside of the furnace is decompressed and the silicon wafer 11 having the silicon oxide film 12 formed on the surface thereof is heated to about 600 ° C. to 1000 ° C. in an N 2 atmosphere to obtain a mixed gas of NH 3 OH gas and H 2 gas. Is introduced into a furnace and treated for a predetermined time to form a silicon nitride film 13 on the silicon oxide film 12.

【0024】この後、上記のシリコン窒化膜13をフォ
トリソグラフィーおよびエッチングによってパターニン
グし、同図(c)に示すように、シリコン酸化膜12を
露出させた被測定部14を形成する。尚、この場合のエ
ッチングは、プラズマ処理による影響を除くため、プラ
ズマエッチングを用いないで、ウエットエッチングを用
いる。
After that, the silicon nitride film 13 is patterned by photolithography and etching to form a measured portion 14 with the silicon oxide film 12 exposed as shown in FIG. In this case, wet etching is used instead of plasma etching in order to remove the influence of plasma processing.

【0025】以上の工程によって本実施例のテストウエ
ハ1を作成することができる。本実施例のテストウエハ
1は、従来のテストウエハと比較して構造が簡単であ
り、作成時の工程数も少なく、短時間で作成することが
できる。
The test wafer 1 of this embodiment can be produced by the above steps. The test wafer 1 of the present embodiment has a simpler structure than the conventional test wafer, has a small number of manufacturing steps, and can be manufactured in a short time.

【0026】上記測定電極2は、図1に示すように、タ
ングステンカーバイトからなる円盤状の電極部21と、
この電極部21の外周部に設けられた絶縁性当接部とし
てのリング状の絶縁部22と、上記電極部21の上面部
中央に取り付けられたタングステンカーバイトからなる
電極支持部23から構成されている。
As shown in FIG. 1, the measuring electrode 2 has a disk-shaped electrode portion 21 made of tungsten carbide,
It is composed of a ring-shaped insulating portion 22 as an insulating contact portion provided on the outer peripheral portion of the electrode portion 21, and an electrode support portion 23 made of tungsten carbide attached to the center of the upper surface of the electrode portion 21. ing.

【0027】上記電極部21の直径(面積)は、テスト
ウエハ1の被測定部14の直径(面積)以下である。そ
して、上記絶縁部22の内周の直径は、テストウエハ1
の被測定部14の直径よりも小さく、且つ、絶縁部22
の外周の直径はテストウエハ1の被測定部14の直径よ
りも大きい。
The diameter (area) of the electrode portion 21 is less than or equal to the diameter (area) of the measured portion 14 of the test wafer 1. The diameter of the inner circumference of the insulating portion 22 is the same as the test wafer 1
Smaller than the diameter of the measured portion 14 of the
The diameter of the outer circumference is larger than the diameter of the measured portion 14 of the test wafer 1.

【0028】上記測定用プローバ3は、図2に示すよう
に、上記の測定電極2を保持し、測定電極2を垂直方向
(上下方向)に駆動する測定電極駆動部31と、上記測
定電極2の対極となるものであり、上記テストウエハ1
を載置するための金属製(例えば、ステンレス製)のス
テージ32と、このステージ32を水平方向(X−Y方
向)に駆動するステージ駆動部33と、上記ステージ3
2を他の部材と絶縁するインシュレータ34とを備えて
おり、ステージ32に載置されたテストウエハ1を垂直
方向に移動させると共に、測定電極2を上下方向に移動
させてプロビーングを行うものである。
As shown in FIG. 2, the measuring prober 3 holds the measuring electrode 2 and drives the measuring electrode 2 in the vertical direction (vertical direction), and the measuring electrode 2 It is the opposite of the test wafer 1
Stage 32 made of metal (for example, made of stainless steel) for mounting the stage, a stage drive unit 33 for driving the stage 32 in the horizontal direction (X-Y direction), and the stage 3 described above.
The test wafer 1 mounted on the stage 32 is moved in the vertical direction, and the measurement electrode 2 is moved in the vertical direction to perform probeing. is there.

【0029】また、上記測定用プローバ3は、図1に示
すように、上記ステージ32およびインシュレータ34
に形成された排気路35aと真空ポンプ35bを有する
真空チャック35を備えており、テストウエハ1をステ
ージ32に密着させてチャックすることができるように
なっている。
As shown in FIG. 1, the measuring prober 3 includes the stage 32 and the insulator 34.
A vacuum chuck 35 having an exhaust path 35a and a vacuum pump 35b formed in the above is provided, and the test wafer 1 can be closely attached to the stage 32 for chucking.

【0030】また、上記測定用プローバ3は、電磁波等
のノイズの影響をなくすためにシールドボックス4内に
設けられている。
The measuring prober 3 is provided in the shield box 4 in order to eliminate the influence of noise such as electromagnetic waves.

【0031】上記LCRメータ5は、C−V特性測定用
のテスターであり、半導体特性に従った測定を可能にす
るため、1MHz程度の高周波測定が可能であり、ま
た、後述のように空気の容量を含んだ容量測定ができる
ように掃引電圧が±100V以上のものを用いる。
The LCR meter 5 is a tester for measuring CV characteristics, and enables high frequency measurement of about 1 MHz in order to enable measurement in accordance with semiconductor characteristics. A sweep voltage of ± 100 V or more is used so that the capacitance including the capacitance can be measured.

【0032】上記情報処理装置6は、上記LCRメータ
5によって測定されたC−V特性に基づいて、チャージ
アップ量の評価を行うものである。
The information processing device 6 evaluates the amount of charge-up based on the CV characteristics measured by the LCR meter 5.

【0033】上記の構成において、帯電量測定装置を用
いた帯電量の測定手順を以下に説明する。
The procedure for measuring the charge amount using the charge amount measuring device having the above structure will be described below.

【0034】先ず、プラズマ処理を行っていないテスト
ウエハ1を被測定部14が上になるように測定用プロー
バ3のステージ32に載置し、真空チャック35によっ
てテストウエハ1の裏面(シリコンウエハ11)がステ
ージ32に密着するようにチャックする。また、測定電
極2を測定用プローバ3の測定電極駆動部31にセット
する。
First, the test wafer 1 which has not been subjected to the plasma treatment is placed on the stage 32 of the measuring prober 3 so that the measured portion 14 faces upward, and the back surface of the test wafer 1 (silicon wafer 11 ) Is in close contact with the stage 32. Further, the measurement electrode 2 is set in the measurement electrode driving unit 31 of the measurement prober 3.

【0035】次に、LCRメータ5のHigh端子側を測定
電極2に、その Low端子側を対極となるステージ32に
それぞれ接続する。
Next, the High terminal side of the LCR meter 5 is connected to the measurement electrode 2, and the Low terminal side thereof is connected to the stage 32 which is the counter electrode.

【0036】次に、測定用プローバ3のステージ駆動部
33によってステージ32に載置されたテストウエハ1
をX−Y方向に移動させて、テストウエハ1の被測定部
14が測定電極2の下方に位置するようにセットする。
Next, the test wafer 1 mounted on the stage 32 by the stage driving unit 33 of the measuring prober 3.
Are moved in the X-Y directions and set so that the measured portion 14 of the test wafer 1 is located below the measurement electrode 2.

【0037】次に、測定電極駆動部31の駆動によって
測定電極2を下方に移動させ、測定電極2の絶縁部22
とテストウエハ1のシリコン窒化膜13とが接触するよ
うにセットする。
Next, the measurement electrode driving section 31 is driven to move the measurement electrode 2 downward, and the insulation section 22 of the measurement electrode 2 is moved.
And the silicon nitride film 13 of the test wafer 1 are set in contact with each other.

【0038】上記のプロービングに際しては、測定電極
2の電極部21がテストウエハ1の被測定部14からは
み出さないようにセットする。
At the time of probing, the electrode portion 21 of the measuring electrode 2 is set so as not to protrude from the measured portion 14 of the test wafer 1.

【0039】上記のようにセットされた状態では、測定
電極2の電極部21とテストウエハ1の被測定部14に
おけるシリコン酸化膜12との間に、微少なギャップ
(テストウエハ1のシリコン窒化膜13の膜厚(約10
00Å)分のギャップ)が形成されることになる。この
微少なギャップにより、テストウエハ1表面のシリコン
酸化膜12の帯電電荷を外部へ逃がすことなく、シリコ
ン酸化膜12の容量を測定することが可能である。
In the state set as described above, a minute gap (silicon nitride film of the test wafer 1) is formed between the electrode portion 21 of the measuring electrode 2 and the silicon oxide film 12 of the measured portion 14 of the test wafer 1. 13 film thickness (about 10
A gap of 00Å) will be formed. With this minute gap, it is possible to measure the capacitance of the silicon oxide film 12 without letting the charged charges of the silicon oxide film 12 on the surface of the test wafer 1 escape to the outside.

【0040】この後、LCRメータ5によってC−V特
性を測定する。即ち、測定電極2とその対極となるステ
ージ32との間にバイアス電圧を印加し、上記の微少な
ギャップに存在する空気の容量Cair とシリコン酸化膜
12の容量Cinとを含んだ容量Call を測定する。上記
の空気の容量Cair は、上記のギャップより計算するこ
とができるので、シリコン酸化膜12の容量Cinは、下
式、 1/Cin=(1/Call )−(1/Cair ) によって算出できる。この演算処理は、情報処理装置に
おいて行われる。
After that, the CV characteristic is measured by the LCR meter 5. That is, a bias voltage is applied between the measurement electrode 2 and the stage 32 which is the counter electrode thereof, and the capacitance C including the capacitance C air of air and the capacitance C in of the silicon oxide film 12 present in the above-mentioned minute gap. measure all . Since the above-mentioned air capacity C air can be calculated from the above-mentioned gap, the capacity C in of the silicon oxide film 12 can be calculated by the following equation: 1 / C in = (1 / C all ) − (1 / C air ) Can be calculated by This arithmetic processing is performed in the information processing device.

【0041】尚、本実施例のテストウエハ1のシリコン
ウエハ11をn型とする。この場合、上記のバイアス電
圧をプラス側に掃引させて、C−V特性を測定すれば、
例えば図4中の実線で示すようなC−Vプロファイルが
得られる。尚、p型半導体のテストウエハ1の場合は、
バイアス電圧をマイナス側に掃引させて、C−V特性を
測定する。そして、得られたC−Vプロファイルから、
プラズマ処理前のテストウエハ1のフラットバンド電圧
fbを求める。即ち、フラットバンド電圧Vfbは、フラ
ットバンド状態での容量(フラットバンド容量Cfb)に
対応する電圧であり、フラットバンド容量Cfbは、シリ
コン酸化膜12の膜厚から算出できるので、それに対応
するフラットバンド電圧VfbがC−Vプロファイルから
求められる。
The silicon wafer 11 of the test wafer 1 of this embodiment is an n-type. In this case, if the above bias voltage is swept to the positive side and the CV characteristic is measured,
For example, a CV profile as shown by the solid line in FIG. 4 is obtained. In the case of the p-type semiconductor test wafer 1,
The bias voltage is swept to the negative side, and the CV characteristic is measured. And from the obtained C-V profile,
The flat band voltage V fb of the test wafer 1 before plasma processing is obtained. That is, the flat band voltage V fb is a voltage corresponding to the capacitance in the flat band state (flat band capacitance C fb ), and the flat band capacitance C fb can be calculated from the film thickness of the silicon oxide film 12, and therefore corresponds to it. The flat band voltage V fb is calculated from the CV profile.

【0042】この後、上記のテストウエハ1を測定用プ
ローバ3から取り外して、該テストウエハ1に対して、
チャージアップ量の評価を行おうとする装置を用いて、
イオン注入等のプラズマ処理を行う。
Thereafter, the test wafer 1 is removed from the measurement prober 3 and the test wafer 1 is removed.
Using a device that tries to evaluate the charge-up amount,
Plasma processing such as ion implantation is performed.

【0043】プラズマ処理が済んだ上記テストウエハ1
を、再度、測定用プローバ3にセットし、プラズマ処理
前に行った上記の手順と同様にして、C−V特性を測定
する。このとき得られるC−Vプロファイルは、例え
ば、図4中に一点鎖線で示すように、プラズマ処理によ
ってシリコン酸化膜12が帯電した分だけ、実線で示す
処理前のC−Vプロファイルに対してシフトする。そし
て、得られたC−Vプロファイルから、プラズマ処理後
のテストウエハ1のフラットバンド電圧Vfb′(フラッ
トバンド容量Cfbに対応する電圧)を求める。
The above-mentioned test wafer 1 which has been plasma-treated
Is again set on the measurement prober 3, and the CV characteristic is measured in the same manner as the above-described procedure performed before the plasma treatment. The C-V profile obtained at this time is shifted from the C-V profile before the process shown by the solid line by the amount of the silicon oxide film 12 charged by the plasma process, as shown by the chain line in FIG. 4, for example. To do. Then, the flat band voltage V fb ′ (the voltage corresponding to the flat band capacitance C fb ) of the test wafer 1 after the plasma processing is obtained from the obtained CV profile.

【0044】以上のようにして求めたプラズマ処理前後
のテストウエハ1のフラットバンド電圧の差ΔVfbを、
下式、 ΔVfb=|Vfb−Vfb′| の演算により求める。このΔVfbは、帯電量と相関関係
があり、チャージアップ量の高感度な測定(評価)を可
能にする。
The difference ΔV fb in the flat band voltage of the test wafer 1 before and after the plasma processing, which is obtained as described above, is
It is calculated by the following equation, ΔV fb = | V fb −V fb ′ |. This ΔV fb has a correlation with the charge amount, and enables highly sensitive measurement (evaluation) of the charge-up amount.

【0045】帯電量(表面固定電荷量)Qは、下式、 Q=ΔVfb×Cin の演算により求めることができる。尚、上式中のC
inは、シリコン酸化膜12の全容量である。上記の各演
算処理は情報処理装置6において行われる。
The charge amount (surface fixed charge amount) Q can be obtained by the following equation: Q = ΔV fb × C in In addition, C in the above formula
in is the total capacity of the silicon oxide film 12. The above arithmetic processing is performed in the information processing device 6.

【0046】尚、上記のテストウエハ1の作成時にプラ
ズマ処理を用いると、測定開始前からテストウエハ1の
表面が帯電状態となり、正確な帯電量を測定できなくな
るため、テストウエハ1の作成にあたっては、プラズマ
エッチング等のプラズマ処理を用いないようにしなけれ
ばならない。
If the plasma treatment is used when the test wafer 1 is formed, the surface of the test wafer 1 is charged before the measurement is started, and an accurate charge amount cannot be measured. , Plasma processing such as plasma etching must be avoided.

【0047】以上のように、本実施例の帯電量測定装置
は、プラズマ処理法を用いた処理装置によって処理され
た被処理物のチャージアップ量を評価するために用いら
れるものであって、図1に示すように、導電性を有する
基板としてのシリコンウエハ11と、上記シリコンウエ
ハ11上に形成された所定の膜厚(約5000Å)の絶
縁膜としてのシリコン酸化膜12と、上記シリコン酸化
膜12上に形成された所定の膜厚(約1000Å)の絶
縁性保護膜としてのシリコン窒化膜13とを有し、上記
シリコン窒化膜13の一部を除去して上記シリコン酸化
膜12を露出させて被測定部14を形成してなるテスト
ウエハ1を備えると共に、上記テストウエハ1の被測定
部14と対向する面が該被測定部14からはみ出さない
大きさに形成された電極部21と、上記電極部21の外
周部に設けられ、上記電極部21がテストウエハ1の被
測定部14からはみ出さないようにして電極部21と被
測定部14とを近づけたとき、電極部21と被測定部1
4のシリコン酸化膜12との間に所定の微少なギャップ
(本実施例では約1000Å)が形成されるように、テ
ストウエハ1のシリコン窒化膜13と当接する絶縁性当
接部としての絶縁部22とを有する測定電極2を備えて
いる構成である。
As described above, the charge amount measuring apparatus of this embodiment is used for evaluating the charge-up amount of the object to be processed which is processed by the processing apparatus using the plasma processing method. 1, a silicon wafer 11 as a substrate having conductivity, a silicon oxide film 12 as an insulating film having a predetermined film thickness (about 5000 Å) formed on the silicon wafer 11, and the silicon oxide film. A silicon nitride film 13 as an insulating protective film having a predetermined film thickness (about 1000 Å) formed on 12 and removing a part of the silicon nitride film 13 to expose the silicon oxide film 12. And a surface of the test wafer 1 facing the measured portion 14 is formed in such a size that it does not protrude from the measured portion 14. When the electrode portion 21 and the outer peripheral portion of the electrode portion 21 are provided so that the electrode portion 21 does not protrude from the measured portion 14 of the test wafer 1 and the electrode portion 21 and the measured portion 14 are brought close to each other, Electrode part 21 and measured part 1
No. 4 silicon oxide film 12 and a predetermined minute gap (about 1000 Å in this embodiment) are formed so as to contact the silicon nitride film 13 of the test wafer 1 as an insulating contact portion. It is the structure provided with the measurement electrode 2 which has 22.

【0048】これにより、電極部21と被測定部14の
シリコン酸化膜12との間に、C−V法による帯電量の
測定に不可欠な微少なギャップを形成することができ、
従来のI−V法による耐圧評価よりも簡便で高感度測定
が可能なC−V法を用いてチャージアップ量の評価を行
うことができる。
As a result, it is possible to form a minute gap between the electrode portion 21 and the silicon oxide film 12 of the measured portion 14 which is indispensable for the measurement of the charge amount by the CV method.
The charge-up amount can be evaluated using the C-V method, which is simpler than the conventional IV method and is capable of highly sensitive measurement.

【0049】また、本実施例のテストウエハ1は、その
表面に電極を形成する必要がないので、従来のテストウ
エハと比較して構造が簡単であり、且つ、テストウエハ
作成時の工程数も大幅に削減でき、短時間でテストウエ
ハ1を作成することができる。
Further, since the test wafer 1 of this embodiment does not need to have electrodes formed on its surface, it has a simpler structure than the conventional test wafer, and the number of steps for producing the test wafer is also large. It is possible to significantly reduce the number, and the test wafer 1 can be created in a short time.

【0050】このように、本実施例の帯電量測定装置を
用いれば、TEGの作成およびそれを用いた測定に要す
る時間を従来よりも大幅に短縮することができると共
に、チャージアップ量の評価も高精度で可能であるた
め、プラズマ処理法を用いた処理装置の開発をスムーズ
に進めることができる。
As described above, by using the charge amount measuring device of this embodiment, the time required for producing the TEG and the measurement using the TEG can be significantly shortened as compared with the conventional technique, and the charge-up amount can be evaluated. Since it is possible with high accuracy, development of a processing apparatus using a plasma processing method can be smoothly proceeded.

【0051】尚、上記実施例では、テストウエハ1の基
板としてシリコンウエハ11を用いているが、これに限
定されるものではなく、他の半導体または金属等の導電
体であってもよい。また、テストウエハ1の絶縁膜もシ
リコン酸化膜12に限定されるものではなく、保護膜も
シリコン窒化膜13に限定されるものではない。例え
ば、保護膜にはりんガラス膜等を用いることができる。
但し、保護膜としては、ウエットエッチングを施し易い
膜が望ましい。
In the above embodiment, the silicon wafer 11 is used as the substrate of the test wafer 1, but the present invention is not limited to this, and other semiconductors or conductors such as metals may be used. The insulating film of the test wafer 1 is not limited to the silicon oxide film 12, and the protective film is not limited to the silicon nitride film 13. For example, a phosphorus glass film or the like can be used as the protective film.
However, as the protective film, a film that is easily wet-etched is desirable.

【0052】また、上記実施例では、C−V特性の測定
にLCRメータ5を用いているがCVメータを用いても
よい。上記実施例は、あくまでも、本発明の技術内容を
明らかにするものであって、そのような具体例にのみ限
定して狭義に解釈されるべきものではなく、本発明の精
神と特許請求の範囲内で、いろいろと変更して実施する
ことができるものである。
In the above embodiment, the LCR meter 5 is used for measuring the CV characteristic, but a CV meter may be used. The above embodiments are merely for clarifying the technical contents of the present invention, and should not be construed in a narrow sense by limiting only to such specific examples. The spirit of the present invention and the scope of the claims It can be implemented with various modifications.

【0053】[0053]

【発明の効果】本発明の帯電量測定装置は、以上のよう
に、導電性を有する基板と、上記基板上に形成された所
定の膜厚の絶縁膜と、上記絶縁膜上に形成された所定の
膜厚の絶縁性保護膜とを有し、上記保護膜の一部を除去
して上記絶縁膜を露出させて被測定部を形成してなるテ
ストウエハを備えていると共に、上記テストウエハの被
測定部と対向する面が該被測定部からはみ出さない大き
さに形成された電極部と、上記電極部の外周部に設けら
れ、上記電極部がテストウエハの被測定部からはみ出さ
ないようにして電極部と被測定部とを近づけたとき、電
極部と被測定部の絶縁膜との間に所定の微少なギャップ
が形成されるように、テストウエハの保護膜と当接する
絶縁性当接部とを有する測定電極とを備えている構成で
ある。
As described above, the charge amount measuring apparatus of the present invention is formed of a conductive substrate, an insulating film having a predetermined thickness formed on the substrate, and an insulating film formed on the insulating film. A test wafer having an insulating protective film having a predetermined film thickness, which is formed by removing a part of the protective film to expose the insulating film to form a portion to be measured. The electrode portion whose surface facing the measured portion is formed so as not to protrude from the measured portion, and is provided on the outer peripheral portion of the electrode portion, and the electrode portion protrudes from the measured portion of the test wafer. Insulation that contacts the protective film of the test wafer so that a predetermined minute gap is formed between the electrode part and the insulating film of the measured part when the electrode part and the measured part are brought close to each other And a measuring electrode having a sex contact portion.

【0054】それゆえ、上記電極部がテストウエハの被
測定部からはみ出さないようにして電極部と被測定部と
を近づければ、上記絶縁性当接部がテストウエハの保護
膜と当接して、テストウエハの被測定部の絶縁膜と電極
部との間に、C−V法による帯電量の測定に不可欠な微
少なギャップを形成することができ、従来のI−V法に
よる耐圧評価よりも簡便なC−V法を用いて帯電量を高
感度に測定することができチャージアップ量の評価を迅
速且つ的確に行うことができる。また、テストウエハ
は、その表面に電極を形成する必要がないので、従来の
テストウエハと比較して構造が簡単であり、テストウエ
ハ作成時の工程数を大幅に削減できるので、テストウエ
ハ作成に要する時間を大幅に短縮することができる等の
効果を奏する。
Therefore, if the electrode section and the measured section are brought close to each other so that the electrode section does not protrude from the measured section of the test wafer, the insulating contact section contacts the protective film of the test wafer. Thus, it is possible to form a minute gap, which is indispensable for the measurement of the charge amount by the CV method, between the insulating film of the measured portion of the test wafer and the electrode portion, and the withstand voltage evaluation by the conventional IV method is performed. The charge amount can be measured with high sensitivity using a simpler CV method, and the charge-up amount can be evaluated quickly and accurately. In addition, since the test wafer does not need to have electrodes formed on its surface, its structure is simpler than that of conventional test wafers, and the number of steps when creating test wafers can be greatly reduced. There is an effect that the time required can be greatly reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示すものであり、主に帯電
量測定装置のテストウエハおよび測定電極の構成を示す
概略の縦断面図である。
FIG. 1 is a schematic vertical sectional view showing an embodiment of the present invention and mainly showing the configurations of a test wafer and a measurement electrode of a charge amount measuring device.

【図2】上記帯電量測定装置の全体構成を示す概略の構
成図である。
FIG. 2 is a schematic configuration diagram showing an overall configuration of the charge amount measuring device.

【図3】上記テストウエハの作成手順を示す説明図であ
る。
FIG. 3 is an explanatory diagram showing a procedure for creating the test wafer.

【図4】プラズマ処理前後のテストウエハのC−V特性
を示すグラフである。
FIG. 4 is a graph showing CV characteristics of test wafers before and after plasma processing.

【図5】従来のテストウエハの構成を示す概略の縦断面
図である。
FIG. 5 is a schematic vertical sectional view showing the configuration of a conventional test wafer.

【図6】上記従来のテストウエハの作成手順を示す説明
図である。
FIG. 6 is an explanatory diagram showing a procedure for creating the conventional test wafer.

【図7】上記従来のテストウエハを用いて測定したI−
V特性を示すグラフである。
FIG. 7 shows I- measured using the conventional test wafer.
6 is a graph showing V characteristics.

【符号の説明】[Explanation of symbols]

1 テストウエハ 11 シリコンウエハ(基板) 12 シリコン酸化膜(絶縁膜) 13 シリコン窒化膜(保護膜) 14 被測定部 2 測定電極 21 電極部 22 絶縁部(絶縁性当接部) 3 測定用プローバ 4 シールドボックス 5 LCRメータ 6 情報処理装置 1 Test Wafer 11 Silicon Wafer (Substrate) 12 Silicon Oxide Film (Insulating Film) 13 Silicon Nitride Film (Protective Film) 14 Measured Part 2 Measuring Electrode 21 Electrode Part 22 Insulating Part (Insulating Contact Part) 3 Prober for Measurement 4 Shield box 5 LCR meter 6 Information processing device

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】導電性を有する基板と、上記基板上に形成
された所定の膜厚の絶縁膜と、上記絶縁膜上に形成され
た所定の膜厚の絶縁性保護膜とを有し、上記保護膜の一
部を除去して上記絶縁膜を露出させて被測定部を形成し
てなるテストウエハと、 上記テストウエハの被測定部と対向する面が該被測定部
からはみ出さない大きさに形成された電極部と、上記電
極部の外周部に設けられ、上記電極部がテストウエハの
被測定部からはみ出さないようにして電極部と被測定部
とを近づけたとき、電極部と被測定部の絶縁膜との間に
所定の微少なギャップが形成されるように、テストウエ
ハの保護膜と当接する絶縁性当接部とを有する測定電極
とを備えていることを特徴とする帯電量測定装置。
1. A conductive substrate, an insulating film having a predetermined film thickness formed on the substrate, and an insulating protective film having a predetermined film thickness formed on the insulating film. A test wafer in which a portion to be measured is formed by removing a part of the protective film to expose the insulating film, and a surface of the test wafer facing the portion to be measured does not protrude from the portion to be measured. When the electrode portion and the measured portion are brought close to each other so that the electrode portion is provided on the outer peripheral portion of the electrode portion and the electrode portion does not protrude from the measured portion of the test wafer, And a measuring electrode having an insulating abutting portion that abuts the protective film of the test wafer so that a predetermined minute gap is formed between the insulating film and the insulating film of the measured portion. Charge amount measuring device.
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