JPH11163071A - Mos capacitor for damage evaluation and method for damage evaluation - Google Patents
Mos capacitor for damage evaluation and method for damage evaluationInfo
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- JPH11163071A JPH11163071A JP33221297A JP33221297A JPH11163071A JP H11163071 A JPH11163071 A JP H11163071A JP 33221297 A JP33221297 A JP 33221297A JP 33221297 A JP33221297 A JP 33221297A JP H11163071 A JPH11163071 A JP H11163071A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はLSI等の半導体装
置を製造する際のプラズマ処理中において発生する絶縁
膜(シリコン酸化膜)のダメージを評価する方法に関
し、特に、微小なダメージの大小を正確に評価すること
ができるダメージ評価用MOSキャパシタ及びダメージ
評価方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for evaluating the damage of an insulating film (silicon oxide film) generated during plasma processing when manufacturing a semiconductor device such as an LSI. The present invention relates to a damage-evaluating MOS capacitor and a damage-evaluating method that can be evaluated in a reliable manner.
【0002】[0002]
【従来の技術】近時、LSIのエッチング工程、レジス
ト除去工程及びイオン注入工程等のプラズマ処理工程に
おいて、チャージアップ現象によって絶縁膜(シリコン
酸化膜:SiO2)が破壊したり、ダメージを受けたり
することが問題となっている。チャージアップ現象によ
る絶縁膜の破壊及びダメージ(チャージアップダメー
ジ)は、プラズマ処理工程中に、半導体装置の上部電極
に静電気が蓄積(チャージアップ)され、この蓄積され
た静電気がトランジスタのゲートの領域に形成された薄
い絶縁膜(アクティブ酸化膜)を介して放電されること
により発生するものである。これにより、アクティブ酸
化膜の破壊又は劣化が発生して、製品の歩留まりが著し
く低下する。このようなチャージアップダメージは、プ
ラズマ電位が不均一になること又はウエハ上の膜に微細
なパターンを加工することにより、発生する。2. Description of the Related Art In recent years, in a plasma processing process such as an LSI etching process, a resist removing process, and an ion implantation process, an insulating film (silicon oxide film: SiO 2 ) is broken or damaged by a charge-up phenomenon. Is a problem. The breakdown and damage of the insulating film due to the charge-up phenomenon (charge-up damage) is caused by the fact that static electricity is accumulated (charge-up) in the upper electrode of the semiconductor device during the plasma processing step, and the accumulated static electricity is accumulated in the gate region of the transistor This is caused by discharge through the formed thin insulating film (active oxide film). As a result, destruction or deterioration of the active oxide film occurs, and the yield of products is significantly reduced. Such charge-up damage is caused by non-uniform plasma potential or by processing a fine pattern on a film on a wafer.
【0003】ところで、絶縁膜のチャージアップダメー
ジを評価する方法としては、種々の方法が提案されてい
るが、これらの評価方法のうち、有効な方法の1つとし
て、アンテナ付きMOS(Metal-Oxide-Semiconducto
r)キャパシタの電流−電圧特性を測定する方法(IV
測定法)がある(Hyungcheol Shinら、「Modeling Oxid
e Thickness Dependence of Charging Damage by Plasm
a Processing」、IEEE ELECTRON DEVICE LETTERS, VOL.
14, NO.11, (1993), pp.509-511、水谷ら、「プラズマ
プロセスによるSiO2/Siの照射損傷」、応用物
理、第59巻、第11号 、(1990)、pp.1496-1501)。
IV測定法とは、プラズマ処理前とプラズマ処理後とに
おけるIV特性を測定し、これらを比較することにより
チャージアップダメージを評価する方法である。Various methods have been proposed for evaluating the charge-up damage of an insulating film. Among these evaluation methods, one of the effective methods is a MOS (Metal-Oxide) with an antenna. -Semiconducto
r) Method of measuring current-voltage characteristics of capacitor (IV
(Hyungcheol Shin et al., “Modeling Oxid
e Thickness Dependence of Charging Damage by Plasm
a Processing '', IEEE ELECTRON DEVICE LETTERS, VOL.
14, NO.11, (1993), pp.509-511, Mizutani et al., "Radiation damage of SiO 2 / Si by plasma processes", Applied Physics, Vol. 59, No. 11, (1990), pp.1496 -1501).
The IV measurement method is a method of measuring IV characteristics before and after plasma processing, and comparing these to evaluate charge-up damage.
【0004】図7はアンテナ付きMOSキャパシタの構
造を示す断面図である。シリコン基板26の上に酸化膜
27が形成されている。この酸化膜27には、選択的に
他の領域よりも薄い領域(アクティブ酸化膜27a)が
形成されている。また、アクティブ酸化膜27a及び酸
化膜27の上には、アクティブ酸化膜27aよりも広い
領域で上部電極(アンテナ)28が形成されており、こ
れにより、MOSキャパシタ29が構成されている。こ
こで、アクティブ酸化膜の面積Soに対する上部電極
(アンテナ)の面積Seの比(Se/So)をアンテナ
比という。このように、上部電極28がアクティブ酸化
膜27aよりも広い領域で形成されていると、プラズマ
処理工程において、プラズマから流入する電流が上部電
極28により増幅されて、アクティブ酸化膜27aに注
入される。従って、アンテナ付きMOSキャパシタによ
るチャージアップダメージの検出感度は、アンテナ比に
比例する。FIG. 7 is a sectional view showing the structure of a MOS capacitor with an antenna. An oxide film 27 is formed on a silicon substrate 26. The oxide film 27 is selectively formed with a region (active oxide film 27a) thinner than other regions. On the active oxide film 27a and the oxide film 27, an upper electrode (antenna) 28 is formed in a region wider than the active oxide film 27a, thereby forming a MOS capacitor 29. Here, the ratio (Se / So) of the area Se of the upper electrode (antenna) to the area So of the active oxide film is called an antenna ratio. As described above, when the upper electrode 28 is formed in a region wider than the active oxide film 27a, the current flowing from the plasma is amplified by the upper electrode 28 and injected into the active oxide film 27a in the plasma processing step. . Therefore, the detection sensitivity of the charge-up damage by the MOS capacitor with the antenna is proportional to the antenna ratio.
【0005】IV特性の測定方法としては、一般的に、
MOSキャパシタに印加する電圧を徐々に増加させて、
電極から基板に流れる電流値を測定する方法が使用され
ている。図8は縦軸に電流をとり、横軸に電圧をとっ
て、一般的なIV特性の例を示すグラフ図である。図8
に示すように、MOSキャパシタ29の上部電極28に
印加する電圧を増加させると、リーク電流30aが発生
する。このリーク電流30aは、ある電圧値に達するま
では電圧値の増加に伴って若干増加する。そして、上部
電極28に印加する電圧が約6(MV/cm)を超える
と、FNトンネル電流30bが流れ始める。このFNト
ンネル電流とは、絶縁膜(酸化膜27及び27a)に大
きな電圧(電界)が印加された場合に、トンネル現象に
よって電子が絶縁膜の電導帯に移動し、電流が流れる現
象のことである。[0005] As a method of measuring the IV characteristics, generally,
By gradually increasing the voltage applied to the MOS capacitor,
A method of measuring a current value flowing from an electrode to a substrate has been used. FIG. 8 is a graph showing an example of general IV characteristics, with current being plotted on the vertical axis and voltage on the horizontal axis. FIG.
As shown in (1), when the voltage applied to the upper electrode 28 of the MOS capacitor 29 is increased, a leak current 30a is generated. The leak current 30a slightly increases as the voltage value increases until it reaches a certain voltage value. When the voltage applied to the upper electrode 28 exceeds about 6 (MV / cm), the FN tunnel current 30b starts flowing. The FN tunnel current is a phenomenon in which, when a large voltage (electric field) is applied to an insulating film (oxide films 27 and 27a), electrons move to a conduction band of the insulating film due to a tunnel phenomenon, and a current flows. is there.
【0006】その後、更にMOSキャパシタ29の上部
電極28に印加する電圧を増加させると、約12(MV
/cm)の電圧の印加によって不可逆な絶縁破壊30c
が発生する。このようなIV特性から絶縁膜のダメージ
を評価する評価方法としては、FNトンネル電流が流れ
る電圧領域(約6乃至12(MV/cm))において、
所定の電流値(例えば5(mA/cm2))に達したと
きの電圧値(GOI電圧)を測定する方法が最も一般的
に使用されている。Thereafter, when the voltage applied to the upper electrode 28 of the MOS capacitor 29 is further increased, about 12 (MV
/ Cm) irreversible dielectric breakdown by applying a voltage of 30c
Occurs. As an evaluation method for evaluating the damage of the insulating film from such IV characteristics, a voltage region (about 6 to 12 (MV / cm)) where the FN tunnel current flows is used.
The most commonly used method is to measure a voltage value (GOI voltage) when a predetermined current value (for example, 5 (mA / cm 2 )) is reached.
【0007】しかしながら、FNトンネル領域における
IV特性は、プラズマダメージの初期には殆ど変化せ
ず、ダメージの最終段階で急激に変化して絶縁破壊に至
る。この場合、測定されるGOI電圧は健常値又は零付
近(絶縁破壊の状態)の値となり、中間の値を示すこと
がない。従って、IV測定法においては、絶縁膜のダメ
ージの大きさはGoodとNo-Goodとの2段階のみで判断す
ることになり、中間のダメージ及びダメージの連続的な
大小関係を評価することは困難である。However, the IV characteristic in the FN tunnel region hardly changes at the beginning of plasma damage, but changes abruptly at the final stage of damage, leading to dielectric breakdown. In this case, the measured GOI voltage is a healthy value or a value near zero (dielectric breakdown state), and does not show an intermediate value. Therefore, in the IV measurement method, the magnitude of the damage of the insulating film is determined only in two stages of Good and No-Good, and it is difficult to evaluate the intermediate magnitude of the damage and the continuous magnitude relation of the damage. It is.
【0008】そこで、本願発明者等は、電極に印加する
電圧が0.3乃至6(MV/cm)の範囲であるとき
に、アクティブ酸化膜を介して発生するリーク電流と、
チャージアップダメージ量とが、密接に関連しているこ
とを見い出し、これを報告した(Y. Fukumotoら、「Beh
aviors of Plasma-Induced Pre-Tunneling Leakage Cur
rent in MOS Capacitor」、2nd International Symposi
um on Plasma Process-Induced Damage, (1997), pp.99
-101)。これを利用して、電圧が例えば4(MV/c
m)であるときのリーク電流を測定することにより、チ
ャージアップダメージの大きさを評価することができ
る。Therefore, the present inventors have found that when the voltage applied to the electrode is in the range of 0.3 to 6 (MV / cm), the leakage current generated through the active oxide film is
They found that the amount of charge-up damage was closely related, and reported this (Y. Fukumoto et al., "Beh
aviors of Plasma-Induced Pre-Tunneling Leakage Cur
rent in MOS Capacitor '', 2nd International Symposi
um on Plasma Process-Induced Damage, (1997), pp.99
-101). Utilizing this, the voltage is, for example, 4 (MV / c
By measuring the leak current at the time of m), the magnitude of the charge-up damage can be evaluated.
【0009】リーク電流は、前記GOI電圧が変化しな
い程度の微少なダメージにより発生し、このリーク電流
の大きさはダメージの大小により連続的に変化する。従
って、リーク電流の測定によりダメージの大きさを評価
する方法によると、GOI電圧の測定によりダメージの
大きさを評価する方法と比較して、同一のアンテナ比を
有するMOSキャパシタを使用した場合に、チャージア
ップダメージを高感度に測定することができる。また、
この評価方法によると、中間のダメージ及びダメージの
連続的な大小関係を評価することができる。[0009] The leakage current is caused by minute damage to such an extent that the GOI voltage does not change, and the magnitude of the leakage current changes continuously depending on the magnitude of the damage. Therefore, according to the method of evaluating the magnitude of damage by measuring the leakage current, compared with the method of evaluating the magnitude of damage by measuring the GOI voltage, when a MOS capacitor having the same antenna ratio is used, Charge-up damage can be measured with high sensitivity. Also,
According to this evaluation method, it is possible to evaluate the intermediate damage and the continuous magnitude relationship between the damages.
【0010】[0010]
【発明が解決しようとする課題】上述の如く、チャージ
アップダメージの大きさは、リーク電流の大きさと密接
に関連しているので、所定のアンテナ比を有するMOS
キャパシタを使用してより一層微小なダメージを評価す
るためには、より一層微小なリーク電流を検出すること
が必要である。測定することができる電流値の下限は、
使用する計測装置と環境によって決定されるが、リーク
電流として認識される電流値の下限は、一般的には、約
100fAである。従って、この限界値よりも小さいリ
ーク電流を発生させる微小なダメージを検出するために
は、アクティブ酸化膜の面積を大きくしてリーク電流を
大きくするか、又はアンテナ比を大きくしてダメージの
検出感度を増大させることが必要である。しかしなが
ら、微小なダメージを検出するために、アクティブ酸化
膜の面積又はアンテナ比を大きくしようとすると、ウエ
ハ上における上部電極(アンテナ)が占有する面積が大
きくなり、これにより、デバイスの面積が大きくなると
いう問題点が発生する。As described above, the magnitude of the charge-up damage is closely related to the magnitude of the leak current.
In order to evaluate even smaller damage using a capacitor, it is necessary to detect a smaller leak current. The lower limit of the current value that can be measured is
The lower limit of the current value recognized as the leak current is generally about 100 fA, which is determined by the measuring device and environment to be used. Therefore, in order to detect minute damage that causes a leak current smaller than this limit value, the leak current is increased by increasing the area of the active oxide film, or the damage detection sensitivity is increased by increasing the antenna ratio. Need to be increased. However, if an attempt is made to increase the area of the active oxide film or the antenna ratio in order to detect minute damage, the area occupied by the upper electrode (antenna) on the wafer becomes large, thereby increasing the area of the device. The problem occurs.
【0011】本発明はかかる問題点に鑑みてなされたも
のであって、デバイスの面積を大きくすることなく、微
小なリーク電流を測定することができ、これにより、微
小なダメージの程度を正確に評価することができるダメ
ージ評価用MOSキャパシタ及びダメージ評価方法を提
供することを目的とする。The present invention has been made in view of such a problem, and it is possible to measure a small leak current without increasing the area of a device, thereby accurately determining the degree of minute damage. It is an object to provide a damage evaluation MOS capacitor and a damage evaluation method that can be evaluated.
【0012】[0012]
【課題を解決するための手段】本発明に係るダメージ評
価用MOSキャパシタは、半導体基板と、この半導体基
板の上に形成された容量絶縁膜と、この容量絶縁膜の上
に形成された電極とを有するダメージ評価用MOSキャ
パシタであって、前記容量絶縁膜の平面視での周囲長
は、前記容量絶縁膜の面積と同一面積の正方形の周囲長
の1.2乃至20倍であることを特徴とするダメージ評
価用MOSキャパシタ。A MOS capacitor for damage evaluation according to the present invention comprises a semiconductor substrate, a capacitor insulating film formed on the semiconductor substrate, and an electrode formed on the capacitor insulating film. Wherein the perimeter of the capacitance insulating film in plan view is 1.2 to 20 times the perimeter of a square having the same area as the area of the capacitance insulating film. MOS capacitor for damage evaluation.
【0013】本発明に係るダメージ評価方法は、半導体
基板と、この半導体基板の上に形成され周囲長がその面
積と同一面積の正方形の周囲長の1.2乃至20倍であ
る容量絶縁膜と、この容量絶縁膜の上に形成された電極
とを有するダメージ評価用MOSキャパシタをプラズマ
処理した後、前記MOSキャパシタの絶縁破壊電圧の5
乃至70%の電圧を前記MOSキャパシタに与えて発生
するリーク電流を測定し、半導体装置をプラズマ処理し
た場合の前記半導体装置のチャージアップダメージの程
度を前記ダメージ評価用MOSキャパシタのリーク電流
により評価することを特徴とする。According to the damage evaluation method of the present invention, a semiconductor substrate and a capacitor insulating film formed on the semiconductor substrate and having a peripheral length of 1.2 to 20 times the peripheral length of a square having the same area as the semiconductor substrate are provided. After subjecting the damage evaluation MOS capacitor having the electrode formed on the capacitive insulating film to plasma treatment, the dielectric breakdown voltage of the MOS capacitor is set at 5%.
A leakage current generated by applying a voltage of about 70% to the MOS capacitor is measured, and a degree of charge-up damage of the semiconductor device when the semiconductor device is subjected to plasma processing is evaluated based on a leakage current of the damage evaluation MOS capacitor. It is characterized by the following.
【0014】なお、本発明において、容量絶縁膜とは、
フィールド絶縁膜に囲まれた薄い絶縁膜であって、容量
素子として機能する領域の絶縁膜をいう。In the present invention, the capacitance insulating film is
A thin insulating film surrounded by a field insulating film, which is an insulating film in a region functioning as a capacitor.
【0015】本発明において、ダメージ評価用MOSキ
ャパシタの容量絶縁膜の周囲長は、この容量絶縁膜の面
積と同一の面積の正方形の周囲長の1.2乃至20倍と
なっている。このようなMOSキャパシタを使用して、
半導体装置のダメージを評価する場合には、先ず、MO
Sキャパシタに対して、所定のプラズマ処理を施す。そ
の後、MOSキャパシタの絶縁破壊電圧の5乃至70%
の電圧をMOSキャパシタの電極に印加して、発生する
リーク電流を測定する。MOSキャパシタの容量絶縁膜
にダメージが与えられたときに、このダメージの大きさ
が一定である場合には、容量絶縁膜の周囲長に比例し
て、測定されるリーク電流は増大する。In the present invention, the peripheral length of the capacitance insulating film of the MOS capacitor for damage evaluation is 1.2 to 20 times the peripheral length of a square having the same area as the area of the capacitance insulating film. Using such a MOS capacitor,
When evaluating the damage of a semiconductor device, first, the MO
A predetermined plasma process is performed on the S capacitor. After that, 5 to 70% of the breakdown voltage of the MOS capacitor
Is applied to the electrode of the MOS capacitor, and the generated leakage current is measured. When the capacitance insulating film of the MOS capacitor is damaged and the magnitude of the damage is constant, the measured leak current increases in proportion to the peripheral length of the capacitance insulating film.
【0016】本発明においては、前述の如く容量絶縁膜
の周囲長が適切に規定されているので、容量絶縁膜に微
小なダメージが与えられた場合に、通常の計測装置では
計測することが困難である微小なリーク電流が発生して
も、そのリーク電流が増幅される。従って、発生するリ
ーク電流を正確に測定することができ、MOSキャパシ
タの容量絶縁膜のダメージの程度を高精度に評価するこ
とができる。そして、このリーク電流の値によって、半
導体装置をプラズマ処理した場合の半導体装置のチャー
ジアップダメージの程度を評価することができる。In the present invention, since the peripheral length of the capacitive insulating film is appropriately defined as described above, it is difficult to measure with a normal measuring device when the capacitive insulating film is slightly damaged. Even if a small leak current occurs, the leak current is amplified. Therefore, the generated leakage current can be accurately measured, and the degree of damage to the capacitance insulating film of the MOS capacitor can be evaluated with high accuracy. Then, the degree of charge-up damage of the semiconductor device when the semiconductor device is subjected to plasma processing can be evaluated based on the value of the leak current.
【0017】[0017]
【発明の実施の形態】以下、本発明に係るダメージ評価
用MOSキャパシタについて、添付の図面を参照して説
明する。図1(a)は本発明の第1の実施例に係るダメ
ージ評価用MOSキャパシタの構造を示す断面図であ
り、図1(b)はそのアクティブ酸化膜の形状例を示す
平面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a MOS capacitor for damage evaluation according to the present invention will be described with reference to the accompanying drawings. FIG. 1A is a sectional view showing a structure of a damage evaluation MOS capacitor according to a first embodiment of the present invention, and FIG. 1B is a plan view showing an example of a shape of an active oxide film.
【0018】図1(a)に示すように、下部電極として
のシリコン基板1の表面にフィールド絶縁膜2が選択的
に形成されており、これにより、素子領域が区画されて
いる。また、区画された素子領域の表面に、フィールド
絶縁膜2よりも薄い膜厚(例えば、90Åの膜厚)でア
クティブ酸化膜(容量絶縁膜)3が形成されている。図
1(b)に示すように、アクティブ酸化膜3は、平面視
で長方形状に形成されており、その周囲長は、アクティ
ブ酸化膜3と同一の面積を有する正方形の周囲長の約
2.5倍である。更に、アクティブ酸化膜3の上には、
例えば、350000のアンテナ比を有するポリシリコ
ンからなる上部電極4が形成されている。このようにし
て、ダメージ評価用MOSキャパシタが構成されてい
る。As shown in FIG. 1A, a field insulating film 2 is selectively formed on the surface of a silicon substrate 1 serving as a lower electrode, thereby defining an element region. An active oxide film (capacitive insulating film) 3 having a smaller thickness (for example, a thickness of 90 °) than the field insulating film 2 is formed on the surface of the partitioned element region. As shown in FIG. 1B, the active oxide film 3 is formed in a rectangular shape in a plan view, and its peripheral length is about 2.10 times the peripheral length of a square having the same area as the active oxide film 3. 5 times. Further, on the active oxide film 3,
For example, an upper electrode 4 made of polysilicon having an antenna ratio of 350,000 is formed. Thus, a damage evaluation MOS capacitor is formed.
【0019】このように構成されたダメージ評価用MO
Sキャパシタを使用して、半導体装置のダメージを評価
する場合には、先ず、このMOSキャパシタに対して、
所定の条件でプラズマ処理を施す。このプラズマ処理に
より、アクティブ酸化膜3は微小なダメージを受けるの
で、上部電極4に所定の電圧を印加すると、ダメージの
大きさに比例して微小なリーク電流が発生する。従来に
おいては、計測装置により測定することができる電流の
下限未満のリーク電流を測定する場合には、上部電極の
面積を増大させてアンテナ比を大きくするか、又はアク
ティブ酸化膜の面積を増大させることにより、リーク電
流を検出限界以上となるまで増幅して、ダメージの検出
感度を向上させることが必要であった。The MO for damage evaluation constructed as described above
When evaluating damage to a semiconductor device using an S capacitor, first, for this MOS capacitor,
Plasma treatment is performed under predetermined conditions. Since the active oxide film 3 is slightly damaged by the plasma processing, when a predetermined voltage is applied to the upper electrode 4, a small leak current is generated in proportion to the magnitude of the damage. Conventionally, when measuring a leak current less than the lower limit of the current that can be measured by the measuring device, the area of the upper electrode is increased to increase the antenna ratio, or the area of the active oxide film is increased. As a result, it is necessary to amplify the leak current until the leak current becomes equal to or higher than the detection limit, thereby improving the damage detection sensitivity.
【0020】本実施例においては、アクティブ酸化膜3
の周囲長が、この面積と同一の面積を有する正方形状の
周囲長と比較して約2.5倍となっており、このアクテ
ィブ酸化膜3と同一面積の正方形状のアクティブ酸化膜
を有するMOSキャパシタと比較して、約2.5倍のリ
ーク電流を得ることができる。従って、検出限界以上と
なるまで増幅されたリーク電流を測定し、その値に基づ
いて実際に発生するリーク電流を算出することにより、
MOSキャパシタのアクティブ酸化膜のダメージの程度
を評価することができ、これにより、半導体装置がプラ
ズマ処理によって与えられるダメージの程度を正確に評
価することができる。In this embodiment, the active oxide film 3
Is about 2.5 times as large as a square-shaped peripheral length having the same area as that of the active oxide film 3, and a MOS having a square-shaped active oxide film having the same area as the active oxide film 3 is formed. It is possible to obtain about 2.5 times the leakage current as compared with the capacitor. Therefore, by measuring the leak current amplified until it exceeds the detection limit and calculating the leak current that actually occurs based on the value,
The degree of damage to the active oxide film of the MOS capacitor can be evaluated, whereby the degree of damage to the semiconductor device caused by the plasma processing can be accurately evaluated.
【0021】ここで、MOSキャパシタのリーク電流の
大きさとアクティブ酸化膜の周囲長との関係について、
詳細に説明する。図2(a)はチップが形成されたウエ
ハを示す平面図であり、図2(b)はこのチップを拡大
して示す平面図である。また、図3は種々の形状のアク
ティブ酸化膜を示す平面図である。Here, regarding the relationship between the magnitude of the leakage current of the MOS capacitor and the perimeter of the active oxide film,
This will be described in detail. FIG. 2A is a plan view showing a wafer on which chips are formed, and FIG. 2B is an enlarged plan view showing the chips. FIG. 3 is a plan view showing active oxide films of various shapes.
【0022】先ず、8インチウエハ7の全面に複数のチ
ップ6を形成し、これを、評価用ウエハとした。各チッ
プ6には、図1(a)に示す構造と同様の構造を有する
3種類のMOSキャパシタ(キャパシタA、キャパシタ
B及びキャパシタC)を形成している。但し、図3
(a)に示すように、キャパシタAは1辺の長さが10
μmである正方形状のアクティブ酸化膜3aを有するも
のであり、図3(b)に示すように、キャパシタBは2
μm×50μmの長方形状のアクティブ酸化膜3bを有
するものである。また、図3(c)に示すように、キャ
パシタCは、コ字状の2本の平行部が延びた形状のアク
ティブ酸化膜3cを有するものであり、長手方向の長さ
は50μmであり、1本の平行部の幅は1μm、平行部
間の間隔は1μmである。従って、これらのアクティブ
酸化膜3a、3b及び3cの面積は、夫々、約100μ
m2であるが、アクティブ酸化膜3bの周囲長はアクテ
ィブ酸化膜3aの周囲長の約2.5倍であり、アクティ
ブ酸化膜3cの周囲長はアクティブ酸化膜3aの周囲長
の約5倍である。なお、図2(b)に示すように、各キ
ャパシタA、B及びCの上部電極4a、4b及び4c
は、ウエットエッチングにより分離されたアンテナ形状
に加工しており、これらの面積は全て同一とし、アンテ
ナ比は約350000としている。First, a plurality of chips 6 were formed on the entire surface of an 8-inch wafer 7 and used as an evaluation wafer. On each chip 6, three types of MOS capacitors (capacitor A, capacitor B and capacitor C) having a structure similar to the structure shown in FIG. 1A are formed. However, FIG.
As shown in (a), the length of one side of the capacitor A is 10
It has a square active oxide film 3a having a size of μm, and as shown in FIG.
It has a rectangular active oxide film 3b of μm × 50 μm. As shown in FIG. 3 (c), the capacitor C has an active oxide film 3c having a shape in which two U-shaped parallel portions extend, and has a longitudinal length of 50 μm. The width of one parallel portion is 1 μm, and the interval between the parallel portions is 1 μm. Therefore, the area of each of these active oxide films 3a, 3b and 3c is about 100 μm.
m 2 , the peripheral length of the active oxide film 3b is about 2.5 times the peripheral length of the active oxide film 3a, and the peripheral length of the active oxide film 3c is about 5 times the peripheral length of the active oxide film 3a. is there. As shown in FIG. 2B, the upper electrodes 4a, 4b and 4c of the capacitors A, B and C
Are processed into an antenna shape separated by wet etching, these areas are all the same, and the antenna ratio is about 350,000.
【0023】次に、上記ウエハ7をプラズマアッシング
装置に設置し、このウエハ7に対して、所定の条件(ガ
ス種、ガス圧力、高周波プラズマ電力及びバイアス電
圧)でLSIの製造工程としてのプラズマアッシング処
理を施した。次いで、処理が終了したウエハをプローバ
評価装置に設置し、各デバイスのIV(電流−電圧)特
性を測定した。図4は縦軸にリーク電流をとり、横軸に
アクティブ酸化膜の周囲長比をとって、リーク電流の大
きさとアクティブ酸化膜の周囲長との関係を示すグラフ
図である。但し、周囲長比は、キャパシタAの周囲長に
対する比であり、リーク電流は、MOSキャパシタの絶
縁破壊電圧の約50%である4Vの電圧を印加したとき
の値である。Next, the wafer 7 is set in a plasma ashing apparatus, and the wafer 7 is subjected to plasma ashing as a LSI manufacturing process under predetermined conditions (gas type, gas pressure, high frequency plasma power and bias voltage). Processing was performed. Next, the processed wafer was placed in a prober evaluation apparatus, and the IV (current-voltage) characteristics of each device were measured. FIG. 4 is a graph showing the relationship between the magnitude of the leak current and the perimeter of the active oxide film, with the vertical axis representing the leak current and the horizontal axis representing the perimeter ratio of the active oxide film. However, the perimeter ratio is a ratio to the perimeter of the capacitor A, and the leakage current is a value when a voltage of 4 V, which is about 50% of the breakdown voltage of the MOS capacitor, is applied.
【0024】プラズマ処理の条件が一定である場合、各
デバイスのアクティブ酸化膜が受けるチャージアップダ
メージの大きさは、アンテナ比に比例することは公知で
ある。キャパシタA、B及びCは、同一のアンテナ比を
有するので、これらのキャパシタが与えられるダメージ
の大きさは同一である。これに対して、図4に示すよう
に、キャパシタA、B及びCのリーク電流を同一電圧で
測定すると、このリーク電流はアクティブ酸化膜の周囲
長に比例して大きくなる。これは、同一の電圧感度の計
測器を使用した場合には、アクティブ酸化膜の周囲長を
N倍とすると、ダメージを検出する最大感度がN倍向上
することを示している。即ち、アクティブ酸化膜の周囲
長をN倍にすることにより、アンテナ比をN倍としたキ
ャパシタのリーク電流を測定した場合と同様の結果を得
ることができる。It is known that when plasma processing conditions are constant, the magnitude of charge-up damage to the active oxide film of each device is proportional to the antenna ratio. Since the capacitors A, B, and C have the same antenna ratio, the magnitude of the damage given to these capacitors is the same. On the other hand, as shown in FIG. 4, when the leak current of capacitors A, B and C is measured at the same voltage, this leak current increases in proportion to the perimeter of the active oxide film. This indicates that when measuring devices having the same voltage sensitivity are used, if the peripheral length of the active oxide film is set to N times, the maximum sensitivity for detecting damage is improved by N times. In other words, by making the peripheral length of the active oxide film N times, it is possible to obtain the same result as in the case of measuring the leak current of the capacitor having the antenna ratio N times.
【0025】従って、図1に示す第1の実施例に係るダ
メージ評価用MOSキャパシタを使用して、所定の電圧
下におけるリーク電流を測定すると、図1に示すアクテ
ィブ酸化膜と同一面積の正方形状のアクティブ酸化膜を
有するMOSキャパシタを使用した場合と比較して、約
2.5倍のリーク電流が観測される。従って、アクティ
ブ酸化膜の面積又はアンテナ比を大きくすることなく、
微小なリーク電流を増幅して正確に測定することがで
き、半導体装置の微小なダメージの程度を評価すること
ができる。Therefore, when the leakage current under a predetermined voltage is measured using the MOS capacitor for damage evaluation according to the first embodiment shown in FIG. 1, a square shape having the same area as the active oxide film shown in FIG. 1 is obtained. In comparison with the case where a MOS capacitor having an active oxide film is used, a leak current about 2.5 times is observed. Therefore, without increasing the area of the active oxide film or the antenna ratio,
A minute leak current can be amplified and accurately measured, and the degree of minute damage to the semiconductor device can be evaluated.
【0026】なお、図1に示す第1の実施例において
は、アクティブ酸化膜3の周囲長を、同一面積の正方形
の周囲長の2.5倍としたが、本発明においては、これ
に限定されない。アクティブ酸化膜の周囲長が、それと
同一面積の正方形の周囲長の1.2倍未満であると、リ
ーク電流の検出感度も1.2倍未満となり、ダメージの
程度を高精度に評価することができない。一方、アクテ
ィブ酸化膜の周囲長が、それと同一面積の正方形の周囲
長の20倍を超えると、アクティブ酸化膜の周囲長の増
加に対して、リーク電流の検出感度を向上させる効果が
飽和する。従って、本発明においては、アクティブ酸化
膜の周囲長を、同一面積の正方形の周囲長の1.2乃至
20倍とする。In the first embodiment shown in FIG. 1, the perimeter of the active oxide film 3 is 2.5 times the perimeter of a square having the same area. However, the present invention is not limited to this. Not done. If the perimeter of the active oxide film is less than 1.2 times the perimeter of a square having the same area, the detection sensitivity of the leak current is also less than 1.2 times, and the degree of damage can be evaluated with high accuracy. Can not. On the other hand, when the perimeter of the active oxide film exceeds 20 times the perimeter of a square having the same area, the effect of improving the leak current detection sensitivity with respect to the increase in the perimeter of the active oxide film is saturated. Therefore, in the present invention, the peripheral length of the active oxide film is set to 1.2 to 20 times the peripheral length of the square having the same area.
【0027】また、アクティブ酸化膜の平面視の形状に
ついては、特に限定されず、本発明において規定する周
囲長を有するものであれば、図3(b)及び図3(c)
等に示すような種々の形状とすることができる。Further, the shape of the active oxide film in plan view is not particularly limited, as long as it has a perimeter defined in the present invention, as shown in FIGS. 3 (b) and 3 (c).
And the like.
【0028】更に、本発明において、リーク電流を測定
する電圧が、MOSキャパシタの絶縁破壊電圧の5%未
満であると、絶縁膜が受けたダメージの程度を高精度に
評価することが困難になる。一方、リーク電流を測定す
る電圧が、MOSキャパシタの絶縁破壊電圧の70%を
超えると、FNトンネル電流が発生し始める。このFN
トンネル電流が発生する電圧領域におけるMOSキャパ
シタのIV特性は、アクティブ酸化膜の周囲長に比例す
るのではなく、アクティブ酸化膜の面積に比例する。従
って、本実施例に係るダメージ評価用MOSキャパシタ
を使用して、GOI電圧を測定しても、絶縁膜のダメー
ジの程度を高精度に評価することができない。従って、
本発明においては、MOSキャパシタの絶縁破壊電圧の
5乃至70%の電圧でリーク電流を測定するものとす
る。Furthermore, in the present invention, if the voltage for measuring the leak current is less than 5% of the breakdown voltage of the MOS capacitor, it becomes difficult to evaluate the degree of damage to the insulating film with high accuracy. . On the other hand, when the voltage for measuring the leak current exceeds 70% of the breakdown voltage of the MOS capacitor, the FN tunnel current starts to be generated. This FN
The IV characteristic of a MOS capacitor in a voltage region where a tunnel current occurs is not proportional to the perimeter of the active oxide film, but is proportional to the area of the active oxide film. Therefore, even if the GOI voltage is measured using the damage evaluation MOS capacitor according to the present embodiment, the degree of damage to the insulating film cannot be evaluated with high accuracy. Therefore,
In the present invention, the leak current is measured at a voltage of 5 to 70% of the breakdown voltage of the MOS capacitor.
【0029】更にまた、本実施例においては、MOSキ
ャパシタにプラズマアッシング装置によるプラズマ処理
を施して、プラズマアッシングによるチャージアップダ
メージを測定したが、本発明に係るダメージ評価方法に
おいては、MOSキャパシタにエッチング装置及びイオ
ン注入装置等によるプラズマ処理を施した後に、リーク
電流を測定すると、エッチング又はイオン注入による半
導体装置のチャージアップダメージを測定することがで
きる。Furthermore, in this embodiment, the MOS capacitor was subjected to plasma processing by a plasma ashing apparatus to measure the charge-up damage caused by the plasma ashing. However, in the damage evaluation method according to the present invention, the MOS capacitor was etched. When the leak current is measured after performing plasma treatment with the apparatus and the ion implantation apparatus, charge-up damage of the semiconductor device due to etching or ion implantation can be measured.
【0030】なお、前述の如く、プラズマ処理条件が一
定であるとき、絶縁膜のダメージの程度はデバイスの構
造には依存しないので、第1の実施例に示すように、単
純な三層構造のダメージ評価用MOSキャパシタを使用
して絶縁膜のダメージの程度を評価することができる。
但し、評価デバイスの構造は、図1に示す構造に限定さ
れず、本発明においては、種々のMOSキャパシタ構造
を有する評価デバイスを使用することができる。As described above, when the plasma processing conditions are constant, the degree of damage to the insulating film does not depend on the structure of the device. Therefore, as shown in the first embodiment, a simple three-layer structure is used. The degree of damage to the insulating film can be evaluated using the MOS capacitor for damage evaluation.
However, the structure of the evaluation device is not limited to the structure shown in FIG. 1, and in the present invention, evaluation devices having various MOS capacitor structures can be used.
【0031】図5は本発明の第2の実施例に係るダメー
ジ評価用MOSキャパシタの構造を示す断面図であり、
図6は本発明の第3の実施例に係るダメージ評価用MO
Sキャパシタの構造を示す断面図である。図5及び6に
示すMOSキャパシタにおいて、図1と同一物には同一
符号を付して、その詳細な説明は省略する。FIG. 5 is a sectional view showing the structure of a damage evaluation MOS capacitor according to a second embodiment of the present invention.
FIG. 6 shows an MO for damage evaluation according to the third embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a structure of an S capacitor. In the MOS capacitors shown in FIGS. 5 and 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【0032】図5に示すダメージ評価用MOSキャパシ
タは、図1に示す上部電極4を加工する前のポリシリコ
ン膜8の上に、フォトレジスト膜9が選択的に形成され
たものである。また、図6に示すダメージ評価用MOS
キャパシタは、上部電極4及びフィールド絶縁膜2を含
む表面全面に層間絶縁膜10が形成されており、この層
間絶縁膜10は、アクティブ酸化膜3に整合する領域に
コンタクトホール10aが設けられていて、更に、層間
絶縁膜10の上及びコンタクトホール10aの内部に金
属膜11が形成されたものである。The MOS capacitor for damage evaluation shown in FIG. 5 is obtained by selectively forming a photoresist film 9 on a polysilicon film 8 before processing the upper electrode 4 shown in FIG. Also, the MOS for damage evaluation shown in FIG.
The capacitor has an interlayer insulating film 10 formed on the entire surface including the upper electrode 4 and the field insulating film 2, and the interlayer insulating film 10 has a contact hole 10 a in a region matching the active oxide film 3. Further, a metal film 11 is formed on the interlayer insulating film 10 and inside the contact hole 10a.
【0033】このように構成されたダメージ評価用MO
Sキャパシタによっても、図1に示す第1のダメージ評
価用MOSキャパシタと同様に、アクティブ酸化膜の周
囲長を、そのアクティブ酸化膜と同一面積の正方形の周
囲長の1.2乃至20倍にすることにより、リーク電流
が1.2乃至20倍の大きさに増幅される。従って、増
幅されたリーク電流を測定し、その値に基づいて実際に
発生するリーク電流を算出することにより、MOSキャ
パシタのアクティブ酸化膜のダメージの程度を評価する
ことができる。その結果、半導体装置がプラズマ処理に
よって与えられる微小なダメージの程度を正確に評価す
ることができる。The MO for damage evaluation constructed as described above
Also with the S capacitor, the peripheral length of the active oxide film is set to 1.2 to 20 times the peripheral length of the square having the same area as the active oxide film, similarly to the first damage evaluation MOS capacitor shown in FIG. As a result, the leakage current is amplified to 1.2 to 20 times. Therefore, the degree of damage to the active oxide film of the MOS capacitor can be evaluated by measuring the amplified leak current and calculating the actually generated leak current based on the value. As a result, the degree of minute damage to the semiconductor device caused by the plasma processing can be accurately evaluated.
【0034】[0034]
【発明の効果】以上詳述したように、本発明によれば、
MOSキャパシタの容量絶縁膜の周囲長が適切に規定さ
れており、プラズマ処理により容量絶縁膜にダメージが
与えられると、測定されるリーク電流は容量絶縁膜の周
囲長に比例して増大するので、検出限界以下のリーク電
流を正確に測定することができる。また、本発明方法に
よれば、前記MOSキャパシタに所定のプラズマ処理を
施した後、電極に適切な電圧を印加すると、発生するリ
ーク電流が増幅されて、正確に測定することができるの
で、MOSキャパシタの絶縁膜のダメージの程度を高精
度に評価することができ、これを利用することにより、
半導体装置をプラズマ処理した場合の半導体装置のチャ
ージアップダメージの程度を評価することができる。As described in detail above, according to the present invention,
The perimeter of the capacitance insulating film of the MOS capacitor is appropriately defined, and if the capacitance insulating film is damaged by the plasma processing, the measured leakage current increases in proportion to the perimeter of the capacitance insulating film. Leakage current below the detection limit can be accurately measured. Further, according to the method of the present invention, when a predetermined voltage is applied to the electrodes after performing a predetermined plasma treatment on the MOS capacitor, the generated leakage current can be amplified and measured accurately. The degree of damage to the insulating film of the capacitor can be evaluated with high accuracy, and by using this,
The degree of charge-up damage of the semiconductor device when the semiconductor device is subjected to plasma processing can be evaluated.
【図1】(a)は本発明の第1の実施例に係るダメージ
評価用MOSキャパシタの構造を示す断面図であり、
(b)はそのアクティブ酸化膜の形状例を示す平面図で
ある。FIG. 1A is a sectional view showing a structure of a damage evaluation MOS capacitor according to a first embodiment of the present invention;
(B) is a plan view showing an example of the shape of the active oxide film.
【図2】(a)はチップが形成されたウエハを示す平面
図であり、(b)はこのチップを拡大して示す平面図で
ある。2A is a plan view showing a wafer on which chips are formed, and FIG. 2B is an enlarged plan view showing the chips.
【図3】種々の形状のアクティブ酸化膜を示す平面図で
ある。FIG. 3 is a plan view showing active oxide films of various shapes.
【図4】縦軸にリーク電流をとり、横軸にアクティブ酸
化膜の周囲長比をとって、リーク電流の大きさとアクテ
ィブ酸化膜の周囲長との関係を示すグラフ図である。FIG. 4 is a graph showing the relationship between the magnitude of the leak current and the perimeter of the active oxide film, with the vertical axis representing the leak current and the horizontal axis representing the perimeter ratio of the active oxide film.
【図5】本発明の第2の実施例に係るダメージ評価用M
OSキャパシタの構造を示す断面図である。FIG. 5 shows a damage evaluation M according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a structure of an OS capacitor.
【図6】本発明の第3の実施例に係るダメージ評価用M
OSキャパシタの構造を示す断面図である。FIG. 6 shows a damage evaluation M according to a third embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a structure of an OS capacitor.
【図7】アンテナ付きMOSキャパシタの構造を示す断
面図である。FIG. 7 is a sectional view showing a structure of a MOS capacitor with an antenna.
【図8】縦軸に電流をとり、横軸に電圧をとって、一般
的なIV特性の例を示すグラフ図である。FIG. 8 is a graph showing an example of general IV characteristics, with current being plotted on the vertical axis and voltage on the horizontal axis.
1,26;基板 2;フィールド絶縁膜 3,3a,3b,3c,27a;アクティブ酸化膜 4,4a,4b,4c,28;上部電極 6;チップ 7;ウエハ 8;ポリシリコン膜 9;フォトレジスト膜 10;層間絶縁膜 11;金属膜 27;酸化膜 29;MOSキャパシタ 30a;リーク電流 30b;FNトンネル電流 30c;絶縁破壊 1, 26; Substrate 2: Field insulating film 3, 3a, 3b, 3c, 27a; Active oxide film 4, 4a, 4b, 4c, 28; Upper electrode 6; Chip 7; Wafer 8; Polysilicon film 9; Film 10; interlayer insulating film 11; metal film 27; oxide film 29; MOS capacitor 30a; leak current 30b; FN tunnel current 30c;
Claims (2)
成された容量絶縁膜と、この容量絶縁膜の上に形成され
た電極とを有するダメージ評価用MOSキャパシタであ
って、前記容量絶縁膜の平面視での周囲長は、前記容量
絶縁膜の面積と同一面積の正方形の周囲長の1.2乃至
20倍であることを特徴とするダメージ評価用MOSキ
ャパシタ。1. A damage evaluation MOS capacitor comprising: a semiconductor substrate; a capacitance insulating film formed on the semiconductor substrate; and an electrode formed on the capacitance insulating film. Wherein the perimeter in plan view is 1.2 to 20 times the perimeter of a square having the same area as the area of the capacitive insulating film.
成され周囲長がその面積と同一面積の正方形の周囲長の
1.2乃至20倍である容量絶縁膜と、この容量絶縁膜
の上に形成された電極とを有するダメージ評価用MOS
キャパシタをプラズマ処理した後、前記MOSキャパシ
タの絶縁破壊電圧の5乃至70%の電圧を前記MOSキ
ャパシタに与えて発生するリーク電流を測定し、半導体
装置をプラズマ処理した場合の前記半導体装置のチャー
ジアップダメージの程度を前記ダメージ評価用MOSキ
ャパシタのリーク電流により評価することを特徴とする
ダメージ評価方法。2. A semiconductor substrate, a capacitor insulating film formed on the semiconductor substrate and having a peripheral length of 1.2 to 20 times the peripheral length of a square having the same area as the semiconductor substrate; For evaluating damage having electrodes formed on the substrate
After subjecting the capacitor to plasma treatment, a leakage current generated by applying a voltage of 5 to 70% of the breakdown voltage of the MOS capacitor to the MOS capacitor is measured, and charge-up of the semiconductor device when the semiconductor device is subjected to plasma treatment. A damage evaluation method, wherein a degree of damage is evaluated by a leak current of the damage evaluation MOS capacitor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33221297A JPH11163071A (en) | 1997-12-02 | 1997-12-02 | Mos capacitor for damage evaluation and method for damage evaluation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33221297A JPH11163071A (en) | 1997-12-02 | 1997-12-02 | Mos capacitor for damage evaluation and method for damage evaluation |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11163071A true JPH11163071A (en) | 1999-06-18 |
Family
ID=18252434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33221297A Pending JPH11163071A (en) | 1997-12-02 | 1997-12-02 | Mos capacitor for damage evaluation and method for damage evaluation |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11163071A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107728042A (en) * | 2017-11-13 | 2018-02-23 | 睿力集成电路有限公司 | Integrated circuit and its method of testing with protection test |
-
1997
- 1997-12-02 JP JP33221297A patent/JPH11163071A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107728042A (en) * | 2017-11-13 | 2018-02-23 | 睿力集成电路有限公司 | Integrated circuit and its method of testing with protection test |
CN107728042B (en) * | 2017-11-13 | 2023-08-22 | 长鑫存储技术有限公司 | Integrated circuit with protection test and test method thereof |
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