JPH0716318B2

JPH0716318B2 - Pulse motor controller

Info

Publication number: JPH0716318B2
Application number: JP59154710A
Authority: JP
Inventors: 洋史小川; 亮介土肥
Original assignee: Fujikin Inc
Current assignee: Fujikin Inc
Priority date: 1984-07-24
Filing date: 1984-07-24
Publication date: 1995-02-22
Anticipated expiration: 2010-02-22
Also published as: JPS6135194A

Description

【発明の詳細な説明】発明の背景［発明の技術分野］この発明はパルスモータ制御装置に関する。BACKGROUND OF THE INVENTION 1. Technical Field of the Invention The present invention relates to a pulse motor controller.

［発明が解決しようとする問題点］パルスモータに与えられるシフトパルスの数を制御する
ことにより、パルスモータの回転角度位置を制御するこ
とが考えられる。このような制御を行なう装置におい
て、パルスモータの回転速度を固定しておくと、所望の
パルスモータの回転角度位置と現在のパルスモータの回
転角度位置との偏差が大きい場合には、所望の回転角度
位置までパルスモータを回転させるのに多くの時間がか
かってしまうという問題がある。[Problems to be Solved by the Invention] It is conceivable to control the rotational angle position of the pulse motor by controlling the number of shift pulses given to the pulse motor. In a device that performs such control, if the rotation speed of the pulse motor is fixed, if the deviation between the desired rotation angle position of the pulse motor and the current rotation angle position of the pulse motor is large, There is a problem that it takes a lot of time to rotate the pulse motor to the angular position.

発明の概要［発明の目的］この発明は、所望のパルスモータの回転角度位置と現在
のパルスモータの回転角度位置との偏差が一定値以上で
ある場合に、パルスモータの回転速度を上昇させること
ができ、したがって所望の回転角度位置までパルスモー
タを回転させるのに必要な時間の短縮化が図れるパルス
モータ制御装置を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to increase the rotation speed of a pulse motor when the deviation between the desired rotation angle position of the pulse motor and the current rotation angle position of the pulse motor is a certain value or more. Therefore, it is an object of the present invention to provide a pulse motor control device capable of shortening the time required to rotate the pulse motor to a desired rotation angle position.

［発明の構成、作用および効果］この発明によるパルスモータ制御装置は、設定されたパ
ルスモータの回転角度位置を表すデータがラッチ回路に
取り込まれて保持され、ラッチ回路に保持されたデータ
と検出されたパルスモータの現在の回転角度位置を表す
データとの比較結果に基づいて、パルスモータを設定さ
れた回転角度位置の方向に回転させるシフトパルスが所
定数出力されるパルスモータ制御装置であって、ラッチ
回路に保持されたデータと、パルスモータの現在の回転
角度位置を表すデータとを比較し、両データの偏差があ
らかじめ定められた速度切替判別用基準値より小さいと
きには、Ｌレベルの電圧信号を出力し、両データの偏差
が速度切替判別用基準値以上のときには、Ｈレベルの電
圧信号を出力する比較回路、基準電圧を発生する基準電
圧発生回路、比較回路の出力が入力する積分回路、基準
電圧発生回路の出力電圧と積分回路の出力電圧とを加算
する加算回路、および加算回路の出力電圧をその電圧に
応じた周波数信号に変換して、パルスモータに与えられ
るシフトパルスの基準となる基準パルス信号を作成する
V/F変換回路を備えていることを特徴とする。[Structure, Action and Effect of the Invention] In the pulse motor control device according to the present invention, the data representing the set rotation angle position of the pulse motor is fetched and held in the latch circuit, and it is detected that the data is held in the latch circuit. A pulse motor control device for outputting a predetermined number of shift pulses for rotating the pulse motor in the direction of the set rotation angle position, based on a result of comparison with data representing the current rotation angle position of the pulse motor, The data held in the latch circuit is compared with the data representing the current rotation angle position of the pulse motor, and when the deviation between the two data is smaller than a predetermined speed switching determination reference value, an L level voltage signal is output. When the deviation between both data is equal to or greater than the reference value for speed switching determination, the comparison circuit that outputs the H level voltage signal and the reference voltage are set. A reference voltage generating circuit to be generated, an integrating circuit to which the output of the comparing circuit is input, an adding circuit for adding the output voltage of the reference voltage generating circuit and the output voltage of the integrating circuit, and a frequency corresponding to the output voltage of the adding circuit. Convert it to a signal and create a reference pulse signal that serves as a reference for the shift pulse applied to the pulse motor.
It is characterized by having a V / F conversion circuit.

この発明では、設定されたパルスモータの回転角度位置
と検出された現在のパルスモータの回転角度位置との偏
差が所定値より小さいときには、所定の基準速度（以
下、第１速度という）でパルスモータが駆動され、上記
偏差が所定値以上になったときに基準速度より大きな所
定の速度（以下、第２速度という）でパルスモータが駆
動される。従って、設定されたパルスモータの回転角度
位置と検出された現在のパルスモータの回転角度位置と
の偏差が所定値以上の時には、所望の回転角度位置まで
パルスモータを回転させるのに要する時間の短縮化が図
れる。According to the present invention, when the deviation between the set rotation angle position of the pulse motor and the detected current rotation angle position of the pulse motor is smaller than the predetermined value, the pulse motor is driven at the predetermined reference speed (hereinafter, referred to as the first speed). Is driven, and the pulse motor is driven at a predetermined speed (hereinafter, referred to as a second speed) higher than the reference speed when the deviation becomes equal to or more than a predetermined value. Therefore, when the deviation between the set rotation angle position of the pulse motor and the detected current rotation angle position of the pulse motor is a predetermined value or more, the time required to rotate the pulse motor to the desired rotation angle position is shortened. Can be realized.

また、第１速度と第２速度の速度の切り替えが緩やかに
行われるので、速度切替時に、振動、乱調が発生しな
い。In addition, since the speed switching between the first speed and the second speed is performed gently, no vibration or disorder occurs during speed switching.

実施例の説明（ｉ）流量制御弁第１図は、流量制御弁を示している。流量制御弁（１）
は、ケーシング（２）の上部に下向きに取り付けられた
パルスモータ（３）と、その出力軸（3a）に連結された
ボールねじ（４）のねじ軸（4a）と、ボールねじ（４）
のナット（4b）に一体化されかつケーシング（２）に上
下方向にのみ摺動自在に保持された摺動体（５）と、摺
動体（５）に連結された弁棒（６）とを備えている。弁
棒（６）の下端には閉鎖体（７）が固定されている。閉
鎖体（７）の下面には、テーパ状凸部（7a）が形成され
ているとともにその中央にテーパ状ニードル（7b）が設
けられている。ニードル（7b）は、ケーシング（１）に
固定された弁座（８）の流体通路用貫通孔（９）内に位
置している。弁座（８）には、テーパ状突部（7a）に対
応するテーパ状凹部（9a）が貫通孔（９）の上縁に形成
されている。Description of Embodiments (i) Flow Control Valve FIG. 1 shows a flow control valve. Flow control valve (1)
Is a pulse motor (3) mounted downward on the casing (2), a screw shaft (4a) of a ball screw (4) connected to its output shaft (3a), and a ball screw (4).
A sliding body (5) which is integrated with the nut (4b) of the above and is slidably held in the casing (2) only in the vertical direction, and a valve rod (6) connected to the sliding body (5). ing. A closing body (7) is fixed to the lower end of the valve rod (6). A tapered convex portion (7a) is formed on the lower surface of the closing body (7), and a tapered needle (7b) is provided in the center thereof. The needle (7b) is located in the fluid passage through hole (9) of the valve seat (8) fixed to the casing (1). On the valve seat (8), a tapered recess (9a) corresponding to the tapered projection (7a) is formed at the upper edge of the through hole (9).

閉鎖体（７）が弁座（８）に密接し、流体通路用貫通孔
（９）が完全に閉鎖されている状態において、パルスモ
ータ（３）が正転駆動されると、ボールねじ（４）のね
じ軸（4a）が上方からみて時計方向に回転され、その回
転に伴ってボールねじ（４）のナット（4b）および摺動
体（５）が徐々に上昇される。これにより、弁棒（６）
および閉鎖体（７）が徐々に上昇され、流体通路貫通孔
（９）が徐々に開かれていく。この結果、貫通孔（９）
を通る流量が徐々に増加する。パルスモータが逆転駆動
されると、その回転に伴って閉鎖体（７）が徐々に下降
され、貫通孔（９）を通る流量が徐々に減少する。When the closing body (7) is in close contact with the valve seat (8) and the fluid passage through hole (9) is completely closed, when the pulse motor (3) is normally driven, the ball screw (4 The screw shaft (4a) of () is rotated clockwise when viewed from above, and the nut (4b) and the sliding body (5) of the ball screw (4) are gradually raised with the rotation. This allows the valve rod (6)
And the closing body (7) is gradually raised, and the fluid passage through hole (9) is gradually opened. As a result, through holes (9)
The flow rate through the gradual increase. When the pulse motor is driven in the reverse direction, the closing body (7) is gradually lowered with its rotation, and the flow rate through the through hole (9) is gradually reduced.

閉鎖体（７）の最大ストローク長はたとえば8mmであ
る。そしてパルスモータ（３）が１回転する間に閉鎖体
（７）はたとえば1.5mm変位する。パルスモータ（３）
のステップ角はたとえば0.9度であり、400個のシフトパ
ルスが入力すると１回転する。したがって閉鎖体（７）
を最大ストローク長変位させるためには、（8/1.5）×4
00≒2134個のシフトパルスが必要となる。パルスモータ
（３）を正転させるためにパルスモータに与えられるシ
フトパルスを正転用駆動パルス、パルスモータを逆転さ
せるためにパルスモータ（３）に与えられるシフトパル
スを逆転駆動パルスという。閉鎖体（７）が全閉位置に
あるときの、パルスモータ（３）の回転角度位置を基準
回転角度位置という。The maximum stroke length of the closure (7) is, for example, 8 mm. The closing body (7) is displaced by, for example, 1.5 mm while the pulse motor (3) makes one revolution. Pulse motor (3)
Has a step angle of 0.9 degrees, for example, and makes one rotation when 400 shift pulses are input. Therefore the closure (7)
In order to displace the maximum stroke length, (8 / 1.5) x 4
00 ≈ 2134 shift pulses are required. The shift pulse applied to the pulse motor to rotate the pulse motor (3) in the forward direction is called a forward drive pulse, and the shift pulse applied to the pulse motor (3) to rotate the pulse motor in the reverse direction is called a reverse drive pulse. The rotation angle position of the pulse motor (3) when the closing body (7) is in the fully closed position is referred to as a reference rotation angle position.

（ii）流量制御弁制御回路第２図は、流量制御弁制御回路の電気的な構成を示して
いる。所望の閉鎖体（７）の位置（設定閉鎖体位置）が
設定器（11）に設定されると、設定器（11）から、設定
された閉鎖体（７）の位置を表わす閉鎖体位置指定信号
ｄが出力される。この指定信号ｄは、A/D変換回路（1
2）に送られる。A/D変換回路（12）は、指定信号ｄを、
基準回転角度位置から指定信号ｄによって表わされる閉
鎖体位置に対応するパルスモータ（３）の回転角度位置
までパルスモータ（３）を回転させるのに必要な正転用
駆動パルスの数（以下、設定位置対応パルス数という）
を表わす12桁の２進数に変換する。(Ii) Flow Control Valve Control Circuit FIG. 2 shows the electrical configuration of the flow control valve control circuit. When the desired position of the closed body (7) (set closed body position) is set in the setter (11), the setter (11) specifies the closed body position indicating the set position of the closed body (7). The signal d is output. This designation signal d is the A / D conversion circuit (1
2) sent to. The A / D conversion circuit (12) outputs the designation signal d
The number of normal rotation drive pulses required to rotate the pulse motor (3) from the reference rotation angle position to the rotation angle position of the pulse motor (3) corresponding to the closed body position represented by the designation signal d (hereinafter, set position Corresponding number of pulses)
Is converted to a 12-digit binary number.

A/D変換回路（12）によって変換された２進数の桁情報b
0〜b11のうち、下位６桁の桁情報b0〜b5は第１のラッチ
回路（13A）に、上位６桁の桁情報b6〜b11は第２のラッ
チ回路（13B）に送られる。各ラッチ回路（13A）（13
B）は、クロック入力端子（CK）に入力するクロック信
号ｅの立上りタイミングで桁情報b0〜b5およびb6〜b11
をそれぞれ取り込みかつラッチする。このクロック信号
ｅは、A/D変換回路（12）から、乱調防止回路（20）のO
R回路（23）を介して送られる。Binary digit information b converted by the A / D conversion circuit (12)
Of 0 to b11, the lower 6-digit digit information b0 to b5 is sent to the first latch circuit (13A), and the upper 6-digit digit information b6 to b11 is sent to the second latch circuit (13B). Each latch circuit (13A) (13
B) is the digit information b0 to b5 and b6 to b11 at the rising timing of the clock signal e input to the clock input terminal (CK).
Respectively capture and latch. This clock signal e is supplied from the A / D conversion circuit (12) to the O of the disturbance prevention circuit (20).
It is sent via the R circuit (23).

第１のラッチ回路（13A）にラッチされた桁情報b0〜b6
のうち、b0〜b3は第１の比較回路（14A）の入力端子B0
〜B3にそれぞれ送られ、b4およびb5は第２の比較回路
（14B）の入力端子B4およびB5にそれぞれ送られる。第
２のラッチ回路（3B）にラッチされた桁情報b7〜b11の
うち、b6およびb7は第２の比較回路（14B）の入力端子B
6およびB7にそれぞれ送られ、b8〜b11は第３の比較回路
（14C）の入力端子B8〜B11にそれぞれ送られる。Digit information b0 to b6 latched by the first latch circuit (13A)
Of these, b0 to b3 are input terminals B0 of the first comparison circuit (14A).
To B3, and b4 and b5 are sent to the input terminals B4 and B5 of the second comparison circuit (14B), respectively. Of the digit information b7 to b11 latched by the second latch circuit (3B), b6 and b7 are input terminals B of the second comparison circuit (14B).
6 and B7 respectively, and b8-b11 are respectively sent to the input terminals B8-B11 of the third comparison circuit (14C).

第１段〜第３段のアップダウンカウンタ（15A）〜（15
C）からなる２進カウンタ群は、後述するように駆動回
路（40）から出力される正転用駆動パルスｐをアップカ
ウントし、駆動回路（40）から出力される逆転用駆動パ
ルスｒをダウンカウントする。また、後述するように流
量制御弁制御装置の電源投入時に、流量制御弁（３）の
閉鎖体（７）が全閉位置まで変位されるとともにカウン
タ群（15A）〜（15C）のカウント数が零にされる。した
がって、カウンタ群（15A）〜（15C）のカウント値は、
常に基準回転角度位置から現在の閉鎖体（７）の位置に
対応する回転角度位置までパルスモータ（３）を回転さ
せるのに必要な正転用駆動パルスの数（以下、現在位置
対応パルス数という）を表わす２進数と等しくなる。こ
の２進数も12桁からなり、桁情報a0〜a11のうち、下位
４桁の桁情報a0〜a3は第１段のカウンタ（15A）に、中
間４桁の桁情報a4〜a7は第２段のカウンタ（15B）に、
上位４桁の桁情報a8〜a11は第３段のカウンタ（15C）に
それぞれ記憶される。各カウンタ（15A）〜（15C）にそ
れぞれ記憶されている桁情報a0〜a3、a4〜a7およびa8〜
a11は、第１〜第３の比較回路（14A）〜（14B）の入力
端子A0〜A3、A4〜A7およびA8〜A11にそれぞれ送られ
る。First to third stage up / down counters (15A) to (15
The binary counter group consisting of C) up-counts the forward rotation drive pulse p output from the drive circuit (40) and down-counts the reverse rotation drive pulse r output from the drive circuit (40) as described later. To do. Further, as will be described later, when the power supply of the flow control valve control device is turned on, the closing body (7) of the flow control valve (3) is displaced to the fully closed position and the count numbers of the counter groups (15A) to (15C) are changed. Zeroed out. Therefore, the count values of the counter groups (15A) to (15C) are
Number of forward rotation drive pulses required to rotate the pulse motor (3) from the reference rotation angle position to the rotation angle position corresponding to the current position of the closing body (7) (hereinafter referred to as the current position corresponding pulse number) Is equal to the binary number representing. This binary number also consists of 12 digits. Of the digit information a0 to a11, the lower four digit digit information a0 to a3 is in the first stage counter (15A), and the intermediate four digit digit information a4 to a7 is in the second stage. To the counter (15B)
The upper four digits of digit information a8 to a11 are stored in the third stage counter (15C), respectively. Digit information a0-a3, a4-a7 and a8-stored in each counter (15A)-(15C) respectively
a11 is sent to the input terminals A0 to A3, A4 to A7 and A8 to A11 of the first to third comparison circuits (14A) to (14B), respectively.

各比較回路（14A）〜（14C）は、入力端子Ｂ側に入力さ
れる桁情報によって表わされる２進数と、入力端子Ａ側
に入力さされる桁情報によって表わされる２進数とを比
較する。そして、各比較回路（14A）〜（14C）は、両２
進数が互いに等しいときにＨレベルの一致信号g1、g2、
g3をそれぞれ出力し、入力端子Ｂ側の２進数が入力端子
Ａ側の２進数よりも大きいときにＨレベルの不一致信号
h1、h2、h3をそれぞれ出力する。Each of the comparison circuits (14A) to (14C) compares the binary number represented by the digit information input to the input terminal B side with the binary number represented by the digit information input to the input terminal A side. And each comparison circuit (14A) ~ (14C)
When the base numbers are equal to each other, the H-level match signals g1, g2,
Outputs g3 respectively, and when the binary number on the input terminal B side is larger than the binary number on the input terminal A side, an H level mismatch signal
Output h1, h2, h3 respectively.

第１の比較回路（14A）の不一致信号h1、第２の比較回
路（14B）の一致信号g2および第３の比較回路（14C）の
一致信号g3は第１のAND回路（16）にそれぞれ送られ
る。したがって、AND回路（16）の出力は、桁情報b4〜b
11が桁情報a4〜a11とそれぞれ一致し、かつ桁情報b0〜b
3によって表わされる２進数が桁情報a0〜a3によって表
わされる２進数よりも大きい場合にＨレベルとなる。第
２の比較回路（14B）の不一致信号h2および第３の比較
回路（14CC）の一致信号g3は第２のAND回路（17）に送
られる。したがって、AND回路（17）の出力は、桁情報b
8〜b11と桁情報a8〜a11とがそれぞれ一致し、かつ桁情
報b4〜b7によって表わされる２進数が桁情報a4〜a7によ
って表わされる２進数よりも大きいときにＨレベルとな
る。第１のAND回路（16）の出力、第２のAND回路（17）
の出力および第３の比較回路（14C）の不一致信号h3はO
R回路（18）にそれぞれ送られる。したがってOR回路（1
8）の出力信号（正転逆転切替信号）ｉは、設定位置対
応パルス数が現在位置対応パルス数よりも大きいときの
みにＨレベルとなる。正転逆転切替信号ｉは駆動回路
（40）に送られる。The mismatch signal h1 of the first comparison circuit (14A), the match signal g2 of the second comparison circuit (14B) and the match signal g3 of the third comparison circuit (14C) are sent to the first AND circuit (16), respectively. To be Therefore, the output of the AND circuit (16) is the digit information b4 to b4.
11 matches digit information a4 to a11, respectively, and digit information b0 to b
When the binary number represented by 3 is larger than the binary number represented by the digit information a0 to a3, the H level is set. The mismatch signal h2 of the second comparison circuit (14B) and the match signal g3 of the third comparison circuit (14CC) are sent to the second AND circuit (17). Therefore, the output of the AND circuit (17) is the digit information b.
It becomes H level when 8 to b11 and the digit information a8 to a11 respectively match and the binary number represented by the digit information b4 to b7 is larger than the binary number represented by the digit information a4 to a7. Output of first AND circuit (16), second AND circuit (17)
Output and the mismatch signal h3 of the third comparison circuit (14C) are O
It is sent to each R circuit (18). Therefore, the OR circuit (1
The output signal (forward / reverse rotation switching signal) i of 8) becomes H level only when the number of pulses corresponding to the set position is larger than the number of pulses corresponding to the current position. The forward / reverse rotation switching signal i is sent to the drive circuit (40).

第２の比較回路（14B）の一致信号g2および第３の比較
回路（14C）の一致信号g3は、第３のAND回路（19）にも
送られる。AND回路（19）には、これらの信号g2、g3の
他、第１の比較回路（14A）の一致信号g1も送られる。
したがってAND回路（19）の出力信号（停止用信号）ｊ
は、設定位置対応パルス数と現在位置対応パルス数とが
互いに等しいときにＨレベルとなる。停止用信号ｊは駆
動回路（40）に送られる。The match signal g2 of the second comparison circuit (14B) and the match signal g3 of the third comparison circuit (14C) are also sent to the third AND circuit (19). In addition to these signals g2 and g3, the match signal g1 of the first comparison circuit (14A) is also sent to the AND circuit (19).
Therefore, the output signal (stop signal) j of the AND circuit (19)
Becomes H level when the set position corresponding pulse number and the current position corresponding pulse number are equal to each other. The stop signal j is sent to the drive circuit (40).

第３の比較回路（14C）の一致信号g3は、さらにNOT回路
（35）および乱調防止回路（20）に送られる。NOT回路
（35）の出力信号ｗ、すなわち一致信号g3の反転信号▲
▼は基準パルス発生回路（30）に送られる。The coincidence signal g3 of the third comparison circuit (14C) is further sent to the NOT circuit (35) and the disturbance prevention circuit (20). Output signal w of NOT circuit (35), that is, inverted signal of coincidence signal g3 ▲
▼ is sent to the reference pulse generation circuit (30).

［駆動回路の簡単な説明］駆動回路（40）は、正転逆転切替信号ｉがＨレベルのと
きに、基準パルス発生回路（30）から出力される基準パ
ルス信号ｋの周波数に比例した周波数の正転用駆動パル
スｐを出力してパルスモータを正転させ、信号ｉがＬレ
ベルでありかつ停止用信号ｊがＬレベルのときには、基
準パルス信号ｋの周波数に比例した周波数の逆転用駆動
パルスｒを出力してパルスモータを逆転させる。駆動回
路（40）の詳細は後述する。[Brief Description of Drive Circuit] The drive circuit (40) has a frequency proportional to the frequency of the reference pulse signal k output from the reference pulse generation circuit (30) when the forward / reverse rotation switching signal i is at H level. When the signal i is at the L level and the stop signal j is at the L level by outputting the normal rotation drive pulse p to rotate the pulse motor in the normal direction, the reverse rotation drive pulse r having a frequency proportional to the frequency of the reference pulse signal k. Is output to reverse the pulse motor. Details of the drive circuit (40) will be described later.

［基準パルス発生回路］基準パルス発生回路（30）は、パルスモータに与えられ
る駆動パルスｐ、ｒの基準となる基準パルス信号ｋを出
力するものである。基準パルス発生回路（30）は、基準
電圧V0を発生する基準電圧発生回路（31）、NOT回路（3
5）の出力ｗ（＝g3）を積分する積分回路（32）、基準
電圧発生回路（31）の出力電圧V0と積分回路（32）の出
力電圧とを加算する加算回路（33）および加算回路（3
3）の出力電圧Ｖをその出力電圧に比例した周波数のパ
ルス信号ｋに変換するV/F変換回路（34）から構成され
ている。一致信号g3は、指定位置対応パルス数と現在位
置対応パルス数との偏差が2⁸（＝256）よりも小さいと
きにはＨレベル、256以上のときにはＬレベルとなる。
一致信号g3がＨレベルのときには、NOT回路（35）の出
力ｗはＬレベルであり、積分回路（32）の出力電圧が零
である。したがって加算回路（33）の出力電圧Ｖは基準
電圧V0と等しくなり、F/V変換回路（34）からは、基準
電圧V0に対応する周波数（基準周波数f0）の基準パルス
信号ｋが出力される。[Reference Pulse Generation Circuit] The reference pulse generation circuit (30) outputs a reference pulse signal k that serves as a reference for the drive pulses p and r applied to the pulse motor. The reference pulse generation circuit (30) includes a reference voltage generation circuit (31) that generates a reference voltage V0, a NOT circuit (3
An integrating circuit (32) for integrating the output w (= g3) of 5), an adding circuit (33) for adding the output voltage V0 of the reference voltage generating circuit (31) and the output voltage of the integrating circuit (32), and an adding circuit (3
It is composed of a V / F conversion circuit (34) for converting the output voltage V of 3) into a pulse signal k having a frequency proportional to the output voltage. Coincidence signal g3 is, H level when the deviation between the designated position corresponding pulse number and the current position corresponding number of pulses is less than 2 ⁸ (= 256), the L level when at least 256.
When the coincidence signal g3 is at H level, the output w of the NOT circuit (35) is at L level and the output voltage of the integrating circuit (32) is zero. Therefore, the output voltage V of the addition circuit (33) becomes equal to the reference voltage V0, and the F / V conversion circuit (34) outputs the reference pulse signal k of the frequency (reference frequency f0) corresponding to the reference voltage V0. .

現在位置対応パルス数よりも256以上または、256以下の
設定位置対応パルス数を表わす２進数がラッチ回路（13
A）（13B）から比較回路（14A）〜（14C）に送られてく
ると、一致信号g3がＨレベルからＬレベルに反転する。
つまり、NOT回路（35）の出力ｗはＬレベルからＨレベ
ルに反転する。すると、積分回路（32）の出力電圧は入
力信号ｗがＨレベルに反転された時点から徐々に立上
り、所定の周波数上昇用電圧VAに達すると一定となる。
このため、加算回路（33）の出力電圧Ｖは、信号ｗがＨ
レベルに反転した時点から、徐々に上昇していき、VO＋
VA＝V1の電圧に達すると一定となる。この結果、V/F変
換回路（34）から出力される基準パルス信号ｋの周波数
ｆはf0から徐々に上昇し、電圧V1に対応する周波数f1と
なる。The binary number representing the number of pulses corresponding to the set position, which is 256 or more or less than the number of pulses corresponding to the current position, is a latch circuit (13
When sent from (A) (13B) to the comparison circuits (14A)-(14C), the coincidence signal g3 is inverted from H level to L level.
That is, the output w of the NOT circuit (35) is inverted from the L level to the H level. Then, the output voltage of the integrating circuit (32) gradually rises from the time when the input signal w is inverted to the H level, and becomes constant when it reaches a predetermined frequency increasing voltage VA.
Therefore, the output voltage V of the adder circuit (33) is H when the signal w is H.
After reversing to the level, it gradually rises to VO +
It becomes constant when the voltage of VA = V1 is reached. As a result, the frequency f of the reference pulse signal k output from the V / F conversion circuit (34) gradually increases from f0 and becomes the frequency f1 corresponding to the voltage V1.

この後、設定位置対応パルス数との偏差が256よりも小
さくなると、一致信号g3がＬレベルからＨレベルに反転
する。つまり、NOT回路（35）の出力信号ｗがＨレベル
からＬレベルに反転する。すると、積分回路（32）の出
力電圧は、周波数電圧VAから徐々に低下し、零となる。
したがって基準パルス信号ｋの周波数がf1から徐々に低
下し、基準周波数f0に戻る。このように、設定位置対応
パルス数と現在位置対応パルス数との偏差が一定値（25
6）以上の場合には、基準パルス信号の周波数ｆが高く
されているので、パルスモータの回転速度が速くなり、
閉鎖体（７）が設定された位置まで移動するのにかかる
時間を短縮することができる。また、基準パルス信号ｋ
の周波数ｆの上昇および減少は徐々に行なわれているか
ら、周波数ｆの変更時にパルスモータ（３）に振動や乱
調が発生するおそれもない。After that, when the deviation from the number of pulses corresponding to the set position becomes smaller than 256, the coincidence signal g3 is inverted from the L level to the H level. That is, the output signal w of the NOT circuit (35) is inverted from the H level to the L level. Then, the output voltage of the integrating circuit (32) gradually decreases from the frequency voltage VA to zero.
Therefore, the frequency of the reference pulse signal k gradually decreases from f1 and returns to the reference frequency f0. In this way, the deviation between the number of pulses corresponding to the set position and the number of pulses corresponding to the current position is a constant value (25
In the case of 6) or more, since the frequency f of the reference pulse signal is increased, the rotation speed of the pulse motor increases,
It is possible to reduce the time taken for the closing body (7) to move to the set position. Also, the reference pulse signal k
Since the frequency f is gradually increased and decreased, there is no possibility that the pulse motor (3) is vibrated or disordered when the frequency f is changed.

［脱調防止回路］脱調防止回路（20）は、基準パルス信号ｋの周波数ｆが
高い状態のまま、つまりパルスモータ（３）が高速で回
転されている状態のままパルスモータ（３）の回転方向
が切り替えられるのを防止して、回転方向切替時に脱調
が発生しないようにするために設けられたものである。
脱調防止回路（20）は、第３の比較回路（14C）の一致
信号g3を積分する積分回路（21）、積分回路（21）の出
力ｌを反転させるNOT回路（22）およびNOT回路（22）の
出力ｍとA/D変換回路（12）から出力されるクロックパ
ルスｅとが入力されるOR回路（23）から構成されてい
る。OR回路（23）の出力ｎは、ラッチ回路（13A）（13
B）のクロック入力端子（ck）に送られる。[Step-out prevention circuit] The step-out prevention circuit (20) controls the pulse motor (3) while the frequency f of the reference pulse signal k is high, that is, the pulse motor (3) is rotating at high speed. This is provided in order to prevent the rotation direction from being switched and prevent step-out from occurring when the rotation direction is switched.
The step-out prevention circuit (20) includes an integrating circuit (21) for integrating the coincidence signal g3 of the third comparing circuit (14C), a NOT circuit (22) for inverting the output l of the integrating circuit (21), and a NOT circuit ( The output m of 22) and the clock pulse e output from the A / D conversion circuit (12) are input to the OR circuit (23). The output n of the OR circuit (23) is the latch circuit (13A) (13
It is sent to the clock input terminal (ck) of B).

第２図および第３図を参照して、一致信号g3がＨレベル
のときには、NOT回路（22）の出力ｍはＬレベルであ
り、OR回路（23）からはクロック信号ｅと同期した信号
ｎが出力される。したがってA/D変換回路（12）から出
力される設定位置対応パルス数を表わす２進数の桁情報
b0〜b11がクロック信号ｅの立上りタイミングでラッチ
回路（13A）（13B）に順次取り込まれる。時点T1におい
て、A/D変換回路（12）から、たとえば現在位置対応パ
ルス数よりも256以上大きな設定位置対応パルス数を表
わす２進数の桁情報b0〜b11が送られると、一致信号g3
がＨレベルからＬレベルに反転する。すると、上述した
ように基準パルス発生回路（30）の加算回路（33）の出
力電圧Ｖが徐々に増加し、パルスモータは高速回転運転
に移行する。2 and 3, when the match signal g3 is at H level, the output m of the NOT circuit (22) is at L level, and the signal n synchronized with the clock signal e is output from the OR circuit (23). Is output. Therefore, binary digit information indicating the number of pulses corresponding to the set position output from the A / D conversion circuit (12)
b0 to b11 are sequentially taken into the latch circuits (13A) and (13B) at the rising timing of the clock signal e. At time T1, the A / D conversion circuit (12) sends binary digit information b0 to b11 representing the set position corresponding pulse number larger than the current position corresponding pulse number by 256 or more.
Is inverted from H level to L level. Then, as described above, the output voltage V of the adding circuit (33) of the reference pulse generating circuit (30) gradually increases, and the pulse motor shifts to high speed rotation operation.

一方、脱調防止回路（20）の積分回路（21）の出力ｌは
徐々に低下し、NOT回路（22）の低レベル入力電圧VILよ
りも低くなると（時点T2）、NOT回路（22）の出力ｎが
ＬレベルからＨレベルに反転する。するとOR回路（23）
の出力ｍがＨレベルの状態となる。NOT回路（22）の出
力ｍは、一致信号g3がＬレベルからＨレベルに反転され
かつ積分回路（21）の出力がNOT回路（22）の高レベル
入力電圧VIHまで上昇するまでは、Ｈレベルの状態を保
つので、OR回路（23）の出力ｎもそれまではＨレベルを
維持する。OR回路（23）の出力がＨレベルを保持してい
るときには、ラッチ回路（13B）によるAD変換回路
（２）からの桁情報b0〜b11の取り込みが禁止される。
つまり、ラッチ回路（13A）（13B）は、時点T1でラッチ
した指定位置対応パルス数を表わす２進数の桁情報b0〜
b11を保持する。On the other hand, when the output l of the integration circuit (21) of the step-out prevention circuit (20) gradually decreases and becomes lower than the low level input voltage VIL of the NOT circuit (22) (time T2), the NOT circuit (22) outputs The output n is inverted from L level to H level. Then OR circuit (23)
The output m of is at the H level. The output m of the NOT circuit (22) is at the H level until the match signal g3 is inverted from the L level to the H level and the output of the integrating circuit (21) rises to the high level input voltage VIH of the NOT circuit (22). , The output n of the OR circuit (23) also maintains the H level until then. When the output of the OR circuit (23) holds the H level, the latch circuit (13B) prohibits the digit information b0 to b11 from being fetched from the AD conversion circuit (2).
That is, the latch circuits (13A) and (13B) use the binary digit information b0 to b0 representing the number of pulses corresponding to the designated position latched at time T1.
Hold b11.

パルスモータ（３）が高速で正転され、ラッチ回路（13
A）（13B）にラッチされている設定位置対応パルス数と
現在位置対応パルス数との偏差が256よりも小さくなる
と（時点T3）、一致信号g3がＬレベルからＨレベルに反
転する。これにより基準パルス発生回路（30）の加算回
路（33）の出力電圧Ｖが徐々に低下し、パルスモータ
（３）は通常の回転速度で回転するようになる。一方、
脱調防止回路（20）の積分回路（21）の出力信号ｌが時
点T3から徐々に上昇し、NOT回路（22）の高レベル入力
電圧VIHを越えると（時点T4）、NOT回路（22）の出力信
号ｍがＨレベルからＬレベルに反転する。したがってOR
回路（23）からは、クロック信号Ｃと同期した信号ｎが
出力され、A/D変換回路（12）からの桁情報b0〜b11が、
信号ｎの立上りタイミングでラッチ回路（13A）（13B）
に取り込まれる。The pulse motor (3) is rotated normally at high speed, and the latch circuit (13
A) When the deviation between the set position corresponding pulse number latched in (13B) and the current position corresponding pulse number becomes smaller than 256 (time point T3), the coincidence signal g3 is inverted from the L level to the H level. As a result, the output voltage V of the adding circuit (33) of the reference pulse generating circuit (30) gradually decreases, and the pulse motor (3) rotates at a normal rotation speed. on the other hand,
When the output signal l of the integration circuit (21) of the step-out prevention circuit (20) gradually rises from time T3 and exceeds the high level input voltage VIH of the NOT circuit (22) (time T4), the NOT circuit (22). The output signal m of is inverted from the H level to the L level. Therefore OR
The circuit (23) outputs the signal n synchronized with the clock signal C, and the digit information b0 to b11 from the A / D conversion circuit (12)
Latch circuit (13A) (13B) at the rising timing of signal n
Is taken into.

積分回路（21）の出力信号ｌが立上りを開始した時点T3
から、NOT回路（22）の高レベル入力電圧VIHに達するま
での時間taが、基準パルス発生回路（30）の積分回路
（32）の立下り時間tb（たとえば50msec）よりも大きく
なるように、積分回路（21）の時定数が設定されてい
る。このため、基準パルス発生回路（30）から出力され
る基準パルス信号（ｋ）の周波数ｆが基準電圧VOに対応
する周波数f0まで減少したのちに、すなわち、パルスモ
ータ（３）の回転速度が通常速度まで落とされたのち
に、A/D変換回路（12）からの桁情報b0〜b10がラッチ回
路（13A）（13B）に取り込まれる。このように、パルス
モータ（３）の回転速度が通常の速度まで低下されるま
では、A/D変換回路（12）からの桁情報b0〜b11はラッチ
回路（13A）（13B）に取り込まれない。したがって、パ
ルスモータ（３）が高速回転駆動されている状態におい
ては、たとえば設定閉鎖体位置が変更され、A/D変換回
路（12）からの桁情報b0〜b11が変更されたとしても、
この変更された桁情報b0〜b11にもとづいてパルスモー
タ（３）の回転方向が切り換えられることはない。この
ため、モータ（３）の回転方向の切替時に脱調が発生す
ることがない。Time T3 at which the output signal l of the integrating circuit (21) starts to rise
Therefore, the time ta until reaching the high level input voltage VIH of the NOT circuit (22) is longer than the falling time tb (for example, 50 msec) of the integration circuit (32) of the reference pulse generation circuit (30). The time constant of the integrating circuit (21) is set. Therefore, after the frequency f of the reference pulse signal (k) output from the reference pulse generation circuit (30) decreases to the frequency f0 corresponding to the reference voltage VO, that is, the rotation speed of the pulse motor (3) is normally After the speed is reduced, the digit information b0 to b10 from the A / D conversion circuit (12) is taken into the latch circuits (13A) and (13B). In this way, the digit information b0 to b11 from the A / D conversion circuit (12) is taken into the latch circuits (13A) and (13B) until the rotation speed of the pulse motor (3) is reduced to the normal speed. Absent. Therefore, in the state where the pulse motor (3) is driven to rotate at high speed, even if the set closing body position is changed and the digit information b0 to b11 from the A / D conversion circuit (12) is changed,
The rotation direction of the pulse motor (3) is not switched based on the changed digit information b0 to b11. Therefore, step-out does not occur when the rotation direction of the motor (3) is switched.

時点T2とT4との間の時点において設定閉鎖体位置が変更
された場合には、変更後の設定位置対応パルス数を表わ
す２進数の桁情報b0〜b11は、時点T4ののちのクロック
信号ｅの最初の立上りタイミング（時点T5）で、ラッチ
回路（13A）（13B）に取り込まれる。この設定位置対応
パルス数が、時点T5における現在位置対応パルス数より
も256以上小さい場合には、一致信号g3がＨレベルから
Ｌレベルに反転される。これによって加算回路（33）の
出力Ｖは基準電圧V0から徐々に増加し、パルスモータは
高速逆転運転に移行する。また脱調防止回路（20）の積
分回路（21）の出力ｌが徐々に低下し、NOT回路（22）
の低レベル入力電圧VILよりも低くなると（時点T6）、N
OT回路（22）の出力ｍがＨレベルとなり、ラッチ回路
（13A）（13B）によるA/D変換回路（２）からの桁情報b
0〜b11の取り込みが禁止される。When the set closing body position is changed at a time point between the time points T2 and T4, the binary digit information b0 to b11 representing the changed set position corresponding pulse number is the clock signal e after the time point T4. It is taken into the latch circuits (13A) and (13B) at the first rising timing (time point T5). When the number of pulses corresponding to the set position is smaller than the number of pulses corresponding to the current position at time T5 by 256 or more, the coincidence signal g3 is inverted from H level to L level. As a result, the output V of the adder circuit (33) gradually increases from the reference voltage V0, and the pulse motor shifts to high speed reverse rotation operation. The output l of the integration circuit (21) of the step-out prevention circuit (20) gradually decreases, and the NOT circuit (22)
When it becomes lower than the low-level input voltage VIL of (at time T6), N
The output m of the OT circuit (22) becomes H level, and the digit information b from the A / D conversion circuit (2) by the latch circuits (13A) and (13B)
Capture of 0 to b11 is prohibited.

［駆動回路の詳細な説明］第４図は駆動回路を示している。基準パルス信号ｋはゲ
ート回路（41）を通って分周器（42）に送られ、その周
期が1/2に分周される。分周器（42）によって、周期1/2
に分周されたパルス信号はNOT回路（43）に送られ、反
転される。この反転されたパルス信号k1は正転用ゲート
（44）および逆転用ゲート（45）に送られる。基準パル
ス信号ｋは、停止用JKフリップフロップ（46）、正転逆
転切替用JKフリップフロップ（47）、カウンタ制御用Ｄ
フリップフロップ（48）、正転用ゲート制御用Ｄフリッ
プフロップ（49）および逆転用ゲート制御用Ｄフリップ
フロップ（50）のクロック入力端子（Ｃ）にもそれぞれ
送られている。[Detailed Description of Driving Circuit] FIG. 4 shows a driving circuit. The reference pulse signal k is sent to the frequency divider (42) through the gate circuit (41), and its cycle is divided into 1/2. Cycle 1/2 by frequency divider (42)
The pulse signal divided by is sent to the NOT circuit (43) and inverted. The inverted pulse signal k1 is sent to the forward rotation gate (44) and the reverse rotation gate (45). The reference pulse signal k is a stop JK flip-flop (46), a forward / reverse rotation switching JK flip-flop (47), and a counter control D.
It is also sent to the clock input terminals (C) of the flip-flop (48), the forward rotation gate control D flip-flop (49) and the reverse rotation gate control D flip-flop (50), respectively.

停止用JKフリップフロップ（46）のＪ入力端子（Ｊ）に
は停止用信号ｊが入力している。停止用信号ｊはNOT回
路（51）にも入力している。このNOT回路（51）の出
力、すなわち停止用信号の反転信号がフリップフロッ
プ（36）のＫ入力端子（Ｋ）に入力している。このフリ
ップフロップ（46）は、端子（Ｃ）に入力する基準パル
ス信号ｋの立上りタイミングで端子（Ｊ）に入力する停
止用信号ｊを読込んで記憶し、それに応じた信号をＱ出
力端子（Ｑ）から出力する。フリップフロップ（46）の
出力信号（停止信号）ｓは、ゲート回路（41）の制御入
力端子に送られるとともに、リセット回路（60）にも送
られる。リセット回路（60）については後述する。停止
用信号ｊがＨレベル、すなわち設定位置対応パルス数と
現在位置対応パルス数が等しいときには、フリップフロ
ップ（46）から出力される停止信号ｓはＨレベルとな
り、ゲート（41）が閉じられる。停止用信号ｊがＬレベ
ルのときには、フリップフロップ（46）の出力信号はＬ
レベルとなり、ゲート（41）が開かれる。したがって、
信号ｊがＬレベルの場合に、基準パルス信号ｋがゲート
回路（41）を通って分周器（42）に送られる。The stop signal j is input to the J input terminal (J) of the stop JK flip-flop (46). The stop signal j is also input to the NOT circuit (51). The output of the NOT circuit (51), that is, the inverted signal of the stop signal is input to the K input terminal (K) of the flip-flop (36). The flip-flop (46) reads and stores the stop signal j input to the terminal (J) at the rising timing of the reference pulse signal k input to the terminal (C), and outputs a signal corresponding to the stop signal j to the Q output terminal (Q ) To output. The output signal (stop signal) s of the flip-flop (46) is sent to the control input terminal of the gate circuit (41) and also to the reset circuit (60). The reset circuit (60) will be described later. When the stop signal j is H level, that is, when the set position corresponding pulse number and the current position corresponding pulse number are equal, the stop signal s output from the flip-flop (46) becomes H level and the gate (41) is closed. When the stop signal j is L level, the output signal of the flip-flop (46) is L level.
The level is reached and the gate (41) is opened. Therefore,
When the signal j is at L level, the reference pulse signal k is sent to the frequency divider (42) through the gate circuit (41).

正転逆転切替用フリップフロップ（47）のＪ入力端子
（Ｊ）には、正転逆転切替信号ｉが入力している。正転
逆転切替信号ｉはNOT回路（52）にも入力している。こ
のNOT回路（52）の出力、すなわち信号ｉの反転信号
がフリップフロップ（47）のＫ入力端子（Ｋ）に入力し
ている。フリップフロップ（47）は、端子（Ｃ）に入力
する基準パルス信号ｋの立上りタイミングで端子（Ｋ）
に入力する正転逆転切替信号ｉを読み込んで記憶し、そ
れに応じた信号をＱ出力端子（Ｑ）から出力する。ま
た、Ｑ出力端子（Ｑ）の出力信号（正転用信号pa）の反
転信号（逆転用信号ra）を出力端子（）から出力す
る。正転逆転切替信号ｉがＨレベルのとき、すなわち設
定位置対応パルス数が現在位置対応パルス数よりも大き
いときには、フリップフロップ（47）のＱ出力端子から
出力される正転用信号paがＨレベルとなり、出力端子
から出力される逆転用信号raがレベルとなる。逆に信号
ｉがＬレベルのときには、正転用信号paがＬレベル、逆
転用信号raがＨレベルとなる。The forward / reverse rotation switching signal i is input to the J input terminal (J) of the forward / reverse rotation switching flip-flop (47). The forward / reverse rotation switching signal i is also input to the NOT circuit (52). The output of the NOT circuit (52), that is, the inverted signal of the signal i is input to the K input terminal (K) of the flip-flop (47). The flip-flop (47) has a terminal (K) at the rising timing of the reference pulse signal k input to the terminal (C).
The forward / reverse rotation switching signal i input to is read and stored, and the corresponding signal is output from the Q output terminal (Q). Also, an inverted signal (reverse rotation signal ra) of the output signal (forward rotation signal pa) of the Q output terminal (Q) is output from the output terminal (). When the forward / reverse rotation switching signal i is at H level, that is, when the set position corresponding pulse number is larger than the current position corresponding pulse number, the forward rotation signal pa output from the Q output terminal of the flip-flop (47) becomes H level. , The reversing signal ra output from the output terminal becomes the level. Conversely, when the signal i is at the L level, the forward rotation signal pa is at the L level and the reverse rotation signal ra is at the H level.

正転用信号paは、積分回路（53）に送られ、積分され
る。積分回路（53）の出力信号qaはカウンタ制御用Ｄフ
リップフロップ（48）のＤ入力端子（Ｄ）に送られる。
フリップフロップ（48）は、端子（Ｃ）に入力する基準
パルス信号ｋの立上りタイミングで端子（Ｄ）に入力す
る信号qaを読込んで記憶し、それに応じた信号をＱ出力
端子（Ｑ）から出力する。Ｑ出力端子から出力された信
号（アップダウン指定信号）qbは第１〜第３段のカウン
タ（15A）〜（15C）のアップダウン入力端子（U/D）に
送られる。カウンタ（15A）〜（15C）は端子（U/D）に
入力するアップダウン指定信号gbがＨレベルのときに
は、クロック入力端子（Ｃ）に入力されるパルスをアッ
プカウントし、信号gbがＬレベルのときには、クロック
入力端子（Ｃ）に入力されるパルスをダウンカウントす
る。The normal rotation signal pa is sent to the integration circuit (53) and integrated. The output signal qa of the integrating circuit (53) is sent to the D input terminal (D) of the counter controlling D flip-flop (48).
The flip-flop (48) reads and stores the signal qa input to the terminal (D) at the rising timing of the reference pulse signal k input to the terminal (C), and outputs a signal corresponding thereto from the Q output terminal (Q). To do. The signal (up / down designation signal) qb output from the Q output terminal is sent to the up / down input terminals (U / D) of the counters (15A) to (15C) of the first to third stages. The counters (15A) to (15C) count up the pulses input to the clock input terminal (C) when the up / down designating signal gb input to the terminals (U / D) is at H level, and the signal gb is at L level. In the case of, the pulse input to the clock input terminal (C) is down-counted.

正転用信号paは、積分回路（54）にも送られ、積分され
る。積分回路（54）の出力pbは正転用ゲート制御用Ｄフ
リップフロップ（49）のＤ入力端子（Ｄ）に送られると
ともにNOT回路（56）にも送られる。NOT回路（56）の出
力pcはフリップフロップ（49）のリセット入力端子
（Ｒ）に送られる。フリップフロップ（49）は、端子
（Ｃ）に入力する基準パルス信号ｋの立上りタイミング
で端子（Ｄ）に入力する信号pbを読込んで記憶し、これ
に応じた信号をＱ出力端子（Ｑ）から出力する。Ｑ出力
端子（Ｑ）から出力された出力信号（正転指令信号pd）
は正転用ゲート回路（44）の制御入力端子に送られる。The normal rotation signal pa is also sent to the integration circuit (54) and integrated. The output pb of the integrator circuit (54) is sent to the D input terminal (D) of the non-inversion gate control D flip-flop (49) and also to the NOT circuit (56). The output pc of the NOT circuit (56) is sent to the reset input terminal (R) of the flip-flop (49). The flip-flop (49) reads and stores the signal pb input to the terminal (D) at the rising timing of the reference pulse signal k input to the terminal (C), and outputs a signal corresponding thereto from the Q output terminal (Q). Output. Output signal output from the Q output terminal (Q) (normal rotation command signal pd)
Is sent to the control input terminal of the forward rotation gate circuit (44).

逆転用信号raは、積分回路（55）に送られ、積分され
る。積分回路（55）の出力rbは、逆転用ゲート制御用Ｄ
フリップフロップ（50）のＤ入力端子（Ｄ）に送られる
とともにNOT回路（57）にも送られる。NOT回路（59）の
出力rcはフリップフロップ（50）のリセット入力端子
（Ｒ）に送られる。フリップフロップ（50）は、端子
（ｃ）に入力する基準パルス信号ｋの立上りタイミング
で端子（Ｄ）に入力する信号rbを読込んで記憶し、これ
に応じた信号をＱ出力端子（Ｑ）から出力する。Ｑ出力
端子（Ｑ）から出力された信号（逆転指令信号rd）は逆
転用ゲート回路（45）の制御入力端子に送られる。The reverse rotation signal ra is sent to the integration circuit (55) and integrated. The output rb of the integrator circuit (55) is the reverse gate control D
It is sent to the D input terminal (D) of the flip-flop (50) and also to the NOT circuit (57). The output rc of the NOT circuit (59) is sent to the reset input terminal (R) of the flip-flop (50). The flip-flop (50) reads and stores the signal rb input to the terminal (D) at the rising timing of the reference pulse signal k input to the terminal (c), and stores a signal corresponding thereto from the Q output terminal (Q). Output. The signal output from the Q output terminal (Q) (reverse rotation command signal rd) is sent to the control input terminal of the reverse rotation gate circuit (45).

設定位置対応パルス数が現在位置対応パルス数よりも大
きく、正転逆転切替信号ｉがＨレベルになっている場合
には、正転逆転用フリップフロップ（47）のＱ出力端子
（Ｑ）から出力される正転用信号paがＨレベルとなる。
正転用信号paがＨレベルとなると、カウンタ制御用Ｄフ
リップフロップ（48）ら出力されるアップダウン指定信
号qbがＨレベルとなる。また正転用ゲート制御用Ｄフリ
ップフロップ（49）から出力される正転指令信号pd）が
Ｈレベルとなり、正転用ゲート（44）が開かれる。した
がってパルス信号k1がゲート（44）を通過する。ゲート
（44）から出力されるパルス信号k1が、正転用駆動パル
ス信号ｐである。この正転用駆動パルス信号ｐにもとづ
いて、パルスモータは正転駆動される。正転用駆動パル
ス信号ｐは、OR回路（58）を通ってカウンタ（15A）〜
（15C）のクロック入力端子（Ｃ）にも送られる。カウ
ンタ（15A）〜（15C）は、端子（Ｃ）に入力する正転用
駆動パルスｐをアップカウントする。When the number of pulses corresponding to the set position is larger than the number of pulses corresponding to the current position and the forward / reverse rotation switching signal i is at H level, output from the Q output terminal (Q) of the forward / reverse rotation flip-flop (47). The signal for normal rotation pa is set to H level.
When the normal rotation signal pa becomes H level, the up / down designating signal qb output from the counter control D flip-flop (48) becomes H level. Further, the normal rotation command signal pd) output from the normal rotation gate control D flip-flop (49) becomes H level, and the normal rotation gate (44) is opened. Therefore, the pulse signal k1 passes through the gate (44). The pulse signal k1 output from the gate (44) is the normal rotation drive pulse signal p. The pulse motor is driven in the normal direction on the basis of the drive pulse signal p for the normal rotation. The forward rotation drive pulse signal p passes through the OR circuit (58) to the counter (15A)
It is also sent to the clock input terminal (C) of (15C). The counters (15A) to (15C) count up the forward rotation drive pulse p input to the terminal (C).

設定位置対応パルス数が現在位置対応パルス数よりも小
さく、正転逆転切替信号ｉがＬレベルになっている場合
には、正転用信号paがＬレベルとなり、アップダウン指
定信号qbがＬレベルとなる。また逆転用信号rbがＨレベ
ルとなり、逆転指令信号rdがＨレベルとなる。したがっ
て逆転用ゲート（45）が開かれ、パルス信号k1がゲート
（45）を通過する。ゲート（45）から出力されるパルス
信号k1が逆転用駆動パルス信号ｒであり、このパルス信
号にもとづいてパルスモータが逆転駆動される。パルス
信号ｒはOR回路（58）を通ってカウンタ（15A）〜（15
C）のクロック入力端子（Ｃ）にも送られる。カウンタ
（15A）〜（15C）は端子（Ｃ）に入力するパルスｒをダ
ウンカウントする。When the number of pulses corresponding to the set position is smaller than the number of pulses corresponding to the current position and the forward / reverse rotation switching signal i is at L level, the forward rotation signal pa is at L level and the up / down designating signal qb is at L level. Become. Further, the reverse rotation signal rb becomes H level and the reverse rotation command signal rd becomes H level. Therefore, the reverse rotation gate (45) is opened, and the pulse signal k1 passes through the gate (45). The pulse signal k1 output from the gate (45) is the reverse drive pulse signal r, and the pulse motor is reversely driven based on this pulse signal. The pulse signal r passes through the OR circuit (58) and the counters (15A) to (15A).
It is also sent to the clock input terminal (C) of C). The counters (15A) to (15C) down-count the pulse r input to the terminal (C).

パルスモータが正転または逆転駆動され、現在位置対応
パルス数が設定位置対応パルス数と等しくなると、停止
用信号ｊがＨレベルとなる。停止用信号ｊがＨレベルと
なると、停止用Ｊフリップフロップ（46）から出力され
る停止指令信号ｓがＨレベルとなり、ゲート（41）が閉
じられるので、基準パルス信号ｋがゲート（41）を通過
しなくなる。したがって、ゲート回路（44）（45）から
正転用または逆転用パルス信号ｐまたはｒが出力されな
くなり、パルスモータの駆動が停止されるとともにカウ
ンタ（15A）（15B）のカウント動作も停止する。When the pulse motor is driven in the normal direction or the reverse direction and the current position corresponding pulse number becomes equal to the set position corresponding pulse number, the stop signal j becomes H level. When the stop signal j becomes H level, the stop command signal s output from the stop J flip-flop (46) becomes H level and the gate (41) is closed, so that the reference pulse signal k changes the gate (41). Will not pass. Therefore, the normal rotation or reverse rotation pulse signal p or r is not output from the gate circuits (44) and (45), the driving of the pulse motor is stopped, and the counting operations of the counters (15A) and (15B) are stopped.

上述のようにこの流量制御弁制御回路では、パルスモー
タ（３）が高速運転されている状態のままその回転方向
が切換えられることはない。しかしながら、通常の速度
で運転されている状態においては、設定閉鎖体位置の変
更等によってパルスモータ（３）の回転方向が切換えら
れることがある。駆動回路（40）は、このような場合に
おいて、正転用駆動パルスｐおよび逆転用駆動パルスｒ
のうち一方のパルスの立下りと、他方のパルスの立上り
とが同時に行なわれないようにして、誤動作を防止する
機能を有している。第４図および第５図を参照して、正
転用ゲート回路（44）から正転用駆動パルス信号ｐが出
力され、パルスモータ（３）が通常の速度で正転駆動さ
れている状態において、設定閉鎖体位置が変更され、現
在位置対応パルス数よりも小さな設定位置対応パルス数
を表わすビットデータb0〜b11がラッチ回路（13A）（13
B）にラッチされると、正転逆転切替信号ｉがＨレベル
からＬレベルに反転される（時点T1）。時点T1の後に、
フリップフロップ（37）に最初に入力する基準パルス信
号ｋの立上りタイミングで（時点T2）、フリップフロッ
プ（47）のＱ出力端子（Ｑ）から出力される正転用信号
paがＨレベルからレベルに反転され、出力端子（）
から出力される逆転用信号raがＬレベルからＨレベルに
反転される。正転用信号paがＨレベルからＬレベルに反
転されると積分回路（54）の出力pbが徐々に立下る。そ
して出力pbがNOT回路（56）の低レベル入力電圧VILに達
すると（時点T3）、NOT回路（56）の出力pcがＬレベル
からＨレベルに反転される。これにより、フリップフロ
ップ（49）がリセットされ、正転指令信号pdがＨレベル
からＬレベルに反転される。したがって正転用ゲート
（44）が閉じられ、正転用駆動パルス信号ｐが出力され
なくなる。As described above, in the flow control valve control circuit, the rotation direction of the pulse motor (3) is not switched while it is operating at high speed. However, in a state where the pulse motor (3) is operated at a normal speed, the rotation direction of the pulse motor (3) may be switched by changing the set closing body position or the like. In such a case, the drive circuit (40) drives the forward drive pulse p and the reverse drive pulse r.
It has a function of preventing a malfunction by preventing the trailing edge of one of the pulses and the trailing edge of the other pulse from occurring at the same time. Referring to FIG. 4 and FIG. 5, the setting is made in the state where the forward rotation drive pulse signal p is output from the forward rotation gate circuit (44) and the pulse motor (3) is forwardly driven at a normal speed. The position of the closed body is changed, and bit data b0 to b11 representing the number of set position-corresponding pulses smaller than the current position-corresponding pulse number are latched by the latch circuit (13A) (13A).
When latched by B), the forward / reverse rotation switching signal i is inverted from the H level to the L level (time point T1). After time T1,
The normal rotation signal output from the Q output terminal (Q) of the flip-flop (47) at the rising timing of the reference pulse signal k that is first input to the flip-flop (37) (time T2).
pa is inverted from H level to level, and output terminal ()
The inversion signal ra output from is inverted from the L level to the H level. When the normal rotation signal pa is inverted from the H level to the L level, the output pb of the integrating circuit (54) gradually falls. When the output pb reaches the low level input voltage VIL of the NOT circuit (56) (time point T3), the output pc of the NOT circuit (56) is inverted from the L level to the H level. As a result, the flip-flop (49) is reset, and the normal rotation command signal pd is inverted from H level to L level. Therefore, the normal rotation gate (44) is closed and the normal rotation drive pulse signal p is not output.

時点T2において逆転用信号raがＬレベルからＨレベルに
反転されると、積分回路（55）の出力rdが徐々に立上
る。そして出力rbがNOT回路（57）の高レベル入力電圧V
IHに達すると（時点T3）、NOT回路（57）の出力rcがＨ
レベルからＬレベルに反転される。これにより、フリッ
プフロップ（50）は、リセット状態が解除される。この
解除の後に、フリップフロップ（50）に最初に入力する
基準パルス信号ｋの立上りタイミングで（時点T4）、Ｈ
レベルの信号rbがフリップフロップ（50）に読み取られ
記憶される。したがって逆転指令信号rdがＬレベルから
Ｈレベルに反転し、逆転用ゲート（45）が開かれる。こ
の結果、時点T4以後に、ゲート（45）から逆転用駆動パ
ルス信号ｒが出力される。When the reversing signal ra is inverted from the L level to the H level at time T2, the output rd of the integrating circuit (55) gradually rises. The output rb is the high level input voltage V of the NOT circuit (57).
When IH is reached (time T3), the output rc of the NOT circuit (57) becomes H.
The level is inverted to the L level. As a result, the reset state of the flip-flop (50) is released. After this release, at the rising timing of the reference pulse signal k that is first input to the flip-flop (50) (time T4), H
The level signal rb is read and stored in the flip-flop (50). Therefore, the reverse rotation command signal rd is inverted from the L level to the H level, and the reverse rotation gate (45) is opened. As a result, after time T4, the reverse drive pulse signal r is output from the gate (45).

時点T2で正転用信号pbがＬレベルに反転されると、積分
回路（53）の出力qaも徐々に立下る。そして出力qaがＬ
レベルに達すると（時点T4）、アップダウン指定信号qb
がＨレベルらＬレベルに反転される。これにより、カウ
ンタ（15A）〜（15C）は、時点T4以後に入力する逆転用
駆動パルス信号ｒをダウンカウントする。When the normal rotation signal pb is inverted to the L level at time T2, the output qa of the integrating circuit (53) also gradually falls. And the output qa is L
When the level is reached (time point T4), the up / down designation signal qb
Is inverted from H level to L level. As a result, the counters (15A) to (15C) down-count the reverse drive pulse signal r input after the time T4.

このように、パルスモータの回転方向が正転から逆転に
切替えられる場合には、まず正転用ゲート（44）が閉じ
られた後に、逆転用ゲート（45）が開かれるので、正転
用駆動パルス信号ｐの立下りと逆転用駆動パルス信号ｒ
の立上りが同時に行なわれることがない。In this way, when the rotation direction of the pulse motor is switched from normal rotation to reverse rotation, the forward rotation gate (44) is first closed and then the reverse rotation gate (45) is opened. Drive pulse signal r for falling and reverse rotation of p
There is no simultaneous rise of.

逆転用ゲート回路（44）から逆転用駆動パルス信号ｒが
出力され、パルスモータ（３）が通常速度で逆転駆動さ
れている状態において、設定閉鎖体位置が変更され、現
在位置対応パルス数よりも大きな設定位置対応パルス数
を表わすビットデータb0〜b10がラッチ回路（13A）（13
B）にラッチされると、正転逆転切替信号ｉがＬレベル
からＨレベルに反転される（時点（T5）。時点T5の後
に、フリップフロップ（47）に最初に入力する基準パル
ス信号ｋの立上りタイミングで（時点T6）、正転用信号
paがＬレベルからＨレベルに反転され、逆転用信号raが
ＨレベルからＬレベルに反転する。逆転用信号raがＬレ
ベルに反転されると、積分回路（55）の出力rbが徐々に
立下る。出力rbがNOT回路（57）の低レベル入力電圧VIL
に達すると（時点T7）、NOT回路（57）の出力rcがＬレ
ベルからＨレベルに反転される。これによりフリップフ
ロップ（50）がリセットされ、逆転指令信号rdがＨレベ
ルからＬレベルに反転される。したがって逆転用ゲート
（45）が閉じられ、逆転用駆動パルス信号ｒが出力され
なくなる。In the state where the reverse rotation drive pulse signal r is output from the reverse rotation gate circuit (44) and the pulse motor (3) is reversely driven at the normal speed, the set closing body position is changed and the number of pulses corresponding to the current position is greater than the current position. Bit data b0 to b10 representing the number of pulses corresponding to a large set position are latch circuits (13A) (13A)
When latched by B), the forward / reverse rotation switching signal i is inverted from the L level to the H level (time point (T5). After the time point T5, the reference pulse signal k input to the flip-flop (47) first is changed. Signal for forward rotation at the rising timing (time T6)
pa is inverted from the L level to the H level, and the inversion signal ra is inverted from the H level to the L level. When the inversion signal ra is inverted to L level, the output rb of the integration circuit (55) gradually falls. Output rb is low level input voltage VIL of NOT circuit (57)
(Time T7), the output rc of the NOT circuit (57) is inverted from L level to H level. As a result, the flip-flop (50) is reset, and the reverse rotation command signal rd is inverted from H level to L level. Therefore, the reverse rotation gate (45) is closed and the reverse rotation drive pulse signal r is no longer output.

時点T6で、正転用信号paがＬレベルからＨレベルに反転
されると、積分回路（54）の出力pbが徐々に立上り、出
力pbがNOT回路（56）の高レベル入力電圧VIHに達すると
（時点T7）、フリップフロップ（49）のリセット状態が
解除される。したがって時点T7の後に、フリップフロッ
プ（49）に最初に入力される基準パルス信号ｋの立下り
タイミングで（時点T8）、正転指令信号pdがＬレベルか
らＨレベルに反転され、正転用ゲート（44）が開かれ
る。この結果、時点T8以後に、ゲート（44）から正転用
駆動信号ｐが出力される。At time T6, when the normal rotation signal pa is inverted from the L level to the H level, the output pb of the integrating circuit (54) gradually rises and the output pb reaches the high level input voltage VIH of the NOT circuit (56). At time T7, the reset state of the flip-flop (49) is released. Therefore, after the time point T7, the normal rotation command signal pd is inverted from the L level to the H level at the falling timing of the reference pulse signal k first input to the flip-flop (49) (time point T8), and the normal rotation gate ( 44) is opened. As a result, after time T8, the normal rotation drive signal p is output from the gate (44).

時点T6で正転用信号paがＨレベルに反転されると、積分
回路（53）の出力qaも徐々に立上る。そして出力qaがＨ
レベルになると（時点T8）、アップダウン指定信号qbが
Ｈレベルに反転される。したがってカウンタ（15A）〜
（15C）は時点T8以後に、クロック入力端子（Ｃ）に入
力される正転用駆動パルス信号ｐをアップカウントす
る。When the normal rotation signal pa is inverted to the H level at time T6, the output qa of the integrating circuit (53) also gradually rises. And the output qa is H
When it reaches the level (time point T8), the up / down designating signal qb is inverted to the H level. Therefore, the counter (15A) ~
(15C) counts up the forward rotation drive pulse signal p input to the clock input terminal (C) after time T8.

このように、パルスモータの回転方向が逆転から正転に
切り替えられる場合には、まず逆転用ゲート（44）が閉
じられた後に正転用ゲート（45）が開かれるので、逆転
用駆動パルス信号ｒの立下りと正転用駆動パルス信号ｐ
の立上りとが同時に行なわれることがない。In this way, when the rotation direction of the pulse motor is switched from reverse rotation to forward rotation, the reverse rotation gate (44) is first closed and then the forward rotation gate (45) is opened, so the reverse rotation drive pulse signal r Trailing edge and forward drive pulse signal p
The rising edge of and does not occur at the same time.

［リセット回路］リセット回路（60）は、流量制御弁制御回路によって制
御弁を制御するにあたって、閉鎖体（７）を全閉位置ま
で強制的に回転させるとともに、カウンタ（15A）〜（1
5C）のカウント値（現在位置対応パルス数）を零にする
ために設けられたものである。第１図を参照して、流量
制御弁制御回路に電源が入れられると、リセット用スイ
ッチ（61）がアース端子（AB）に一旦接続されたのち、
電圧Ｅが印加されている端子（SA）に接続される。スイ
ッチ（61）がアース端子（SB）に接続されると、スイッ
チ（61）の入力信号はＬレベルなので積分回路（62）の
出力信号u1もＬレベルとなる。このＬレベルの信号u1は
NOT回路（63）に送られるので、NOT回路（63）の出力信
号u2がＨレベルとなる。このＨレベルの信号u2はラッチ
回路クリヤ用Ｄフリップフロップ（64）のセット入力端
子（Ｓ）に送られるので、フリップフロップ（64）がセ
ットされ、その出力信号v1がＨレベルとなる。フリップ
フロップ（64）のＤ入力端子はアースされており、この
入力信号は常にＬレベルとなっている。またフリップフ
ロップ（64）のクロック入力端子（Ｃ）には積分回路
（65）を介して停止信号ｓが送られている。したがっ
て、NOT回路（63）の出力がＬレベルになり、かつ停止
信号ｓがＬレベルからＨレベルに反転されるまでは、フ
リップフロップ（64）の出力信号v1はＨレベルを保持す
る。このＨレベルの信号v1はNOT回路（66）に送られる
ので、NOT回路（66）の出力v2がＬレベルとなる。この
Ｌレベルの信号はラッチ回路（13A）（13B）のクリヤ入
力端子（CRERT）に送られる。ラッチ回路（13A）（13
B）はクリヤ入力端子の入力信号がＬレベルに反転され
るとその入力信号の立下りでクリヤされ、入力信号がＨ
レベルに反転されるまでクリヤ状態を保持する。したが
って、フリップフロップ（64）がセットされ、NOT回路
（66）からＬレベルの信号v2が出力されたときに、ラッ
チ回路（13A）（13B）はクリヤされその内容が零にされ
る。[Reset Circuit] The reset circuit (60) forcibly rotates the closing body (7) to the fully closed position and controls the counters (15A) to (1) when the control valve is controlled by the flow control valve control circuit.
It is provided to make the count value of 5C) (the number of pulses corresponding to the current position) zero. Referring to FIG. 1, when the flow control valve control circuit is powered on, the reset switch (61) is once connected to the ground terminal (AB),
It is connected to the terminal (SA) to which the voltage E is applied. When the switch (61) is connected to the ground terminal (SB), the input signal of the switch (61) is at L level, so that the output signal u1 of the integrating circuit (62) is also at L level. This L level signal u1
Since it is sent to the NOT circuit (63), the output signal u2 of the NOT circuit (63) becomes H level. This H-level signal u2 is sent to the set input terminal (S) of the latch circuit clear D flip-flop (64), so that the flip-flop (64) is set and its output signal v1 becomes H level. The D input terminal of the flip-flop (64) is grounded, and this input signal is always at L level. The stop signal s is sent to the clock input terminal (C) of the flip-flop (64) via the integrating circuit (65). Therefore, the output signal v1 of the flip-flop (64) maintains the H level until the output of the NOT circuit (63) becomes the L level and the stop signal s is inverted from the L level to the H level. Since this H level signal v1 is sent to the NOT circuit (66), the output v2 of the NOT circuit (66) becomes L level. This L level signal is sent to the clear input terminal (CRERT) of the latch circuits (13A) (13B). Latch circuit (13A) (13
In B), when the input signal of the clear input terminal is inverted to L level, it is cleared at the falling edge of the input signal, and the input signal becomes H level.
Holds the clear state until inverted to the level. Therefore, when the flip-flop (64) is set and the L level signal v2 is output from the NOT circuit (66), the latch circuits (13A) and (13B) are cleared and their contents are made zero.

一方NOT回路（63）から出力されるＨレベルの信号u2はN
OT回路（67）にも送られる。したがってNOT回路（67）
からＬレベルの信号u3が出力される。このＬレベルの信
号u3は単安定マルチバイブレータ（68）の入力端子
（Ａ）に送られる。On the other hand, the H level signal u2 output from the NOT circuit (63) is N
It is also sent to the OT circuit (67). Therefore NOT circuit (67)
Outputs an L level signal u3. The L-level signal u3 is sent to the input terminal (A) of the monostable multivibrator (68).

この後、スイッチ（61）が端子（SA）に接続されると、
スイッチ（61）の入力信号がＨレベルとなる。したがっ
て積分回路（62）の出力信号u1は徐々に立上り、Ｈレベ
ルとなる。するとNOT回路（65）の出力信号u2（フリッ
プフロップ（64）のセット入力信号）がＬレベルに反転
され、NOT回路（67）の出力信号u3（単安定マルチバイ
ブレータ（58）の入力信号）がＨレベルに反転される。
信号u3がＨレベルに反転されると、単安定マルチバイブ
レータ（68）からワンショットパルスが出力される。こ
のワンショットパルスは第１〜第３段のカウンタ（15
A）〜（15c）のプリセット入力端子（Ｐ）に送られるの
で、第１〜第３段のカウンタ（15A）〜（15C）のカウン
ト値が最大値（2¹²−１）＝4095にセットされる。After this, when the switch (61) is connected to the terminal (SA),
The input signal of the switch (61) becomes H level. Therefore, the output signal u1 of the integrating circuit (62) gradually rises to H level. Then, the output signal u2 of the NOT circuit (65) (set input signal of the flip-flop (64)) is inverted to the L level, and the output signal u3 of the NOT circuit (67) (input signal of the monostable multivibrator (58)). It is inverted to H level.
When the signal u3 is inverted to H level, the monostable multivibrator (68) outputs a one-shot pulse. This one-shot pulse is applied to the counters (15
Since it is sent to the preset input terminals (P) of (A) to (15c), the count value of the counters (15A) to (15C) of the first to third stages is set to the maximum value (2 ¹² -1) = 4095. It

ラッチ回路（13A）（13B）の内容は、零となっているの
で、各比較回路（14A）〜（14B）から出力される一致信
号g1〜g3および不一致信号h1〜h3はすべてＬレベルとな
る。そして正転逆転切替信号ｉおよび停止用信号ｊはと
もにＬレベルとなる。したがって駆動回路（40）から逆
転用駆動パルス信号ｒが出力され、パルスモータが逆転
駆動される。流体制御弁（１）の閉鎖体（７）を最大ス
トローク長変位させるのに必要なパルス数は2134である
ので、流量制御弁制御回路に電源が入れられたときに閉
鎖体（７）がどの位置にあっても、駆動回路（40）から
出力される逆転用駆動パルスｒの数が4095に達するまで
に、閉鎖体（７）は全閉位置に達する。閉鎖体（７）が
全閉位置に達した後は、パルスモータに逆転用駆動パル
スｒが送られてもパルスモータは回転できないので、基
準回転位置で停止した状態となる。そして4095個の逆転
用駆動パルスｒが出力されると、カウンタ（15A）〜（1
5C）のカウンタ値は零となり、ラッチ回路（13A）（13
B）の内容と等しくなるので、停止用信号ｊがＨレベル
となり、停止信号ｓがＨレベルとなる。停止信号ｓがＨ
レベルになると、駆動回路（40）から逆転駆動パルス信
号ｒが出力されなくなる。また停止信号ｓがＨレベルに
なると、リセット回路（60）のフリップフロップ（64）
は、Ｄ入力端子（Ｄ）に入力するＬレベルの信号を読み
込むので、その出力信号v1がＬレベルとなり、NOT回路
（66）の出力信号v2（ラッチ回路（13A）（13B）のクリ
ヤ入力）がＨレベルになる。したがってラッチ回路（13
A）（13B）のクリヤ状態が解除される。これにより、ラ
ッチ回路（13A）（13B）はA/D変換回路（12）から出力
される指定位置対応パルス数を表わす２進数の桁情報
（b1）〜（b11）の取り込みが可能となる。Since the contents of the latch circuits (13A) and (13B) are zero, the match signals g1 to g3 and the mismatch signals h1 to h3 output from the comparison circuits (14A) to (14B) are all at the L level. . The forward / reverse rotation switching signal i and the stop signal j are both at the L level. Therefore, the drive circuit (40) outputs the reverse drive pulse signal r, and the pulse motor is reversely driven. Since the number of pulses required for displacing the closing body (7) of the fluid control valve (1) by the maximum stroke length is 2134, which closing body (7) is used when the flow control valve control circuit is turned on. Even in the position, the closing body (7) reaches the fully closed position by the time the number of reverse drive pulses r output from the drive circuit (40) reaches 4095. After the closing body (7) reaches the fully closed position, the pulse motor cannot rotate even if the reverse rotation drive pulse r is sent to the pulse motor, so that the state is stopped at the reference rotation position. When 4095 reverse drive pulses r are output, counters (15A) to (1
The counter value of 5C) becomes zero, and the latch circuit (13A) (13C
Since the contents are the same as those in B), the stop signal j becomes H level and the stop signal s becomes H level. Stop signal s is H
When the level is reached, the reverse rotation drive pulse signal r is no longer output from the drive circuit (40). When the stop signal s goes high, the flip-flop (64) of the reset circuit (60)
Reads the L level signal input to the D input terminal (D), its output signal v1 becomes L level, and the output signal v2 of the NOT circuit (66) (clear input of the latch circuits (13A) and (13B)) Becomes H level. Therefore, the latch circuit (13
A) (13B) clear state is released. As a result, the latch circuits (13A) and (13B) can capture the binary digit information (b1) to (b11) representing the number of pulses corresponding to the designated position output from the A / D conversion circuit (12).

[Brief description of drawings]

図面はこの発明の実施例を示すもので第１図は流量制御
弁を示す一部切欠き正面図、第２図は流量制御弁制御回
路を示す電気回路、第３図は脱調防止回路の動作を説明
するためのタイムチャート、第４図は駆動回路の詳細を
示す電気回路図、第５図は駆動回路の動作を説明するた
めのタイムチャートである。（３）……パルスモータ、（14C）……比較回路、（3
0）……基準パルス発生回路、（31）……基準電圧発生
回路、（32）……積分回路、（33）……加算回路、（3
4）……V/F変換回路、（35）……NOT回路。The drawings show an embodiment of the present invention. FIG. 1 is a partially cutaway front view showing a flow control valve, FIG. 2 is an electric circuit showing a flow control valve control circuit, and FIG. 3 is a step-out prevention circuit. 4 is a time chart for explaining the operation, FIG. 4 is an electric circuit diagram showing details of the drive circuit, and FIG. 5 is a time chart for explaining the operation of the drive circuit. (3) …… Pulse motor, (14C) …… Comparison circuit, (3
0) ... Reference pulse generation circuit, (31) ... Reference voltage generation circuit, (32) ... Integration circuit, (33) ... Addition circuit, (3
4) …… V / F conversion circuit, (35) …… NOT circuit.

Claims

[Claims]

1. Data representing a set rotation angle position of a pulse motor is fetched and held in a latch circuit, and data held in the latch circuit and data representing a detected current rotation angle position of the pulse motor. A pulse motor control device that outputs a predetermined number of shift pulses for rotating the pulse motor in the direction of the set rotation angle position based on the comparison result of 1. When the deviation of both data is smaller than a predetermined reference value for speed switching determination, an L level voltage signal is output, and the deviation of both data is the reference for speed switching determination. When the value is higher than the value, a comparison circuit that outputs an H level voltage signal, a reference voltage generation circuit that generates a reference voltage, and an integration that the output of the comparison circuit inputs Path, an adder circuit that adds the output voltage of the reference voltage generator circuit and the output voltage of the integrator circuit, and the output voltage of the adder circuit is converted into a frequency signal corresponding to that voltage, and the reference of the shift pulse given to the pulse motor. A pulse motor controller equipped with a V / F conversion circuit that creates a reference pulse signal that becomes