JPH07162246A - Differential amplifier circuit - Google Patents
Differential amplifier circuitInfo
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- JPH07162246A JPH07162246A JP30271793A JP30271793A JPH07162246A JP H07162246 A JPH07162246 A JP H07162246A JP 30271793 A JP30271793 A JP 30271793A JP 30271793 A JP30271793 A JP 30271793A JP H07162246 A JPH07162246 A JP H07162246A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、差動増幅回路の改良に
関する。特に、電圧利得が高く、歪みの少ない出力波形
を出力し、スイッチングスピードが低下することがない
ようにする改良に関する。FIELD OF THE INVENTION The present invention relates to improvements in differential amplifier circuits. In particular, the present invention relates to an improvement that outputs an output waveform with high voltage gain and little distortion so that switching speed does not decrease.
【０００２】[0002]
【従来の技術】図５参照 図５はガリウム砒素等のＭＥＳＦＥＴ（metal semicond
uctor FET ）を使用した差動対であり、差動増幅回路の
基本部分を構成する回路である。図５において、１は差
動対である。１１と１２とはエンハンスメント形ＭＥＳ
ＦＥＴからなる第１と第２のＭＥＳＦＥＴであり、それ
ぞれのソースは相互に短絡され、ゲートとソースとが短
絡された第３のＭＥＳＦＥＴ（ディプレッション形ＭＥ
ＳＦＥＴ）１３からなる電流制御手段１４を介し、電源
のＶssに接続されている。第３のＭＥＳＦＥＴ１３から
なる電流制御手段１４は第１と第２のＭＥＳＦＥＴ１１
と１２とに流れる電流の合計値を定電流化している。Ｒ
1 とＲ2 とは、それぞれ第１のＭＥＳＦＥＴ１１のドレ
インと第２のＭＥＳＦＥＴ１２のドレインとに接続され
る負荷抵抗であり、これらの負荷抵抗Ｒ1 ・Ｒ2 の他端
はショットキダイオード１５を介して電源の０Ｖに接続
されている。2. Description of the Related Art FIG. 5 shows a MESFET (metal semicond.
uctor FET) is a differential pair using a circuit that constitutes the basic part of a differential amplifier circuit. In FIG. 5, 1 is a differential pair. 11 and 12 are enhancement type MES
A third MESFET (depletion type MESFET) which is a first MESFET and a second MESFET, each of which has its source short-circuited to each other and whose gate and source are short-circuited.
It is connected to V ss of the power source through the current control means 14 composed of SFET) 13. The current control means 14 composed of the third MESFET 13 includes the first and second MESFETs 11
The total value of the currents flowing in and 12 is made constant. R
1 and R 2 are load resistors connected to the drain of the first MESFET 11 and the drain of the second MESFET 12, respectively, and the other ends of these load resistors R 1 and R 2 are connected via the Schottky diode 15. It is connected to 0V of the power supply.
【０００３】入力は第１のＭＥＳＦＥＴ１１のゲートと
第２のＭＥＳＦＥＴ１２のゲートとにそれぞれ、入力端
子Ｉ1 と反転入力端子Ｉ2 とから印加され、出力は第１
のＭＥＳＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１
２のドレインとにそれぞれ接続された出力端子Ｏ1 と反
転出力端子Ｏ2 とから取り出される。出力端子Ｏ1 と反
転出力端子Ｏ2 とで差動対の相補出力端子８が構成され
ている。Inputs are applied to the gate of the first MESFET 11 and the gate of the second MESFET 12 from the input terminal I 1 and the inverting input terminal I 2 , respectively, and the output is the first
Drain of MESFET 11 and second MESFET 1
It is taken out from an output terminal O 1 and an inverting output terminal O 2 which are respectively connected to the drains of the two. The output terminal O 1 and the inverting output terminal O 2 form a complementary output terminal 8 of a differential pair.
【０００４】図５の差動対１において、電圧利得を高め
るには、差動対１の負荷抵抗Ｒ1 とＲ2 とを大きくする
か、または、電流制御手段１４を構成する第３のＭＥＳ
ＦＥＴ１３のゲート幅を大きくするかすればよい。しか
し、差動対１の負荷抵抗Ｒ1とＲ2 とを大きくするか、
または、電流制御手段１４を構成する第３のＭＥＳＦＥ
Ｔ１３のゲート幅を大きくするかだけでは、差動対１の
出力特性は図６に示すようになってしまう。In the differential pair 1 of FIG. 5, in order to increase the voltage gain, the load resistances R 1 and R 2 of the differential pair 1 are increased or the third MES forming the current control means 14 is formed.
The gate width of the FET 13 may be increased. However, if the load resistances R 1 and R 2 of the differential pair 1 are increased,
Alternatively, a third MESFE forming the current control means 14
The output characteristics of the differential pair 1 are as shown in FIG. 6 only by increasing the gate width of T13.
【０００５】図６参照 図６において、実線は電圧利得が低いときの出力特性で
あり、破線は電圧利得が高いときの出力特性である。す
なわち、電圧利得を高めると、差動対１の出力特性は円
Ａの中に示すように、出力が飽和する近辺において折れ
曲がった形となり、入力の増加に対して出力は一様に増
加せず、出力波形に歪みが出現することゝなる。また、
矢印Ｂをもって示すように、出力と反転出力とが非対象
になり、不都合である。このような不具合を取り除くた
め、従来は図７に示すようにダイオードを追加してい
た。In FIG. 6, the solid line shows the output characteristic when the voltage gain is low, and the broken line shows the output characteristic when the voltage gain is high. That is, when the voltage gain is increased, the output characteristic of the differential pair 1 is bent in the vicinity of the saturation of the output as shown in the circle A, and the output does not increase uniformly as the input increases. , Distortion appears in the output waveform. Also,
As indicated by the arrow B, the output and the inverted output are not symmetrical, which is inconvenient. In order to eliminate such inconvenience, a diode is conventionally added as shown in FIG.
【０００６】図７参照 図７は図５の回路を改良した従来技術に係る差動対の回
路図である。すなわち、２個のショットキダイオード５
が相互に逆極性になるように並列に接続された（以下逆
並列接続と云う。）出力制限手段４が、出力端子Ｏ1 と
反転出力端子Ｏ 2 との間に接続されている。出力制限手
段４が接続されていると、ショットキダイオード５の順
方向電圧により出力振幅が制限される。図６の一点鎖線
は順方向電圧で出力が飽和した状態を示す（図６再参
照）。このようにショットキダイオード５を接続するこ
とにより、歪みのない出力を高利得で得ることができ
る。FIG. 7 is a circuit diagram of a differential pair circuit according to the prior art which is an improvement of the circuit of FIG.
It is a road map. That is, two Schottky diodes 5
Are connected in parallel so that they have opposite polarities (hereinafter reverse
It is called parallel connection. ) The output limiting means 4 uses the output terminal O1When
Inversion output terminal O 2Is connected between and. Output limiting hand
If stage 4 is connected, Schottky diode 5
The output voltage is limited by the directional voltage. 6 dash-dotted line
Indicates that the output is saturated with the forward voltage (see FIG. 6 again).
See). Connect the Schottky diode 5 in this way.
With, you can get a distortion-free output with high gain.
It
【０００７】[0007]
【発明が解決しようとする課題】ところで、この改良さ
れた従来技術に係る差動回路は、差動対をスイッチング
させた時スイッチングスピードが低下すると云う欠点が
ある。By the way, the improved differential circuit according to the prior art has a drawback that the switching speed is lowered when the differential pair is switched.
【０００８】本発明の目的は、この欠点を解消すること
にあり、歪みのない出力を高利得で得ることができ、し
かも、スイッチングスピードが低下するようなことのな
い差動増幅回路を提供することにある。An object of the present invention is to eliminate this drawback, and to provide a differential amplifier circuit which can obtain an output without distortion with a high gain and which does not lower the switching speed. Especially.
【０００９】[0009]
【課題を解決するための手段】上記の目的は、２個のト
ランジスタ（１１、１２）を有し、このトランジスタ
（１１、１２）のそれぞれのソースは相互に接続され、
接続点が電流制御手段（１４）を介して電流を供給さ
れ、前記のトランジスタ（１１、１２）のそれぞれのゲ
ートに相補信号が入力され、前記のトランジスタ（１
１、１２）のそれぞれのドレインより相補出力を出力す
る差動対（１）と、この差動対（１）の相補出力が入力
され、この差動対（１）の相補出力のそれぞれを電流増
幅する出力バッファ対（２）と、この出力バッファ対
（２）の相補出力端子（３）を構成する出力端子
（Ｏ1 ）と反転出力端子（Ｏ2 ）との相互間に接続さ
れ、前記の出力バッファ対（２）の相補出力振幅を制限
する出力制限手段（４）とを有する差動増幅回路によっ
て達成される。The above objective has two transistors (11, 12), the sources of each of which are connected together.
A current is supplied to the connection point through the current control means (14), a complementary signal is input to the gates of the transistors (11, 12), and the transistor (1
The differential pair (1) that outputs a complementary output from the respective drains of the differential pair (1 and 12) and the complementary output of the differential pair (1) are input, and the complementary output of the differential pair (1) is converted into a current. The output buffer pair (2) to be amplified and the output terminal (O 1 ) and the inverting output terminal (O 2 ) forming the complementary output terminal (3) of the output buffer pair (2) are connected to each other, and And an output limiting means (4) for limiting the complementary output amplitude of the output buffer pair (2).
【００１０】そして、前記の出力制限手段（４）は、２
個のショットキダイオード（５）が逆並列接続されて構
成されていると、ショットキダイオードの順方向電圧に
より出力振幅が制限されるので、波形歪みを防止でき
る。The output limiting means (4) is 2
If the Schottky diodes (5) are connected in anti-parallel, the output amplitude is limited by the forward voltage of the Schottky diode, so that the waveform distortion can be prevented.
【００１１】また、前記の出力制限手段（４）は、複数
個を直列接続したショットキダイオード（５）の組が逆
並列接続されていると、ショットキダイオードの数だけ
出力振幅が大きくなることができる。Further, in the output limiting means (4), when a set of a plurality of Schottky diodes (5) connected in series is connected in antiparallel, the output amplitude can be increased by the number of Schottky diodes. .
【００１２】さらに、前記の出力制限手段（４）は、シ
ョットキダイオード（５）とゲートとソースとが短絡さ
れたＦＥＴ（６）との直列回路が逆並列接続されている
と、ＦＥＴのパラメータを変えることにより、出力振幅
を変えることができるので、都合がよい。Furthermore, when the series circuit of the Schottky diode (5) and the FET (6) whose gate and source are short-circuited is connected in anti-parallel to the output limiting means (4), the FET parameter is changed. By changing it, the output amplitude can be changed, which is convenient.
【００１３】なお、前記の出力制限手段（４）は、ショ
ットキダイオード（５）と抵抗（７）との直列回路が逆
並列接続されて構成されていると、抵抗値を変えること
により、出力振幅を変えることができるので、都合がよ
い。When the output limiting means (4) is constructed by connecting the series circuit of the Schottky diode (5) and the resistor (7) in antiparallel, the output amplitude can be changed by changing the resistance value. Can be changed, which is convenient.
【００１４】なおまた、上記の差動増幅回路を使用して
差動形分周器を同一基板上に構成すると、高周波の分周
が容易にでき都合がよい。Further, if the differential frequency divider is formed on the same substrate by using the above-mentioned differential amplifier circuit, it is convenient because the high frequency can be easily divided.
【００１５】[0015]
【作用】上記の改良された従来技術に係る差動増幅回路
は、差動対１の相補出力端子８相互間に出力制限手段４
が接続されている。差動対１は電圧増幅する能力は高い
が、負荷を駆動する能力は低い。出力制限手段４は、相
補出力電圧がショットキダイオード５の順方向電圧を超
えると、内部抵抗が急激に低下する。このため、差動対
１の電流駆動能力が不足していると、差動対１のスイッ
チングスピードを低下させることになる。これに反し、
本発明に係る差動増幅回路は、差動対１の相補出力をソ
ースフォロア回路等よりなる出力バッファ対２を介し電
流増幅した後、この出力バッファ対２の相補出力端子３
相互を出力制限手段４により接続することゝされている
ので、電流出力容量の大きい出力バッファ対２により出
力制限手段４を駆動することゝなる。このため、出力制
限手段４に瞬時に大電流を流すことができるので、スイ
ッチング時のスイッチングスピードが低減することはな
い。また、出力制限手段４は信号振幅を抑制する機能を
有しているので、差動対１において電圧増幅利得を増大
させても、出力波形が歪むことも、出力が非対象になる
こともない。In the differential amplifier circuit according to the improved prior art described above, the output limiting means 4 is provided between the complementary output terminals 8 of the differential pair 1.
Are connected. The differential pair 1 has a high capacity for voltage amplification, but a low capacity for driving a load. In the output limiting means 4, when the complementary output voltage exceeds the forward voltage of the Schottky diode 5, the internal resistance sharply decreases. Therefore, if the current driving capability of the differential pair 1 is insufficient, the switching speed of the differential pair 1 will be reduced. Contrary to this,
The differential amplifier circuit according to the present invention current-amplifies the complementary output of the differential pair 1 through the output buffer pair 2 including a source follower circuit and then the complementary output terminal 3 of the output buffer pair 2.
Since they are connected to each other by the output limiting means 4, the output limiting means 4 is driven by the output buffer pair 2 having a large current output capacity. Therefore, a large current can be instantaneously passed through the output limiting means 4, so that the switching speed at the time of switching is not reduced. Further, since the output limiting unit 4 has a function of suppressing the signal amplitude, even if the voltage amplification gain in the differential pair 1 is increased, the output waveform is not distorted and the output is not asymmetric. .
【００１６】[0016]
【実施例】以下、図面を参照して、本発明の四つの実施
例に係る差動増幅回路についてさらに詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The differential amplifier circuits according to the four embodiments of the present invention will be described in more detail below with reference to the drawings.
【００１７】第１実施例（請求項１、請求項２に対応） 図１参照 図１は本発明の第１実施例に係る差動増幅回路の要部を
示す回路図である。図１において、１は差動対であり、
エンハンスメント形ＭＥＳＦＥＴからなる第１のＭＥＳ
ＦＥＴ１１のソースと第２のＭＥＳＦＥＴ１２のソース
とが相互に接続されてＳＣＦＬ（source coupled FET l
ogic）回路を構成している。１４は電流制御手段であ
り、ディプレッション形ＭＥＳＦＥＴからなる第３のＭ
ＥＳＦＥＴ１３のゲートとソースとが短絡されて構成さ
れている。そして、第１のＭＥＳＦＥＴ１１と第２のＭ
ＥＳＦＥＴ１２とを流れる電流の合計値を定電流化する
ように、第１のＭＥＳＦＥＴ１１と第２のＭＥＳＦＥＴ
１２との共通接続点であるソースに第３のＭＥＳＦＥＴ
１３のドレインは接続され、第３のＭＥＳＦＥＴ１３の
ソースは第３のＭＥＳＦＥＴ１３のゲートと電源のＶss
とに接続されている。Ｒ1 とＲ2 とは、それぞれ、第１
のＭＥＳＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１
２のドレインとに接続される負荷抵抗であり、これらの
負荷抵抗Ｒ1 ・Ｒ2 の他端はショットキダイオード１５
を介して電源の０Ｖに接続されている。 First Embodiment (corresponding to Claim 1 and Claim 2) Refer to FIG. 1. FIG. 1 is a circuit diagram showing a main part of a differential amplifier circuit according to the first embodiment of the present invention. In FIG. 1, 1 is a differential pair,
First MES consisting of enhancement type MESFET
The source of the FET 11 and the source of the second MESFET 12 are connected to each other to form a SCFL (source coupled FET l
ogic) circuit. 14 is a current control means, which is a third MESFET composed of a depletion type MESFET.
The gate and the source of the ESFET 13 are short-circuited. Then, the first MESFET 11 and the second MESFET
The first MESFET 11 and the second MESFET so that the total value of the currents flowing through the ESFET 12 is made constant.
The third MESFET is connected to the source which is a common connection point with 12.
The drain of the third MESFET 13 is connected, and the source of the third MESFET 13 is connected to the gate of the third MESFET 13 and the power source V ss.
Connected to. R 1 and R 2 are respectively the first
Drain of MESFET 11 and second MESFET 1
2 is a load resistance connected to the drain of the Schottky diode 15 and the other ends of these load resistances R 1 and R 2 are Schottky diodes 15
Is connected to 0 V of the power supply via.
【００１８】入力は、差動対１をなす第１のＭＥＳＦＥ
Ｔ１１のゲートと第２のＭＥＳＦＥＴ１２のゲートとに
それぞれ接続された入力端子Ｉ1 と反転入力端子Ｉ2 と
から印加される。差動対１の相補出力は、第１のＭＥＳ
ＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１２のドレ
インとの間に出力される。The input is a first MESFE forming a differential pair 1.
The voltage is applied from the input terminal I 1 and the inverting input terminal I 2 , which are connected to the gate of T11 and the gate of the second MESFET 12, respectively. The complementary output of the differential pair 1 is the first MES
It is output between the drain of the FET 11 and the drain of the second MESFET 12.
【００１９】２はエンハンスメント形ＭＥＳＦＥＴから
なる第４のＭＥＳＦＥＴ１６と第５のＭＥＳＦＥＴ１７
とからなり、差動対１の相補出力を入力されて電流増幅
する出力バッファ対であり、第４のＭＥＳＦＥＴ１６と
第５のＭＥＳＦＥＴ１７とはそれぞれソースフォロアと
して機能している。第４のＭＥＳＦＥＴ１６と第５のＭ
ＥＳＦＥＴ１７とのそれぞれのドレインは、電源の０Ｖ
に接続されている。そして、第４のＭＥＳＦＥＴ１６の
ソースは２個のショットキダイオード１５と、ゲートと
ソースとが短絡されたディプレッション形ＭＥＳＦＥＴ
からなる第６のＭＥＳＦＥＴ１８との直列回路を介し、
第５のＭＥＳＦＥＴ１７のソースは２個のショットキダ
イオード１５と、ゲートとソースとが短絡されたディプ
レッション形ＭＥＳＦＥＴからなる第７のＭＥＳＦＥＴ
１９との直列回路を介し、それぞれ、電源Ｖssに接続さ
れている。Reference numeral 2 is a fourth MESFET 16 and a fifth MESFET 17 which are enhancement type MESFETs.
And a complementary output of the differential pair 1 is inputted to amplify the current, and the fourth MESFET 16 and the fifth MESFET 17 function as source followers, respectively. Fourth MESFET 16 and fifth M
Each drain of ESFET17 is 0V of power source.
It is connected to the. The source of the fourth MESFET 16 is two Schottky diodes 15, and the depletion type MESFET in which the gate and the source are short-circuited.
Via a series circuit with a sixth MESFET 18 consisting of
The source of the fifth MESFET 17 is a seventh MESFET including two Schottky diodes 15 and a depletion type MESFET in which the gate and the source are short-circuited.
Each of them is connected to a power source V ss via a series circuit with 19.
【００２０】出力バッファ対２の相補出力は、第６のＭ
ＥＳＦＥＴ１８のドレインと第７のＭＥＳＦＥＴ１９の
ドレインとにそれぞれ接続された出力端子Ｏ1 と反転出
力端子Ｏ2 とから取り出される。そして、出力端子Ｏ1
と反転出力端子Ｏ2 とをもって、出力バッファ対２の相
補出力端子３が構成されている。４は出力バッファ対２
の相補出力の振幅を制限する出力制限手段であり、出力
端子Ｏ1 と反転出力端子Ｏ2 との間に接続される（請求
項１に対応）。そして、制限される出力振幅は出力制限
手段４を構成する素子の特性で決定される。The complementary output of the output buffer pair 2 is the sixth M
It is taken out from the output terminal O 1 and the inverting output terminal O 2 which are connected to the drain of the ESFET 18 and the drain of the seventh MESFET 19, respectively. Then, the output terminal O 1
And the inverting output terminal O 2 form a complementary output terminal 3 of the output buffer pair 2. 4 is output buffer pair 2
Is an output limiting means for limiting the amplitude of the complementary output, and is connected between the output terminal O 1 and the inverting output terminal O 2 (corresponding to claim 1). The limited output amplitude is determined by the characteristics of the elements forming the output limiting means 4.
【００２１】図１においては、出力制限手段４はショッ
トキダイオード５の逆並列回路とされている（請求項２
に対応）。この場合は、出力振幅はショットキダイオー
ド５の順方向電圧であるΔＶ（約０．６Ｖ）に制限され
るので、相補出力振幅は２×ΔＶで制限される。In FIG. 1, the output limiting means 4 is an anti-parallel circuit of the Schottky diode 5 (claim 2).
Corresponding to). In this case, the output amplitude is limited to ΔV (about 0.6 V) which is the forward voltage of the Schottky diode 5, so the complementary output amplitude is limited to 2 × ΔV.
【００２２】このように、出力制限手段４は、出力バッ
ファ対２の相補出力端子３相互間に接続されており、出
力バッファ対２の電流駆動能力は高いから、差動増幅回
路をスイッチングした時、出力制限手段４にも瞬時に十
分な電流が流れ、スイッチングスピードが低下すること
はない。As described above, the output limiting means 4 is connected between the complementary output terminals 3 of the output buffer pair 2, and the current driving capability of the output buffer pair 2 is high. Therefore, when the differential amplifier circuit is switched. As a result, a sufficient current instantly flows through the output limiting means 4, and the switching speed does not decrease.
【００２３】なお、本実施例ではＭＥＳＦＥＴを使用し
て説明したが、ＭＥＳＦＥＴに限ることなくＭＯＳＦＥ
Ｔ等通常のＦＥＴにおいても同様の効果を発揮すること
は云うまでもない。このことは以下の実施例においても
同様である。In the present embodiment, the MESFET is used for description, but it is not limited to the MESFET.
It goes without saying that the same effect is exhibited in a normal FET such as T. This also applies to the following examples.
【００２４】第２実施例（請求項３に対応） 図２参照 図２は本発明の第２実施例に係る差動増幅回路の回路図
である。第２実施例は第１実施例に比し、出力制限手段
４が複数個のショットキダイオード５を直列接続した組
を逆並列接続してなることのみが異なる。 Second Embodiment (corresponding to claim 3) See FIG. 2. FIG. 2 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention. The second embodiment differs from the first embodiment only in that the output limiting means 4 is formed by connecting a plurality of Schottky diodes 5 connected in series in antiparallel.
【００２５】ショットキダイオード５を複数個直列接続
することにより、相補出力振幅は２×ｎ×ΔＶとするこ
とができ（但し、ｎは直列接続した個数）、出力振幅を
直列接続した個数分大きくすることができる。By connecting a plurality of Schottky diodes 5 in series, the complementary output amplitude can be 2 × n × ΔV (where n is the number of series connections), and the output amplitude is increased by the number of series connections. be able to.
【００２６】第３実施例（請求項４に対応） 図３参照 図３は本発明の第３実施例に係る差動増幅回路の回路図
である。第３実施例は第１実施例に比し、出力制限手段
４がショットキダイオード５とゲートとソースとを短絡
されたディプレッション形ＭＥＳＦＥＴからなるＦＥＴ
６との直列接続した組を逆並列接続してあることのみが
異なる。 Third Embodiment (corresponding to claim 4) See FIG. 3. FIG. 3 is a circuit diagram of a differential amplifier circuit according to a third embodiment of the present invention. Compared to the first embodiment, the third embodiment is a FET in which the output limiting means 4 is a depletion type MESFET in which the Schottky diode 5 and the gate and source are short-circuited.
The only difference is that a series-connected set of 6 and 6 is connected in anti-parallel.
【００２７】制限される相補出力振幅は、第２実施例の
ように離散した値でなく、ＦＥＴ６のパラメータ（ゲー
ト幅、しきい値等）を変えることにより、２×ΔＶより
大きい値とすることができる。The complementary output amplitude to be limited is not a discrete value as in the second embodiment, but a value larger than 2 × ΔV by changing the parameters (gate width, threshold value, etc.) of the FET 6. You can
【００２８】第４実施例（請求項５に対応） 図４参照 図４は本発明の第４実施例に係る差動増幅回路の回路図
である。第３実施例がＦＥＴ６を使用しているのに代え
て、第４実施例は抵抗７を使用していることのみが異な
る。 Fourth Embodiment (corresponding to claim 5) See FIG. 4. FIG. 4 is a circuit diagram of a differential amplifier circuit according to a fourth embodiment of the present invention. Instead of using the FET 6 in the third embodiment, the fourth embodiment differs only in using the resistor 7.
【００２９】制限される相補出力振幅は、ショットキダ
イオード５の順方向電圧と抵抗７の電圧降下との和にな
るので、抵抗７の値を変えることにより、２×ΔＶより
大きい値とすることができる。Since the complementary output amplitude to be limited is the sum of the forward voltage of the Schottky diode 5 and the voltage drop of the resistor 7, the value of the resistor 7 can be changed to a value larger than 2 × ΔV. it can.
【００３０】第５実施例（請求項６に対応） 上記の差動増幅回路を使用して、同一基板上に構成した
差動形分周器を構成することによって、高周波の分周を
容易に実施することができる。 Fifth Embodiment (corresponding to claim 6) By using the above-mentioned differential amplifier circuit to construct a differential frequency divider formed on the same substrate, high-frequency division can be easily performed. It can be carried out.
【００３１】[0031]
【発明の効果】以上説明したとおり、本発明に係る差動
増幅回路においては、差動対の相補出力を出力バッファ
対により電流増幅したあとの相補出力端子を構成する出
力端子と反転出力端子との間に出力制限手段を配設する
ことゝされているので、出力バッファ対の電流出力は出
力制限手段を駆動する能力が十分高いからスイッチング
スピードが低下することはなく、電圧増幅利得が大きく
出力の波形歪みの小さい差動増幅回路とすることができ
る。As described above, in the differential amplifier circuit according to the present invention, an output terminal and an inverting output terminal which form a complementary output terminal after the complementary outputs of the differential pair are current-amplified by the output buffer pair. Since the output limiting means is arranged between the two, the current output of the output buffer pair has a sufficiently high ability to drive the output limiting means, so the switching speed does not decrease and the voltage amplification gain is large. It is possible to obtain a differential amplifier circuit with small waveform distortion.
【図１】本発明の第１実施例に係る差動増幅回路の回路
図である。FIG. 1 is a circuit diagram of a differential amplifier circuit according to a first embodiment of the present invention.
【図２】本発明の第２実施例に係る差動増幅回路の回路
図である。FIG. 2 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention.
【図３】本発明の第３実施例に係る差動増幅回路の回路
図である。FIG. 3 is a circuit diagram of a differential amplifier circuit according to a third embodiment of the present invention.
【図４】本発明の第４実施例に係る差動増幅回路の回路
図である。FIG. 4 is a circuit diagram of a differential amplifier circuit according to a fourth embodiment of the present invention.
【図５】従来技術に係る差動増幅回路の回路図である。FIG. 5 is a circuit diagram of a differential amplifier circuit according to a conventional technique.
【図６】従来技術に係る差動増幅回路の出力特性図であ
る。FIG. 6 is an output characteristic diagram of a differential amplifier circuit according to a conventional technique.
【図７】従来技術に係る差動増幅回路の他の回路図であ
る。FIG. 7 is another circuit diagram of a conventional differential amplifier circuit.
１ 差動対 ２ 出力バッファ対 ３ 出力バッファ対の相補出力端子 ４ 出力制限手段 ５ ショットキダイオード ６ ＦＥＴ ７ 抵抗 ８ 差動対の相補出力端子 １１ 第１のＭＥＳＦＥＴ １２ 第２のＭＥＳＦＥＴ １３ 第３のＭＥＳＦＥＴ １４ 電流制御手段 １５ ショットキダイオード １６ 第４のＭＥＳＦＥＴ １７ 第５のＭＥＳＦＥＴ １８ 第６のＭＥＳＦＥＴ １９ 第７のＭＥＳＦＥＴ Ｒ1 ・Ｒ2 負荷抵抗1 differential pair 2 output buffer pair 3 complementary output terminal of output buffer pair 4 output limiting means 5 Schottky diode 6 FET 7 resistor 8 complementary output terminal of differential pair 11 first MESFET 12 second MESFET 13 third MESFET 14 Current Control Means 15 Schottky Diode 16 Fourth MESFET 17 Fifth MESFET 18 Sixth MESFET 19 Seventh MESFET R 1 · R 2 Load Resistance
Claims (1)
し、該トランジスタ（１１、１２）のそれぞれのソース
は相互に接続され、接続点が電流制御手段（１４）を介
して電流を供給され、前記トランジスタ（１１、１２）
のそれぞれのゲートに相補信号が入力され、前記トラン
ジスタ（１１、１２）のそれぞれのドレインより相補出
力を出力する差動対（１）と、 該差動対（１）の該相補出力が入力され、該差動対
（１）の相補出力のそれぞれを電流増幅する出力バッフ
ァ対（２）と、 該出力バッファ対（２）の相補出力端子（３）を構成す
る出力端子（Ｏ1 ）と反転出力端子（Ｏ2 ）との相互間
に接続され、前記出力バッファ対（２）の相補出力振幅
を制限する出力制限手段（４）とを有することを特徴と
する差動増幅回路。1. Two transistors (11, 12) are provided, the sources of each of which are connected to each other and the connection point supplies current through the current control means (14). And the transistors (11, 12)
A complementary signal is input to each gate of the differential pair (1), a complementary pair output from the drains of the transistors (11, 12), and the complementary output of the differential pair (1) are input. , An output buffer pair (2) for amplifying each complementary output of the differential pair (1) with current, and an inversion with an output terminal (O 1 ) forming a complementary output terminal (3) of the output buffer pair (2) A differential amplifier circuit comprising: output limiting means (4) which is connected between the output terminal (O 2 ) and limits the complementary output amplitude of the output buffer pair (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30271793A JP3565884B2 (en) | 1993-12-02 | 1993-12-02 | Differential amplifier circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30271793A JP3565884B2 (en) | 1993-12-02 | 1993-12-02 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162246A true JPH07162246A (en) | 1995-06-23 |
| JP3565884B2 JP3565884B2 (en) | 2004-09-15 |
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ID=17912330
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| JP (1) | JP3565884B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154954B1 (en) | 2000-07-18 | 2006-12-26 | Honda Giken Kogyo Kabushiki Kaisha | Communication system |
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-
1993
- 1993-12-02 JP JP30271793A patent/JP3565884B2/en not_active Expired - Fee Related
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