JPH07161851A - Semiconductor nonvolatile memory and its manufacture - Google Patents

Semiconductor nonvolatile memory and its manufacture

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JPH07161851A
JPH07161851A JP31077393A JP31077393A JPH07161851A JP H07161851 A JPH07161851 A JP H07161851A JP 31077393 A JP31077393 A JP 31077393A JP 31077393 A JP31077393 A JP 31077393A JP H07161851 A JPH07161851 A JP H07161851A
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JP
Japan
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nonvolatile memory
insulating film
polysilicon layer
semiconductor nonvolatile
memory device
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Application number
JP31077393A
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Japanese (ja)
Inventor
Michitaka Kubota
通孝 窪田
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PURPOSE: To provide a semiconductor nonvolatile memory, which can be manufactured in high integration in terms of the existing processing technology and at low cost, and its manufacturing method.
CONSTITUTION: MONOS is used as a memory element. A first layer gate is thinned down by the resist ashing method. After an ONO film is formed, a transistor is made by a sidewall at a second layer which is a second polysilicon layer 4; then, the ONO film is formed to form a transistor between sidewalls in a third layer which is a third polysilicon layer 5. This enables the integration of a semiconductor nonvolatile memory to be improved.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュEEPROMなどの半導体不揮発性記憶装置およびその製造方法に関するものである。 The present invention relates to electrically erasable nonvolatile memory, for example, to a semiconductor nonvolatile memory device and a manufacturing method thereof, such as a flash EEPROM.

【0002】 [0002]

【従来の技術】不揮発性メモリは電源を切っても情報が保存されるため使いやすく、市場を拡大しつつある。 BACKGROUND OF THE INVENTION non-volatile memory is easy to use because the information is preserved even when the power is turned off, is expanding the market. このような不揮発性メモリセルの配置には、大きく分けてNOR型とNAND型がある。 The arrangement of such a nonvolatile memory cell, there is a NOR type and a NAND type roughly.

【0003】図6は、NOR型不揮発性メモリセルの構成例を示す図である。 [0003] Figure 6 is a diagram showing a configuration example of a NOR type nonvolatile memory cell. 図6において、BL 1 ,BL 2はビット線、WL 1 ,WL 2はワード線、MT In FIG. 6, BL 1, BL 2 are bit lines, WL 1, WL 2 is a word line, MT 11 ,M 11, M
12 ,MT 21 ,MT 22はメモリセルトランジスタをそれぞれ示している。 T 12, MT 21, MT 22 shows a memory cell transistor. 図6に示すように、隣合う2つのトランジスタMT 11およびMT 12 、MT 21およびMT 22で、 As shown in FIG. 6, the two transistors MT 11 and MT 12, MT 21 and MT 22 adjacent,
ビットコンタクトCNT BLを1個共有する。 The bit contacts CNT BL to one share. すなわち、 That is,
1トランジスタ(1ビット)当りのビットコンタクトC Bit contact C per transistor (1 bit)
NT BLを0.5個必要とする。 The NT BL and 0.5 pieces necessary.

【0004】このような構成のNOR型不揮発性メモリは、他のトランジスタを介さずに直接アクセスできることから高速動作に適しているが、1ビット当りのコンタクトが0.5個必要なため集積度を上げるのが難しい。 [0004] NOR-type nonvolatile memory having such a configuration is suitable for high speed operation since direct access without going through the other transistor, the contact per bit increase 0.5 or integration because it requires it is difficult.

【0005】これに対して、NAND型不揮発性メモリは、図7に示すように、ビットコンタクトCNT BLと接地との間に複数のメモリセルトランジスタMT 1 〜MT [0005] In contrast, NAND-type nonvolatile memory, as shown in FIG. 7, a plurality of memory cell transistors MT 1 to MT between the ground and the bit contact CNT BL
8が直列に接続されている。 8 are connected in series. 実際は、メモリセルトランジスタとビットコンタクトCNT BLおよびグランド間に選択トランジスタが挿入されるが、ビットコンタクトC In fact, although the select transistor is inserted between the memory cell transistors and a bit contact CNT BL and the ground, bit contact C
NT BLは隣接する直列メモリセルトランジスタ群とも共有する。 NT BL is shared with serial memory cell transistor group adjacent. したがって、8ビット直列セルの場合、計(8 Thus, for 8-bit series cells, a total of (8
+2)×2=20トランジスタに1個で済む。 +2) requires a single on × 2 = 20 transistors.

【0006】このような構成のNAND型不揮発性メモリは、直列に接続されたメモリセルに対し、コンタクトは1個で済むので高集積化には適しているものの、アクセスしたいトランジスタに直列に他のトランジスタが接続されていることから、高速動作が必要な用途には使用できない。 [0006] NAND type nonvolatile memory having such a configuration, the memory cells connected in series, the contacts but is suitable for high integration because requires only one access to the transistor in series with the other wants since the transistors are connected, it can not be used for high-speed operation is required applications.

【0007】そこで、高速性はそれほど要求しないが大容量が必要な場合、たとえばハードディスクの置き換えや固定テープにはNAND型不揮発性メモリが有望とされている。 [0007] Therefore, when high-speed performance that is required but large capacity does not so request, for example, the replacement and fixing tape of the hard disk is a NAND-type non-volatile memory have been promising. この種の用途に用いられる場合は、価格が低いことが一般に広く用いられるために極めて重要である。 When used for this type of application is critical to the price is low is used generally widely. NAND型不揮発性メモリは、単価面積当りのビット数がNOR型不揮発性メモリより大きいので、コスト的に有利であり、その意味でもこの種の用途に向いている。 NAND type nonvolatile memory, since the number of bits per unit price area is larger than the NOR-type nonvolatile memory, a cost effective, is suitable for this type of application in this sense.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、通常のNAND構造のままでさらに集積度を向上させるには、 [SUMMARY OF THE INVENTION However, in order to improve the further integration remains normal NAND structure,
微細化を進める必要があるが、それは現行の加工技術を用いるだけでは限度がある。 It is necessary to advance the miniaturization, but it is only used the current processing technology is limited. また、そのための新しい微細加工技術を開発するために、時間的・技術的・コスト的に困難を伴う。 Further, in order to develop new microfabrication techniques therefor, with time, technical and cost difficult.

【0009】本発明は、かかる事情に鑑みてなされたものであり、その目的は、現行の加工技術の範囲内で、高集積化を図れ、ひいては低価格化を図れる半導体不揮発性記憶装置およびその製造方法を提供することにある。 [0009] The present invention has been made in view of such circumstances, and its object is within the current processing technology, highly integrated Hakare a semiconductor nonvolatile memory device and the attained and hence lower cost It is to provide a manufacturing method.

【0010】 [0010]

【課題を解決するための手段】上記目的を達成するため、本発明のゲート絶縁膜に電荷を蓄積する半導体不揮発性記憶装置は、所定間隔をおいて形成された少なくとも2つの第1の記憶素子と、第1の記憶素子のゲート部の少なくとも一側面側に層間膜を介して形成されたサイドウォールをゲートとする第2の記憶素子と、所定間隔をおいた2つの第2の記憶素子間に形成された第3の記憶素子とを有する。 Means for Solving the Problems] To achieve the above object, at least two of the first storage element semiconductor nonvolatile memory device for storing charge on the gate insulating film, which is formed at a predetermined interval of the present invention If, between the second memory element and two second memory element at a predetermined interval to the first sidewall formed via an interlayer film on at least one side surface of the gate portion of the memory element and the gate and a third memory element formed on.

【0011】また、本発明の半導体不揮発性記憶装置は、上記ゲート絶縁膜および素子間を分離するための層間膜のうち少なくとも一方が、少なくとも窒化絶縁膜を含む絶縁膜から構成されている。 [0011] The semiconductor nonvolatile memory device of the present invention, at least one of the interlayer film for isolation between the gate insulating film and the element, and an insulating film containing at least the nitride insulating film.

【0012】また、本発明の半導体不揮発性記憶装置では、記憶素子がNAND型、あるいはコンタクトレス型のNOR型に配列される。 [0012] In the semiconductor nonvolatile memory device of the present invention, the storage element is a NAND type, or are arranged in a NOR-type contactless type.

【0013】また、本発明のゲート絶縁膜に電荷を蓄積する半導体不揮発性記憶装置の製造方法では、半導体基板上に絶縁膜を形成した後、絶縁膜上に第1ポリシリコンを堆積し、堆積させた第1ポリシリコン層をレジストアッシングにより加工して所定間隔をおいた少なくと2 [0013] In the manufacturing method of semiconductor nonvolatile memory device for storing charge on the gate insulating film of the present invention, after forming an insulating film on a semiconductor substrate, depositing a first polysilicon on the insulating film, is deposited the first polysilicon layer is processed by a resist ashing the less spaced a predetermined distance 2
つの第1の記憶素子を形成し、基板および第1の記憶素子表面に絶縁膜を形成した後、第1の記憶素子の少なくとも一側に第2ポリシリコン層を形成し、少なくとも第2ポリシリコン層の表面に絶縁膜を形成した後、少なくとも所定間隔をおいた2つの第2ポリシリコン層間に第3ポリシリコン層を形成する。 One first forming a storage element, after forming an insulating film on the substrate and the first memory element surface, on at least one side of the first memory element to form a second polysilicon layer, at least a second polysilicon after forming an insulating film on the surface of the layer, forming a third polysilicon layer into two second polysilicon layers spaced at least a predetermined distance.

【0014】また、本発明の半導体不揮発性記憶装置の製造方法では、第3ポリシリコン層を基板、並びに第1 [0014] In the manufacturing method of semiconductor nonvolatile memory device of the present invention, the substrate of the third polysilicon layer and the first,
および第2のポリシリコン層上に形成し、第3ポリシリコン層形成後にできた溝に、マスク材を自己整合的に埋め込み、これをマスクとして第3ポリシリコン層を加工する。 And a second formed on the polysilicon layer, the grooves could be after the third polysilicon layer form, burying a mask material in a self-aligned manner, processing the third polysilicon layer as a mask.

【0015】 [0015]

【作用】本発明の半導体不揮発性記憶装置によれば、現行の加工技術の範囲内で、半導体不揮発性記憶装置の集積度が4倍に向上する。 According to the semiconductor nonvolatile memory device of the present invention, within the scope of the current processing technology, integration of the semiconductor nonvolatile memory device can be improved four times.

【0016】また、本発明の製造方法によれば、まず、 Further, according to the manufacturing method of the present invention, firstly,
半導体基板上に絶縁膜が形成された後、絶縁膜上に第1 After the insulating film is formed on a semiconductor substrate, first on the insulating film 1
ポリシリコンが堆積される。 Polysilicon is deposited. 堆積された第1ポリシリコン層は、レジストアッシング法を用いてその幅が加工される。 The first polysilicon layer is deposited, its width is processed using the resist ashing method. これにより、所定間隔をおいた少なくと2つの第1の記憶素子が形成される。 Thus, less spaced a predetermined distance when two of the first storage element is formed. 次に、基板および第1の記憶素子表面に絶縁膜が形成された後、第1の記憶素子の少なくとも一側に第2ポリシリコン層が形成され、第2 Next, after the insulating film is formed on the substrate and the first memory element surface, the second polysilicon layer is formed on at least one side of the first storage element, the second
の記憶素子が構成される。 Memory element is formed. 次いで、少なくとも第2ポリシリコン層の表面に絶縁膜が形成された後、少なくとも所定間隔をおいた2つの第2ポリシリコン層間に第3ポリシリコン層が形成され、第3の記憶素子が構成される。 Next, after the insulating film is formed on the surface of at least a second polysilicon layer, the third polysilicon layer is formed on the two second polysilicon layers spaced at least a predetermined distance, the third memory element is configured that.

【0017】また、本発明によれば、第3ポリシリコン層が基板、並びに第1および第2のポリシリコン層上に形成される。 Further, according to the present invention, the third polysilicon layer is formed substrate, and the first and second polysilicon layer. このとき、第2ポリシリコン層間に形成される第3ポリシリコン層には溝ができる。 At this time, the third polysilicon layer formed on the second polysilicon layers may groove. この第3ポリシリコン層形成後にできた溝に、マスク材が自己整合的に埋め込まれ、これをマスクとして第3ポリシリコン層が2つの第2ポリシリコン層間に位置するように加工される。 A groove made after the third polysilicon layer form, the mask material is embedded in a self-aligned manner, the third polysilicon layer is processed so as to be located on two second polysilicon layers as a mask.

【0018】 [0018]

【実施例】図1は、本発明に係るNAND型半導体不揮発性記憶装置の一実施例を示す断面図である。 DETAILED DESCRIPTION FIG. 1 is a sectional view showing an embodiment of a NAND-type semiconductor nonvolatile memory device according to the present invention. 図1において、Tr1は第1のトランジスタ、Tr2は第2のトランジスタ、Tr3は第3のトランジスタ、1は半導体基板、 In Figure 1, the first transistor Tr1, the Tr2 second transistor, the third transistor Tr3, 1 denotes a semiconductor substrate,
2はゲート絶縁膜、3は第1ポリシリコン層、4は第2 2 denotes a gate insulating film, the first polysilicon layer 3, the 4 second
ポリシリコン層、5は第3ポリシリコン層、6,7は層間絶縁膜をそれぞれ示している。 Polysilicon layer, the third polysilicon layer 5, 6 and 7 show an interlayer insulating film, respectively.

【0019】第1のトランジスタTr1は、ゲートが第1 [0019] The first transistor Tr1, the gate is the first
ポリシリコン層3により構成された、いわゆるMONO Constituted by the polysilicon layer 3, the so-called MONO
S型トランジスタである。 It is an S-type transistor. すなわち、MOSトランジスタのゲート絶縁膜が、図2に示すように、SiO 2 /S That is, the gate insulating film of the MOS transistor, as shown in FIG. 2, SiO 2 / S
iN/SiO 2の3層からなるONO絶縁膜により構成されたメモリトランジスタである。 a memory transistor constituted by ONO insulating film composed of three layers of iN / SiO 2.

【0020】第2のトランジスタTr2は、ゲートが第2 [0020] The second transistor Tr2, the gate is the second
ポリシリコン層4により構成されたMONOS型トランジスタである。 A MONOS type transistor formed by the polysilicon layer 4. ゲートを構成する第2ポリシリコン層4 The second polysilicon layer 4 constituting the gate
は、第1ポリシリコン層3の両側に層間絶縁膜6を介し、いわゆるサイドウォールとして形成されている。 Is an interlayer insulating film 6 on both sides of the first polysilicon layer 3 is formed as a so-called side walls.

【0021】第2のトランジスタTr3は、ゲートが第3 [0021] The second of the transistor Tr3, the gate is the third
ポリシリコン層5により構成されたMONOS型トランジスタである。 A MONOS type transistor formed by the polysilicon layer 5. 第3ポリシリコン層5は、隣接する第2 The third polysilicon layer 5, adjacent second
のトランジスタTr2間のゲート絶縁膜2上、並びに第1 On the gate insulating film 2 between the transistor Tr2, and the first
ポリシリコン層3および第2ポリシリコン4上に形成された層間絶縁膜7上に形成されている。 It is formed on the interlayer insulating film 7 formed on the polysilicon layer 3 and the second polysilicon 4.

【0022】このように、本実施例においては、図2に示すような構造を有するONO膜が、第1〜第3のトランジスタTr1,Tr2,Tr3のゲート絶縁膜として用いられ、メモリ機能を保持するのに利用されると共に、各トランジスタ間の層間絶縁膜としての機能も持つ。 [0022] Thus, in the present embodiment, ONO film having a structure as shown in FIG. 2 is used as the first to third transistors Tr1, Tr2, Tr3 gate insulating film, hold the memory function together they are used to have a function as an interlayer insulating film between the transistors. この場合、ONOの最下層の酸化膜(Bottom Oxとも呼ぶ)はポリシリコンを酸化することにより得られるが、ポリシリコン上の酸化膜は単結晶シリコンからなる基板1上より厚くなる性質があるので、層間絶縁の目的に好適である。 In this case, since the lowest layer of the oxide film of ONO (also referred to as Bottom Ox) is obtained by oxidizing the polysilicon, oxide film on the polysilicon has a property that is thicker than the upper substrate 1 made of single crystal silicon is suitable for the purposes of the interlayer insulation.

【0023】次に、図3を参照しながら、図1の半導体不揮発性記憶装置の製造方法について説明する。 Next, with reference to FIG. 3, a method for manufacturing the semiconductor nonvolatile memory device of FIG. なお、 It should be noted that,
形状に直接関係のないイオン注入等の工程の説明は省略している。 Description of processes such as ion implantation not directly related to the shape are omitted.

【0024】まず、図3(a)に示すように、基板1上にゲート絶縁膜2となるONO膜を形成した後、CVD [0024] First, as shown in FIG. 3 (a), after forming an ONO film as a gate insulating film 2 on the substrate 1, CVD
法によりポリシリコンPolyを250nm程度の膜厚で堆積した後、燐をドーピングする。 After deposition of polysilicon Poly at a film thickness of about 250nm by law, it is doped with phosphorus. なお、ゲート絶縁膜2の膜厚は、たとえば、ONO膜の最下層のSiO 2 Note that the gate insulating film 2 having a thickness of, for example, the bottom layer of the ONO film SiO 2
の膜厚は2nm、中間のSiNの膜厚は4nm、最上層のSiO 2の膜厚は3nmに設定する。 The film thickness 2 nm, the film thickness of the intermediate SiN is 4 nm, SiO 2 film thickness of the top layer is set to 3 nm.

【0025】次に、図3(b)に示すように、リソグラフィーの手法により最小のデザインルールのライン/スペース(L/S)をレジストPRでパターニングする。 Next, as shown in FIG. 3 (b), patterning line / space of the minimum design rule (L / S) with a resist PR by lithography technique.
パターン間隔は、たとえば0.4μm程度に設定する。 Pattern interval is set to, for example, approximately 0.4 .mu.m.

【0026】次に、図3(c)に示すように、レジストアッシング法を用い、酸素プラズマ中でレジストPRを等方的にエッチングし、レジスト線幅を0.2μm程度に細らせる。 Next, as shown in FIG. 3 (c), using the resist ashing, the resist PR is isotropically etched in an oxygen plasma, thinning of the resist line width of about 0.2 [mu] m. この際、細らせる量は第1〜第3のトランジスタTr1,Tr2,Tr3のゲート長が最終的に同じになるように考慮して決定する。 At this time, the amount of thinning is determined by taking into consideration so that the gate length of the first to third transistors Tr1, Tr2, Tr3 is ultimately the same. これにより、隣接するレジストパターン間の距離は、0.6μm程度となる。 Thus, the distance between adjacent resist patterns becomes about 0.6 .mu.m. レジストアッシング法の具体的な条件としては、パワー10 Specific conditions for the resist ashing method, power 10
0W、圧力200mTorr、酸素ガス20SCCMに設定する。 0 W, the pressure 200 mTorr, set the oxygen gas 20 SCCM.

【0027】次いで、図3(d)に示すように、RIE [0027] Then, as shown in FIG. 3 (d), RIE
によりポリシリコンおよびONO膜を除去した後、レジストを剥離する。 After removal of the polysilicon and ONO film by, the resist is removed. 次に、図3(e)に示すように、基板1およびパターン上にONO膜を形成する。 Next, as shown in FIG. 3 (e), an ONO film is formed on the substrate 1 and pattern. このとき、 At this time,
基板1上のONO膜は第1のトランジスタTr1のONO ONO film on the substrate 1 is ONO of the first transistor Tr1
膜と同じ膜厚になるように形成するが、前述したように、第1のトランジスタTr1の側面と上面のONO膜は基板1上より厚くなる。 Although formed to have the same thickness as the film, as described above, ONO film side and the upper surface of the first transistor Tr1 is thicker than the upper substrate 1. これは、上述したように、ボトム(Bottom)Oxがポリシリコン上で厚くなるためである。 This is because, as described above, because the bottom (Bottom) Ox becomes thick on the polysilicon.

【0028】次に、図4(f)に示すように、CVD法により第2ポリシリコン層4を形成し、燐をドーピングした後、RIEでエッチバックし第2ポリシリコン層4 Next, FIG. 4 (f), the second polysilicon layer 4 is formed by CVD, after doping with phosphorus, the second polysilicon layer 4 is etched back by RIE
のサイドウォールを形成する。 To form a side wall. この場合、第1ポリシリコン層3および第2ポリシリコン層4が形成されていない領域で、後で第3のトランジスタTr3が形成される基板1上の領域のONO膜を除去する。 In this case, in the region where the first polysilicon layer 3 and the second polysilicon layer 4 is not formed, removing the ONO film in a region on the substrate 1, the third transistor Tr3 is later formed. そのため、第1のトランジスタTr1の上面のONO膜もほとんど除去される。 Therefore, ONO film on the upper surface of the first transistor Tr1 is also almost eliminated.

【0029】次に、図4(g)に示すように、基板1、 Next, as shown in FIG. 4 (g), the substrate 1,
第1ポリシリコン層3および第2ポリシリコン層4上にONO膜を形成する。 On the first polysilicon layer 3 and the second polysilicon layer 4 to form an ONO film. このとき、基板1上のONO膜は、第1のトランジスタTr1および第2のトランジスタTr2のONO膜と同じ膜厚となるように形成するが、上述したように、第1のトランジスタTr1の上面と第2のトランジスタTr2の上面のONO膜は、基板1上より厚くなる。 At this time, the ONO film on the substrate 1 is formed to have the same thickness as the ONO film of the first transistor Tr1 and the second transistor Tr2, as described above, the upper surface of the first transistor Tr1 ONO film on the upper surface of the second transistor Tr2 is thicker than the upper substrate 1.

【0030】次に、図4(h)に示すように、全体のO Next, as shown in FIG. 4 (h), the overall O
NO膜上にCVD法により第3ポリシリコン層3Pol Third polysilicon layer 3Pol by CVD on NO film
y(5)を形成した後、燐をドーピングする。 After the formation of the y (5), it is doped with phosphorus. 次に、図4(i)に示すように、リソグラフィーによりパターニングする。 Next, as shown in FIG. 4 (i), it is patterned by lithography. このときのスペースはデザインルールの最小間隔で良く、合わせずれマージンを取らなくてよい。 Space at this time may be a minimum interval of design rules, it may not take the misalignment margin. 合わせずれマージンはサイドウォールで代用できるからである。 Misalignment margin is because can be substituted in the side wall. そして、図4(j)に示すように、RIEで第1 Then, as shown in FIG. 4 (j), the first by RIE
のトランジスタTr1および第1のトランジスタTr1近傍領域に位置する第2にトランジスタTr2上のポリシリコン層を除去し、レジスト膜を剥離する。 Secondly to remove the polysilicon layer on the transistor Tr2 located transistor Tr1 and the first transistor Tr1 region near, the resist film is stripped. 以下、層間絶縁膜の形成等の工程に進む。 Hereinafter, the process proceeds to steps forming an interlayer insulating film.

【0031】また、上述した図4(i)および(j)の工程の代わりに、たとえば図4(h)で第3ポリシリコン層5を形成したときにできた溝に、マスク材、たとえばSiO 2 、SOGあるいはレジストを自己整合的に埋め込み、それをマスクとして第3ポリシリコン層5を加工するようにしてもよい。 Further, instead of the step of FIG. 4 described above (i) and (j), in a groove made at the time of forming the third polysilicon layer 5, for example, FIG. 4 (h), the mask material, for example SiO 2, embedded SOG or resist in a self-alignment manner, it may be processed a third polysilicon layer 5 as a mask.

【0032】次に、図5を用いて結果的に1単位のライン/スペースの中に幾つのメモリトランジスタを形成可能であるかを考察する。 Next, consider whether it is possible to form a number of memory transistors in the result to 1 unit of line / space with reference to FIG. なお、図4において、Lは最小デザインルールを示しており、簡単のためライン/スペースを4L/4Lの長さとしている。 Incidentally, in FIG. 4, L is shows the minimum design rule, the line / space for simplicity as a length of 4L / 4L. また、ONOの膜厚は無視している。 In addition, it is ignoring the thickness of the ONO.

【0033】図5(a)に示すように、通常の第1ポリシリコンの場合は、ライン/スペース1単位でメモリトランジスタは1個だけである。 As shown in FIG. 5 (a), in the case of normal first polysilicon memory transistors in the line / space one unit it is only one. これに対して、本実施例では、図5(b)に示すように、4L+4L=8Lの中に、ゲート長2Lのトランジスタが4つ形成される。 In contrast, in the present embodiment, as shown in FIG. 5 (b), in a 4L + 4L = 8L, transistor gate length 2L is four formed. 具体的には、第1のトランジスタTr1が1個、第2トランジスタTr2ガ2個、第3のトランジスタTr3が1個の計4個となる。 Specifically, the first transistor Tr1 is 1, 2 second transistor Tr2 gas, the third transistor Tr3 is one total of four. その結果、本実施例によれば、集積度を通常の4倍にすることができる。 As a result, according to this embodiment, it is possible to make integration into normal four times.

【0034】以上説明したように、本実施例によれば、 [0034] As described above, according to this embodiment,
素子としてはMONOSを使用し、1層目のゲートをレジストアッシング法で細らせ、ONO膜を形成した後、 The device uses the MONOS, was thinned gate of the first layer with a resist ashing method, after forming the ONO film,
2層目の第2ポリシリコン4でサイドウォールによるトランジスタを作製し、さらにONO膜を形成し、3層目の第3ポリシリコン層5でサイドウォール間にトランジスタを形成したので、現行の加工技術の範囲内で、不揮発性メモリの集積度を向上することができる。 To produce a transistor according sidewall in the second polysilicon 4 in the second layer, further forming an ONO film, since a transistor is formed between the side walls in the third polysilicon layer 5 of the third layer, the current processing technology within the range, it is possible to improve the degree of integration of nonvolatile memory. その結果、ビット当りのコストを低減することができることから、製品の価格を下げられる等の利点がある。 As a result, since it is possible to reduce the cost per bit, there are advantages such that lowered the cost of products. また、サイドウォールにより合わせずれマージンを吸収し、最小加工寸法を用いてメモリセルを形成することができる。 Further, to absorb the misalignment margin by the side walls, it is possible to form a memory cell using the minimum feature size.

【0035】なお、本実施例では、NAND型半導体不揮発性記憶装置を例に説明したが、これに限定されるものではなく、たとえばコンタクトレス型のNOR半導体不揮発性記憶装置にも本発明が適用できることはいうまでもない。 [0035] In the present embodiment describes the NAND type semiconductor nonvolatile memory device as an example, but the invention is not limited thereto, for example, be applied by the present invention the contact-less NOR semiconductor nonvolatile memory device it goes without saying that you can.

【0036】 [0036]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
現行の加工技術の範囲内で、不揮発性メモリの集積度を向上することができる。 Within the scope of the current processing technology, it is possible to improve the degree of integration of nonvolatile memory. その結果、ビット当りのコストを低減することができることから、製品の価格を下げられる等の利点がある。 As a result, since it is possible to reduce the cost per bit, there are advantages such that lowered the cost of products.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るNAND型半導体不揮発性記憶装置の一実施例を示す断面図である。 Is a sectional view showing an embodiment of a NAND-type semiconductor nonvolatile memory device according to the present invention; FIG.

【図2】ONO構造の説明図である。 FIG. 2 is an explanatory diagram of the ONO structure.

【図3】図1の半導体不揮発性記憶装置の製造方法を説明するための図である。 3 is a diagram for explaining a manufacturing method of semiconductor nonvolatile memory device of FIG.

【図4】図1の半導体不揮発性記憶装置の製造方法を説明するための図である。 It is a diagram for explaining the manufacturing method of FIG. 4. A semiconductor nonvolatile memory device of FIG.

【図5】本発明品と従来品との集積度を比較、説明するための図である。 [5] compares the degree of integration of the present invention and the conventional diagrams for explaining.

【図6】NOR型メモリセルを説明するための図である。 6 is a diagram for explaining a NOR type memory cell.

【図7】NAND型メモリセルを説明するための図である。 7 is a diagram for explaining a NAND type memory cell.

【符号の説明】 DESCRIPTION OF SYMBOLS

Tr1…第1のトランジスタ Tr2…第2のトランジスタ Tr3…第3のトランジスタ 1…半導体基板 2…ゲート絶縁膜 3…第1ポリシリコン層 4…第2ポリシリコン層 5…第3ポリシリコン層 6,7…層間絶縁膜 Tr1 ... first transistor Tr2 ... second transistor Tr3 ... third transistor 1 ... semiconductor substrate 2 ... gate insulating film 3 ... first polysilicon layer 4: second polysilicon layer 5 ... third polysilicon layer 6, 7 ... interlayer insulating film

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ゲート絶縁膜に電荷を蓄積する半導体不揮発性記憶装置であって、 所定間隔をおいて形成された少なくとも2つの第1の記憶素子と、 第1の記憶素子のゲート部の少なくとも一側面側に層間膜を介して形成されたサイドウォールをゲートとする第2の記憶素子と、 所定間隔をおいた2つの第2の記憶素子間に形成された第3の記憶素子とを有する半導体不揮発性記憶装置。 1. A semiconductor nonvolatile memory device for storing charge on the gate insulating film, and at least two first memory elements are formed at predetermined intervals, at least the gate of the first memory element has a second memory element that the side wall formed via an interlayer film on one side and the gate, and a third storage element formed between the two second memory element at a predetermined distance The semiconductor nonvolatile memory device.
  2. 【請求項2】 上記ゲート絶縁膜および素子間を分離するための層間膜のうち少なくとも一方が、少なくとも窒化絶縁膜を含む絶縁膜から構成されている請求項1記載の半導体不揮発性記憶装置。 Wherein at least one of the interlayer film for isolation between the gate insulating film and the element, a semiconductor nonvolatile memory device according to claim 1, wherein and an insulating film containing at least the nitride insulating film.
  3. 【請求項3】 記憶素子がNAND型に配列されている請求項1または請求項2記載の半導体不揮発性記憶装置。 Wherein the memory element is a semiconductor nonvolatile memory device according to claim 1 or claim 2 wherein are arranged in a NAND type.
  4. 【請求項4】 記憶素子がコンタクトレス型のNOR型に配列されている請求項1または請求項2記載の半導体不揮発性記憶装置。 4. A memory element in the semiconductor nonvolatile memory device according to claim 1 or claim 2 wherein are arranged in a NOR-type contactless type.
  5. 【請求項5】 ゲート絶縁膜に電荷を蓄積する半導体不揮発性記憶装置の製造方法であって、 半導体基板上に絶縁膜を形成した後、 絶縁膜上に第1ポリシリコンを堆積し、 堆積させた第1ポリシリコン層をレジストアッシングにより加工して所定間隔をおいた少なくと2つの第1の記憶素子を形成し、 基板および第1の記憶素子表面に絶縁膜を形成した後、 第1の記憶素子の少なくとも一側に第2ポリシリコン層を形成し、 少なくとも第2ポリシリコン層の表面に絶縁膜を形成した後、 少なくとも所定間隔をおいた2つの第2ポリシリコン層間に第3ポリシリコン層を形成することを特徴とする半導体不揮発性記憶装置の製造方法。 5. A manufacturing method of a semiconductor nonvolatile memory device for storing charge on the gate insulating film, after forming an insulating film on a semiconductor substrate, depositing a first polysilicon on the insulating film, is deposited and the first polysilicon layer processed by using a resist ashing to form a least the two first storage element at a predetermined interval, after forming an insulating film on the substrate and the first memory element surface, the first the second polysilicon layer is formed on at least one side of the storage element, after forming an insulating film on the surface of at least a second polysilicon layer, the third polysilicon into two second polysilicon layers spaced at least a predetermined distance method for production of a semiconductor nonvolatile memory device characterized by forming a layer.
  6. 【請求項6】 第3ポリシリコン層を基板、並びに第1 6. substrate a third polysilicon layer and the first,
    および第2のポリシリコン層上に形成し、第3ポリシリコン層形成後にできた溝に、マスク材を自己整合的に埋め込み、これをマスクとして第3ポリシリコン層を加工する請求項5記載の半導体不揮発性記憶装置の製造方法。 And a second formed on the polysilicon layer, the grooves could be after the third polysilicon layer form, burying a mask material in a self-aligned manner, according to claim 5, wherein processing the third polysilicon layer as a mask the method of manufacturing a semiconductor nonvolatile memory device.
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