JPH07146338A - Input-output terminal cell for semiconductor integrated circuit and semiconductor integrated circuit device - Google Patents
Input-output terminal cell for semiconductor integrated circuit and semiconductor integrated circuit deviceInfo
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- JPH07146338A JPH07146338A JP5291747A JP29174793A JPH07146338A JP H07146338 A JPH07146338 A JP H07146338A JP 5291747 A JP5291747 A JP 5291747A JP 29174793 A JP29174793 A JP 29174793A JP H07146338 A JPH07146338 A JP H07146338A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に半導体集積回路の内部論理回路の故障検出率
の向上および可観測性の向上を図るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to improving the fault detection rate and observability of the internal logic circuit of the semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】半導体集積回路の回路規模が大きくなる
につれて半導体集積回路装置の内部論理回路の状態を観
測可能にすることが困難になる。これは微細化によって
指数関数的に回路規模を大きくすることは可能である
が、内部論理回路の状態を観測するために端子数を増加
させることは容易にはできない。回路規模の大きな半導
体集積回路にとっては論理回路の故障検出率の向上およ
び可観測性の向上が大きな問題になっている。2. Description of the Related Art As the circuit scale of a semiconductor integrated circuit increases, it becomes difficult to observe the state of the internal logic circuit of the semiconductor integrated circuit device. It is possible to increase the circuit scale exponentially by miniaturization, but it is not easy to increase the number of terminals to observe the state of the internal logic circuit. For a semiconductor integrated circuit having a large circuit scale, improvement of failure detection rate of logic circuits and improvement of observability are major problems.
【０００３】[0003]
【発明が解決しようとする課題】従って、本発明の目的
は、半導体集積回路の回路規模が大きくなっても内部論
理回路の状態の可観測性の向上と故障検出率の向上を若
干の端子数を増加だけで実現する半導体集積回路の入出
力端子セルを提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to improve the observability of the state of the internal logic circuit and the fault detection rate with a small number of terminals even if the circuit scale of the semiconductor integrated circuit increases. It is to provide an input / output terminal cell of a semiconductor integrated circuit that can be realized only by increasing
【０００４】また本発明の目的は、内部論理回路の状態
とは独立して内部状態を観測するあるいは内部論理回路
のノードにテストベクトルを与えるための状態設定がで
きる半導体集積回路装置を提供することにある。It is another object of the present invention to provide a semiconductor integrated circuit device capable of observing the internal state independently of the state of the internal logic circuit or setting a state for giving a test vector to a node of the internal logic circuit. It is in.
【０００５】[0005]
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明はｎ個のデータ端子と、クロック端
子と、前記ｎ個のデータ端子のデータを前記クロック端
子のクロックでデータを取り込むｎ個のフリップフロッ
プと、前記ｎ個のフリップフロップの出力端子と、前記
ｎ個のフリップフロップの出力をデコードするデコード
手段と、前記デコード手段の出力を制御信号として最大
２n個の信号から１個の信号を選択する選択手段と、前
記選択手段で選択された信号を外部に駆動する出力バッ
ファとを具備する半導体集積回路の出力端子セルであ
る。In order to achieve the above-mentioned object, the invention of claim 1 uses n data terminals, clock terminals, and data of the n data terminals by using the clock of the clock terminals. N flip-flops for taking in, output terminals of the n flip-flops, decoding means for decoding the outputs of the n flip-flops, and a maximum of 2 n signals using the output of the decoding means as a control signal. It is an output terminal cell of a semiconductor integrated circuit, which comprises a selection means for selecting one signal from the above and an output buffer for driving the signal selected by the selection means to the outside.
【０００６】請求項２の発明ではｎ個のデータ端子と、
クロック端子と、前記ｎ個のデータ端子のデータを前記
クロック端子のクロックでデータを取り込むｎ個のフリ
ップフロップと、前記ｎ個のフリップフロップの出力端
子と、前記ｎ個のフリップフロップの出力をデコードす
るデコード手段と、外部から供給される信号の入力バッ
ファと、前記デコード手段の出力を制御信号として前記
入力バッファ出力の転送先に最大２n個のノードから１
個のノードを選択する選択手段とを具備する半導体集積
回路の入力端子セルである。According to the second aspect of the invention, n data terminals and
A clock terminal, n flip-flops for fetching data from the n data terminals with the clock of the clock terminal, output terminals of the n flip-flops, and decoding of outputs of the n flip-flops Decoding means, an input buffer for a signal supplied from the outside, and the output of the decoding means as a control signal to the transfer destination of the input buffer output from a maximum of 2 n nodes to 1
It is an input terminal cell of a semiconductor integrated circuit having a selection means for selecting a number of nodes.
【０００７】請求項３の発明ではｎ個のデータ端子と、
クロック端子と、前記ｎ個のデータ端子のデータを前記
クロック端子のクロックでデータを取り込むｎ個のフリ
ップフロップと、前記ｎ個のフリップフロップの出力端
子と、前記ｎ個のフリップフロップの出力をエンコード
するエンコード手段と、外部から供給される信号の入力
バッファと、前記エンコード手段の出力を制御信号とし
て前記入力バッファ出力の転送先として最大２n個のノ
ードに転送するための接続手段とを具備する半導体集積
回路の入力端子セルである。According to the invention of claim 3, n data terminals are provided,
A clock terminal, n flip-flops for fetching the data of the n data terminals with the clock of the clock terminal, output terminals of the n flip-flops, and outputs of the n flip-flops are encoded. Encoding means, an input buffer for a signal supplied from the outside, and a connecting means for transferring the output of the encoding means as a control signal to a maximum of 2 n nodes as a transfer destination of the output of the input buffer. It is an input terminal cell of a semiconductor integrated circuit.
【０００８】請求項４の発明ではｎ個のデータ入力端子
と、１個のクロック入力端子と、請求項１、請求項２、
請求項３のｍ個の入出力端子セルを具備する半導体集積
回路装置において、前記ｍ個の入出力端子セルのクロッ
ク端子を前記クロック入力端子と共通接続して、前記ｎ
個のデータ入力端子を前記１個の入出力端子セルのｎ個
のデータ端子に接続して、前記入出力端子セルのｎ個の
フリップフロップの出力端子を次の前記入出力端子セル
のｎ個のデータ端子に接続して、以下残りの入出力端子
セルのｎ個のフリップフロップのデータ端子と出力端子
を直列接続したことを特徴とする半導体集積回路装置で
ある。According to the invention of claim 4, n data input terminals, one clock input terminal, claim 1, claim 2,
4. A semiconductor integrated circuit device having m input / output terminal cells according to claim 3, wherein clock terminals of the m input / output terminal cells are commonly connected to the clock input terminal,
Data input terminals are connected to n data terminals of the one input / output terminal cell, and output terminals of n flip-flops of the input / output terminal cell are next n input / output terminal cells. The data terminal and the output terminal of the n flip-flops of the remaining input / output terminal cells are connected in series to the semiconductor integrated circuit device.
【０００９】請求項５の発明ではｎ個のデータ入力端子
と、１個のクロック入力端子と、請求項１、請求項２、
請求項３のｋ＋ｍ個の入出力端子セルを具備する半導体
集積回路装置において、前記ｍ個の入出力端子セルのク
ロック端子を前記クロック入力端子の正転クロックと共
通接続して、前記ｎ個のデータ入力端子を前記１個の入
出力端子セルのｎ個のデータ端子に接続して、前記入出
力端子セルのｎ個のフリップフロップの出力端子を次の
前記入出力端子セルのｎ個のデータ端子に接続して、以
下残りの入出力端子セルのｎ個のフリップフロップのデ
ータ端子と出力端子を直列接続し、前記ｋ個の入出力端
子セルのクロック端子を前記クロック入力端子の反転ク
ロックと共通接続して、前記ｎ個のデータ入力端子を前
記１個の入出力端子セルのｎ個のデータ端子に接続し
て、前記入出力端子セルのｎ個のフリップフロップの出
力端子を次の前記入出力端子セルのｎ個のデータ端子に
接続して、以下残りの入出力端子セルのｎ個のフリップ
フロップのデータ端子と出力端子を直列接続したことを
特徴とする半導体集積回路装置である。According to the invention of claim 5, n data input terminals, one clock input terminal, claim 1, claim 2,
4. The semiconductor integrated circuit device having k + m input / output terminal cells according to claim 3, wherein the clock terminals of the m input / output terminal cells are commonly connected to the non-inverted clock of the clock input terminal, A data input terminal is connected to n data terminals of the one input / output terminal cell, and output terminals of n flip-flops of the input / output terminal cell are connected to n data of the next input / output terminal cell. The data terminals and output terminals of the n flip-flops of the remaining input / output terminal cells are connected in series, and the clock terminals of the k input / output terminal cells are connected to the inverted clock of the clock input terminal. In common connection, the n data input terminals are connected to the n data terminals of the one input / output terminal cell, and the output terminals of the n flip-flops of the input / output terminal cell are Fill in Connected to n data terminals of the power terminal cells, a semiconductor integrated circuit device, characterized in that the remaining data terminal and the output terminal of the n flip-flops of the input and output terminal cells are connected in series below.
【００１０】[0010]
【作用】上記の構成により、半導体集積回路の内部論理
回路の状態の観測性の向上と故障検出率の向上を若干の
端子数を増加だけで実現する。また、内部論理回路の状
態を観測するあるいは内部論理回路のノードにテストベ
クトルを与えるための状態設定が容易に実現できる。With the above structure, the observability of the state of the internal logic circuit of the semiconductor integrated circuit and the fault detection rate can be improved by only slightly increasing the number of terminals. Further, it is possible to easily realize the state setting for observing the state of the internal logic circuit or giving the test vector to the node of the internal logic circuit.
【００１１】[0011]
【実施例】図１は本発明の第１の実施例を示す入出力端
子セルのブロック図である。ｎ＝２の場合について説明
する。図１において、２、４はフリップフロップ、６は
デコーダ、８はセレクタ、１０は出力バッファ、１２は
入力バッファ、１４はパッドである。フリップフロップ
２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２のデータを
クロック端子ＣＫの立ち上がりでフリップフロップ２、
４が保持する。フリップフロップ２、４の記憶情報に基
づいてデコーダ６ではセレクタ８の選択すべきパスを指
定する。例えば、フリップフロップ２、４の２進値に応
じて”００”の場合はＯ０、”０１”の場合はＯ１、”
１０”の場合はＯ２、”１１”の場合はＯ３に設定する
ことができる。また、図１では特に記述していないがリ
セット状態ではフリップフロップ２、４が”００”の状
態になるようにしておいて、通常動作モードの信号をＯ
０に割り当てておき、リセット直後に、通常動作モード
に移行することが可能である。これによって半導体集積
回路の内部論理回路のノードＯ０、Ｏ１、Ｏ２、Ｏ３の
いづれか一つが選択されて、出力バッファ１０に入力さ
れて出力イネーブルＯＥによりパッド１４に出力され
る。このようにフリップフロップ２、４の状態を変更す
ることによって１個の出力端子を用いて半導体集積回路
の内部ノードを複数個観測することが可能になる。FIG. 1 is a block diagram of an input / output terminal cell showing a first embodiment of the present invention. The case of n = 2 will be described. In FIG. 1, 2 and 4 are flip-flops, 6 is a decoder, 8 is a selector, 10 is an output buffer, 12 is an input buffer, and 14 is a pad. The flip-flops 2 and 4 transfer the data of the data terminals Dn1 and Dn2, respectively, at the rising edge of the clock terminal CK.
4 holds. The decoder 6 specifies the path to be selected by the selector 8 based on the storage information of the flip-flops 2 and 4. For example, depending on the binary value of the flip-flops 2 and 4, it is O0 when it is "00", and O1 when it is "01".
In case of 10 ", it can be set to O2, and in case of" 11 ", it can be set to O3. Also, although not particularly described in Fig. 1, the flip-flops 2 and 4 are set to" 00 "in the reset state. Set the normal operation mode signal to O
It is possible to assign it to 0 and shift to the normal operation mode immediately after reset. As a result, any one of the nodes O0, O1, O2 and O3 of the internal logic circuit of the semiconductor integrated circuit is selected, input to the output buffer 10 and output to the pad 14 by the output enable OE. By changing the states of the flip-flops 2 and 4 in this manner, it becomes possible to observe a plurality of internal nodes of the semiconductor integrated circuit by using one output terminal.
【００１２】図１では入出力端子セルの場合を回路図に
示しているが、入力バッファ１２の存在を特に限定する
ものではない。また、出力バッファ１０は出力制御信号
ＯＥによりハイインピーダンス状態に設定できるように
しているが、出力端子の機能のみの場合は出力制御信号
ＯＥの存在を特に限定するものではない。Although FIG. 1 shows a circuit diagram of the case of an input / output terminal cell, the existence of the input buffer 12 is not particularly limited. Further, although the output buffer 10 can be set to a high impedance state by the output control signal OE, the presence of the output control signal OE is not particularly limited when only the function of the output terminal is provided.
【００１３】図２は本発明の第２の実施例を示す入出力
端子セルのブロック図である。ｎ＝２の場合について説
明する。図２において、２、４はフリップフロップ、１
６はデコーダ、１８はセレクタ、１０は出力バッファ、
１２は入力バッファ、１４はパッドである。フリップフ
ロップ２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２のデ
ータをクロック端子ＣＫの立ち上がりでフリップフロッ
プ２、４が保持する。フリップフロップ２、４の記憶情
報に基づいてデコーダ１６ではセレクタ１８の選択すべ
きパスを指定する。例えば、フリップフロップ２、４の
２進値に応じて”００”の場合はＩ０、”０１”の場合
はＩ１、”１０”の場合はＩ２、”１１”の場合はＩ３
に設定することができる。また、図２では特に記述して
いないがリセット状態ではフリップフロップ２、４が”
００”の状態になるようにしておいて、通常動作モード
の信号をＩ０に割り当てておき、リセット直後に、通常
動作モードに移行することが可能である。これによって
半導体集積回路の内部論理回路のノードＩ０、Ｉ１、Ｉ
２、Ｉ３のいづれか一つが選択されて、外部から供給さ
れる信号の入力バッファ１２からセレクタ１８を通して
内部ノードに転送することができる。このようにフリッ
プフロップ２、４の状態を変更することによって１個の
入力端子を用いて外部から半導体集積回路の内部論理回
路のノードに信号を転送することが可能になり、内部論
理回路の状態の観測性を高めることができる。FIG. 2 is a block diagram of an input / output terminal cell showing a second embodiment of the present invention. The case of n = 2 will be described. In FIG. 2, 2 and 4 are flip-flops and 1
6 is a decoder, 18 is a selector, 10 is an output buffer,
Reference numeral 12 is an input buffer, and 14 is a pad. The flip-flops 2 and 4 hold the data of the data terminals Dn1 and Dn2, respectively, at the rising edge of the clock terminal CK. The decoder 16 specifies the path to be selected by the selector 18 based on the storage information of the flip-flops 2 and 4. For example, depending on the binary value of the flip-flops 2 and 4, I0 is "00", I1 is "01", I2 is "10", I3 is "11".
Can be set to. In addition, although not particularly described in FIG. 2, in the reset state, the flip-flops 2 and 4 are "
It is possible to assign the signal of the normal operation mode to I0 by setting the state of "00" and shift to the normal operation mode immediately after resetting. Therefore, the internal logic circuit of the semiconductor integrated circuit can be changed. Nodes I0, I1, I
Either one of 2 and I3 can be selected and transferred from the input buffer 12 of the signal supplied from the outside to the internal node through the selector 18. By changing the states of the flip-flops 2 and 4 as described above, it becomes possible to transfer a signal from the outside to the node of the internal logic circuit of the semiconductor integrated circuit by using one input terminal, and the state of the internal logic circuit can be transferred. The observability of can be improved.
【００１４】図２では入出力端子セルの場合を回路図に
示しているが、出力バッファ１０および出力制御信号Ｏ
Ｅの存在を特に限定するものではない。Although FIG. 2 shows a circuit diagram of the case of the input / output terminal cell, the output buffer 10 and the output control signal O
The existence of E is not particularly limited.
【００１５】図３は本発明の第３の実施例を示す入出力
端子セルのブロック図である。ｎ＝２の場合について説
明する。図３において、２、４はフリップフロップ、２
６はエンコーダ、２８はスイッチ、１０は出力バッフ
ァ、１２は入力バッファ、１４はパッドである。フリッ
プフロップ２、４はそれぞれデータ端子Ｄｎ１、Ｄｎ２
のデータをクロック端子ＣＫの立ち上がりでフリップフ
ロップ２、４が保持する。フリップフロップ２、４の記
憶情報に基づいてエンコーダ２６ではスイッチ２８の選
択すべきパスを指定する。例えば、フリップフロップ
２、４の２進値に応じて”００”の場合はＩ０、”０
１”の場合はＩ０、Ｉ１、”１０”の場合はＩ０、Ｉ
１、Ｉ２、”１１”の場合はＩ０、Ｉ１、Ｉ２、Ｉ３に
設定することができる。これはエンコーダ２６、スイッ
チ２８の一例を示しているだけである。また、図３では
特に記述していないがリセット状態ではフリップフロッ
プ２、４が”００”の状態になるようにしておいて、通
常動作モードの信号をＩ０に割り当てておき、リセット
直後に、通常動作モードに移行することが可能である。
これによって半導体集積回路の内部論理回路のノードＩ
０、Ｉ１、Ｉ２、Ｉ３のうちの１個以上にノードに、外
部から供給される信号を入力バッファ１２、スイッチ２
８を通して内部論理回路のノードに転送することができ
る。このようにフリップフロップ２、４の状態を変更す
ることによって１個の入力端子を用いて外部から半導体
集積回路の複数の内部論理回路のノードに信号を転送す
ることが可能になり、内部論理回路の状態の観測性を高
めることができる。FIG. 3 is a block diagram of an input / output terminal cell showing a third embodiment of the present invention. The case of n = 2 will be described. In FIG. 3, 2 and 4 are flip-flops and 2
6 is an encoder, 28 is a switch, 10 is an output buffer, 12 is an input buffer, and 14 is a pad. The flip-flops 2 and 4 have data terminals Dn1 and Dn2, respectively.
Data is held by the flip-flops 2 and 4 at the rising edge of the clock terminal CK. In the encoder 26, the path to be selected by the switch 28 is designated based on the information stored in the flip-flops 2 and 4. For example, in the case of "00" according to the binary value of the flip-flops 2 and 4, I0 and "0"
In case of 1 ”, I0, I1, and in case of“ 10 ”, I0, I
In the case of 1, I2 and "11", they can be set to I0, I1, I2 and I3. This only shows an example of the encoder 26 and the switch 28. Although not particularly described in FIG. 3, the flip-flops 2 and 4 are set to “00” in the reset state, the signal of the normal operation mode is assigned to I0, and the normal operation is performed immediately after the reset. It is possible to shift to the operating mode.
As a result, the node I of the internal logic circuit of the semiconductor integrated circuit
A signal externally supplied to one or more of 0, I1, I2, and I3 is input to the input buffer 12 and the switch 2
8 to the node of the internal logic circuit. By changing the states of the flip-flops 2 and 4 as described above, it becomes possible to transfer a signal from the outside to a node of a plurality of internal logic circuits of the semiconductor integrated circuit by using one input terminal. The observability of the state can be improved.
【００１６】図３では入出力端子セルの場合を回路図に
示しているが、出力バッファ１０および出力制御信号Ｏ
Ｅの存在を特に限定するものではない。Although FIG. 3 shows a circuit diagram for the case of the input / output terminal cell, the output buffer 10 and the output control signal O
The existence of E is not particularly limited.
【００１７】図４は本発明の第４の実施例を示す半導体
集積回路装置のブロック図である。図４では、前記第１
の実施例、第２の実施例、第３の実施例に示す何れかの
入出力端子セルを用いて半導体集積回路装置を構成して
いる。ｎ＝２の場合について説明する。図４において、
３０は前記第１の実施例、第２の実施例、第３の実施例
の入出力端子セル、３２、３４はデータ入力端子、３６
はクロック入力端子、３８は内部論理回路、４０は半導
体集積回路装置である。クロック入力端子３６はすべて
の入出力端子セルのクロック端子と共通接続されてい
る。データ入力端子３２、３４は１番目の入出力端子セ
ル３０−１の２個のデータ端子にそれぞれ接続される。
１番目の入出力端子セル３０−１の２個のフリップフロ
ップの出力端子は次の入出力端子セル３０−２の２個の
データ端子にそれぞれ接続される。以下、同様に前段の
入出力端子セル３０−ｉの２個のフリップフロップの出
力端子は次の入出力端子セル３０−ｉ＋１の２個のデー
タ端子にそれぞれ接続される。FIG. 4 is a block diagram of a semiconductor integrated circuit device showing a fourth embodiment of the present invention. In FIG. 4, the first
The semiconductor integrated circuit device is configured using any of the input / output terminal cells shown in the second embodiment, the second embodiment, and the third embodiment. The case of n = 2 will be described. In FIG.
Reference numeral 30 is an input / output terminal cell of the first, second, and third embodiments, 32 and 34 are data input terminals, and 36.
Is a clock input terminal, 38 is an internal logic circuit, and 40 is a semiconductor integrated circuit device. The clock input terminal 36 is commonly connected to the clock terminals of all the input / output terminal cells. The data input terminals 32 and 34 are respectively connected to the two data terminals of the first input / output terminal cell 30-1.
The output terminals of the two flip-flops of the first input / output terminal cell 30-1 are connected to the two data terminals of the next input / output terminal cell 30-2, respectively. Similarly, the output terminals of the two flip-flops of the preceding input / output terminal cell 30-i are connected to the two data terminals of the next input / output terminal cell 30-i + 1.
【００１８】上述のように入出力端子セル間を接続する
ことによってクロック入力端子にクロックを与えれば、
データ入力端子３２、３４の情報が各入出力端子セルの
フリップフロップに次々とシフト転送されて、各入出力
端子セルの条件設定を行うことができる。この条件設定
は内部論理回路３８の状態には依存しないで独立に行う
ことができる。If a clock is applied to the clock input terminal by connecting the input / output terminal cells as described above,
The information of the data input terminals 32 and 34 is successively transferred to the flip-flops of the input / output terminal cells to set the conditions of the input / output terminal cells. This condition setting can be performed independently without depending on the state of the internal logic circuit 38.
【００１９】さらに条件設定のためには高々入出力端子
セル数のテストパターンを発生すれば設定が可能であ
る。条件設定が終了すれば、内部論理回路３８に対する
テストベクトルを印加することにより故障検出率の評価
を実施することができる。さらに、内部論理回路３８の
状態を観測することが可能である。Further, the condition can be set by generating a test pattern of at most the number of input / output terminal cells. When the condition setting is completed, the fault detection rate can be evaluated by applying the test vector to the internal logic circuit 38. Furthermore, it is possible to observe the state of the internal logic circuit 38.
【００２０】図５は本発明の第５の実施例を示す半導体
集積回路装置のブロック図である。図５では、前記第１
の実施例、第２の実施例、第３の実施例に示す何れかの
入出力端子セルを用いて半導体集積回路装置を構成して
いる。ｎ＝２の場合について説明する。図５において、
３０は前記第１の実施例、第２の実施例、第３の実施例
に示す何れかの入出力端子セル、３２、３４はデータ入
力端子、３６はクロック入力端子、３８は内部論理回
路、４０は半導体集積回路装置である。クロック入力端
子３６は正転信号は３０−１〜７の入出力端子セルのク
ロック端子と共通接続されている。クロック入力端子３
６は反転信号は３０−ａ〜ｇの入出力端子セルのクロッ
ク端子と共通接続されている。FIG. 5 is a block diagram of a semiconductor integrated circuit device showing a fifth embodiment of the present invention. In FIG. 5, the first
The semiconductor integrated circuit device is configured using any of the input / output terminal cells shown in the second embodiment, the second embodiment, and the third embodiment. The case of n = 2 will be described. In FIG.
30 is any of the input / output terminal cells shown in the first, second and third embodiments, 32 and 34 are data input terminals, 36 is a clock input terminal, 38 is an internal logic circuit, 40 is a semiconductor integrated circuit device. The clock input terminal 36 is commonly connected to the clock terminals of the input / output terminal cells 30-1 to 30 for the normal signal. Clock input terminal 3
An inverted signal 6 is commonly connected to the clock terminals of the input / output terminal cells 30-a to 30-g.
【００２１】データ入力端子３２、３４は１番目の入出
力端子セル３０−１の２個のデータ端子にそれぞれ接続
される。１番目の入出力端子セル３０−１の２個のフリ
ップフロップの出力端子は次の入出力端子セル３０−２
の２個のデータ端子にそれぞれ接続される。以下、同様
に前段の入出力端子セル３０−ｉの２個のフリップフロ
ップの出力端子は次の入出力端子セル３０−ｉ＋１の２
個のデータ端子にそれぞれ接続される。The data input terminals 32 and 34 are respectively connected to the two data terminals of the first input / output terminal cell 30-1. The output terminals of the two flip-flops of the first input / output terminal cell 30-1 are the next input / output terminal cell 30-2.
Are connected to two data terminals respectively. Similarly, the output terminals of the two flip-flops of the input / output terminal cell 30-i of the previous stage are the same as those of the next input / output terminal cell 30-i + 1.
Are connected to the respective data terminals.
【００２２】また、データ入力端子３２、３４は１番目
の入出力端子セル３０−ａの２個のデータ端子にそれぞ
れ接続される。１番目の入出力端子セル３０−ａの２個
のフリップフロップの出力端子は次の入出力端子セル３
０−ｂの２個のデータ端子にそれぞれ接続される。以
下、同様に前段の入出力端子セル３０−ｉの２個のフリ
ップフロップの出力端子は次の入出力端子セル３０−ｉ
＋１の２個のデータ端子にそれぞれ接続される。The data input terminals 32 and 34 are connected to the two data terminals of the first input / output terminal cell 30-a, respectively. The output terminals of the two flip-flops of the first input / output terminal cell 30-a are the next input / output terminal cell 3
It is connected to two data terminals 0-b, respectively. Hereinafter, similarly, the output terminals of the two flip-flops of the input / output terminal cell 30-i of the previous stage are the next input / output terminal cell 30-i.
It is connected to two data terminals of +1.
【００２３】上述のように入出力端子セル間を接続する
ことによってクロック入力端子にクロックを与えれば、
クロックの立ち上がりでデータ入力端子３２、３４の情
報が各入出力端子セル３０−１〜７のフリップフロップ
に次々とシフト転送されて、各入出力端子セルの条件設
定を行うことができる。またクロックの立ち下がりでデ
ータ入力端子３２、３４の情報が各入出力端子セル３０
−ａ〜ｇのフリップフロップに次々とシフト転送され
て、各入出力端子セルの条件設定を行うことができる。
この条件設定は内部論理回路３８の状態には依存しない
で独立に行うことができる。If a clock is applied to the clock input terminal by connecting the input / output terminal cells as described above,
At the rising edge of the clock, the information of the data input terminals 32 and 34 is sequentially shifted and transferred to the flip-flops of the input / output terminal cells 30-1 to 30-7, and the condition setting of each input / output terminal cell can be performed. Further, at the falling edge of the clock, the information of the data input terminals 32 and 34 is transferred to the input / output terminal cells 30
The data is sequentially transferred to the flip-flops -a to g and the condition of each input / output terminal cell can be set.
This condition setting can be performed independently without depending on the state of the internal logic circuit 38.
【００２４】さらに条件設定のためには高々入出力端子
セル数の約半分のテストパターンを発生すれば設定が可
能である。条件設定が終了すれば、内部論理回路３８に
対するテストベクトルを印加することにより故障検出率
の評価を実施することができる。さらに、内部論理回路
３８の状態を観測することが可能である。Further, for the condition setting, the setting can be made by generating test patterns of about half the number of input / output terminal cells at most. When the condition setting is completed, the fault detection rate can be evaluated by applying the test vector to the internal logic circuit 38. Furthermore, it is possible to observe the state of the internal logic circuit 38.
【００２５】[0025]
【発明の効果】上述のように、本発明によれば、若干の
端子数の増加で半導体集積路装置の内部論理回路の状態
を十分に観測することが可能である。また、観測するた
めの状態設定を内部論理回路の状態とは独立に容易に設
定することができる。As described above, according to the present invention, it is possible to sufficiently observe the state of the internal logic circuit of the semiconductor integrated circuit device by slightly increasing the number of terminals. Further, the state setting for observation can be easily set independently of the state of the internal logic circuit.
【００２６】さらに、入力端子から内部論理回路の多数
のノードにテストベクトルを転送することができるので
若干の端子数の増加だけで故障検出率を向上させること
が可能である。また、テストベクトルを転送するための
状態設定を内部論理回路の状態とは独立に容易に設定す
ることができる。Further, since the test vector can be transferred from the input terminal to a large number of nodes of the internal logic circuit, the fault detection rate can be improved by only slightly increasing the number of terminals. Further, the state setting for transferring the test vector can be easily set independently of the state of the internal logic circuit.
【図１】本発明の第１の実施例の半導体集積回路の入出
力端子セルのブロック図FIG. 1 is a block diagram of an input / output terminal cell of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の半導体集積回路の入出
力端子セルのブロック図FIG. 2 is a block diagram of an input / output terminal cell of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施例の半導体集積回路の入出
力端子セルのブロック図FIG. 3 is a block diagram of an input / output terminal cell of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図４】本発明の第４の実施例の半導体集積回路装置の
ブロック図FIG. 4 is a block diagram of a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施例の半導体集積回路装置の
ブロック図FIG. 5 is a block diagram of a semiconductor integrated circuit device according to a fifth embodiment of the present invention.
２、４ フリップフロップ ６、１６ デコーダ ８、１８ セレクタ １０ 出力バッファ １２ 入力バッファ １４ パッド ２６ エンコーダ ２８ スイッチ ３０ 入出力端子セル ３２、３４ データ入力端子 ３６ クロック入力端子 ３８ 内部論理回路 ４０ 半導体集積回路装置 2, 4 flip-flop 6, 16 decoder 8, 18 selector 10 output buffer 12 input buffer 14 pad 26 encoder 28 switch 30 input / output terminal cell 32, 34 data input terminal 36 clock input terminal 38 internal logic circuit 40 semiconductor integrated circuit device
Claims (5)
ロックでデータを取り込むｎ個のフリップフロップと、 前記ｎ個のフリップフロップの出力端子と、 前記ｎ個のフリップフロップの出力をデコードするデコ
ード手段と、 前記デコード手段の出力を制御信号として最大２n個の
信号から１個の信号を選択する選択手段と、 前記選択手段で選択された信号を外部に駆動する出力バ
ッファとを具備する半導体集積回路の出力端子セル。1. N data terminals, a clock terminal, n flip-flops for fetching the data of the n data terminals with a clock of the clock terminal, and output terminals of the n flip-flops. A decoding means for decoding the outputs of the n flip-flops; a selection means for selecting one signal from a maximum of 2 n signals using the output of the decoding means as a control signal; and a selection means selected by the selection means. Terminal cell of a semiconductor integrated circuit having an output buffer for driving the generated signal to the outside.
ロックでデータを取り込むｎ個のフリップフロップと、 前記ｎ個のフリップフロップの出力端子と、 前記ｎ個のフリップフロップの出力をデコードするデコ
ード手段と、 外部から供給される信号の入力バッファと、 前記デコード手段の出力を制御信号として前記入力バッ
ファ出力の転送先に最大２n個のノードから１個のノー
ドを選択する選択手段とを具備する半導体集積回路の入
力端子セル。2. An n number of data terminals, a clock terminal, n number of flip-flops for fetching data of the n number of data terminals with a clock of the clock terminal, and output terminals of the n number of flip-flops. A decoding means for decoding the outputs of the n flip-flops, an input buffer for a signal supplied from the outside, and a maximum of 2 n output destinations of the input buffer with the output of the decoding means as a control signal. An input terminal cell of a semiconductor integrated circuit, comprising: selecting means for selecting one node from the nodes.
ロックでデータを取り込むｎ個のフリップフロップと、 前記ｎ個のフリップフロップの出力端子と、 前記ｎ個のフリップフロップの出力をエンコードするエ
ンコード手段と、 外部から供給される信号の入力バッファと、 前記エンコード手段の出力を制御信号として前記入力バ
ッファ出力の転送先として最大２n個のノードに転送す
るための接続手段とを具備する半導体集積回路の入力端
子セル。3. N data terminals, clock terminals, n flip-flops for fetching the data of the n data terminals with a clock of the clock terminals, and output terminals of the n flip-flops. An encoding means for encoding the outputs of the n flip-flops, an input buffer for a signal supplied from the outside, and a maximum of 2 n transfer destinations of the input buffer output using the output of the encoding means as a control signal. An input terminal cell of a semiconductor integrated circuit comprising a connecting means for transferring to a node.
とを具備する半導体集積回路装置において、 前記ｍ個の入出力端子セルのクロック端子を前記クロッ
ク入力端子と共通接続して、前記ｎ個のデータ入力端子
を前記１個の入出力端子セルのｎ個のデータ端子に接続
して、前記入出力端子セルのｎ個のフリップフロップの
出力端子を次の前記入出力端子セルのｎ個のデータ端子
に接続して、以下残りの入出力端子セルのｎ個のフリッ
プフロップのデータ端子と出力端子を直列接続したこと
を特徴とする半導体集積回路装置。4. A semiconductor integrated circuit device comprising n data input terminals, a clock input terminal, and m input / output terminal cells according to claim 1, claim 2 and claim 3, The input / output terminal cells are connected in common to the clock input terminal, and the n data input terminals are connected to the n data terminals of the one input / output terminal cell. The output terminals of the n flip-flops of the cell are connected to the n data terminals of the next input / output terminal cell, and the data terminals and output terminals of the n flip-flops of the remaining input / output terminal cells are connected in series. A semiconductor integrated circuit device characterized by being connected.
セルとを具備する半導体集積回路装置において、 前記ｍ個の入出力端子セルのクロック端子を前記クロッ
ク入力端子の正転クロックと共通接続して、前記ｎ個の
データ入力端子を前記１個の入出力端子セルのｎ個のデ
ータ端子に接続して、前記入出力端子セルのｎ個のフリ
ップフロップの出力端子を次の前記入出力端子セルのｎ
個のデータ端子に接続して、以下残りの入出力端子セル
のｎ個のフリップフロップのデータ端子と出力端子を直
列接続し、前記ｋ個の入出力端子セルのクロック端子を
前記クロック入力端子の反転クロックと共通接続して、
前記ｎ個のデータ入力端子を前記１個の入出力端子セル
のｎ個のデータ端子に接続して、前記入出力端子セルの
ｎ個のフリップフロップの出力端子を次の前記入出力端
子セルのｎ個のデータ端子に接続して、以下残りの入出
力端子セルのｎ個のフリップフロップのデータ端子と出
力端子を直列接続したことを特徴とする半導体集積回路
装置。5. A semiconductor integrated circuit device comprising n data input terminals, a clock input terminal, and k + m input / output terminal cells according to claim 1, claim 2, and claim 3, wherein: Of the input / output terminal cells are commonly connected to the normal clock of the clock input terminal, and the n data input terminals are connected to the n data terminals of the one input / output terminal cell. The output terminals of the n flip-flops of the input / output terminal cell are connected to the n of the next input / output terminal cell.
The data terminals and output terminals of the n flip-flops of the remaining input / output terminal cells are connected in series, and the clock terminals of the k input / output terminal cells are connected to the clock input terminals. In common with the inverted clock,
The n data input terminals are connected to the n data terminals of the one input / output terminal cell, and the output terminals of the n flip-flops of the input / output terminal cell are connected to the next input / output terminal cell. A semiconductor integrated circuit device characterized in that the data terminals and the output terminals of the n flip-flops of the remaining input / output terminal cells are connected in series by being connected to the n data terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291747A JPH07146338A (en) | 1993-11-22 | 1993-11-22 | Input-output terminal cell for semiconductor integrated circuit and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291747A JPH07146338A (en) | 1993-11-22 | 1993-11-22 | Input-output terminal cell for semiconductor integrated circuit and semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07146338A true JPH07146338A (en) | 1995-06-06 |
Family
ID=17772891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291747A Pending JPH07146338A (en) | 1993-11-22 | 1993-11-22 | Input-output terminal cell for semiconductor integrated circuit and semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07146338A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215178A (en) * | 2013-04-25 | 2014-11-17 | セイコーインスツル株式会社 | Semiconductor device |
-
1993
- 1993-11-22 JP JP5291747A patent/JPH07146338A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215178A (en) * | 2013-04-25 | 2014-11-17 | セイコーインスツル株式会社 | Semiconductor device |
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