JPH07146335A

JPH07146335A - Ｉｃテスタ

Info

Publication number: JPH07146335A
Application number: JP5293282A
Authority: JP
Inventors: Toru Tsuno; 徹津野; Kiyoaki Koyama; 清明小山; Masahiro Ishibashi; 昌宏石橋; Shigeru Numazawa; 茂沼沢; Hideo Doi; 英夫土井; Kenji Uda; 憲司宇田; Muneo Ishibachi; 宗男石鉢
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1993-11-24
Filing date: 1993-11-24
Publication date: 1995-06-06
Anticipated expiration: 2016-08-13
Also published as: JP3198493B2

Abstract

(57)【要約】【目的】入力容量の校正を自動的に行うことにより、
高速で高精度の試験が行えるＩＣテスタを実現すること
を目的にする。【構成】本装置は、波形信号を発生する波形信号発生
手段と、被試験ＩＣからの信号を入力する信号経路と接
地電位点との間に設けられた可変容量部と、この可変容
量部の容量を調整する容量調整手段と、を設け、波形信
号発生手段からの波形信号を測定し、被試験ＩＣからの
信号に代えて、信号経路に入力すると共に、波形信号を
測定し、測定結果を基に可変容量を容量調整手段により
調整することを特徴とする装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被試験ＩＣ、例えば、
液晶ディスプレイのドライバなどの試験を行うＩＣテス
タに関し、特に配線などの浮遊容量を主とする入力容量
に起因する入力信号の立ち上がり特性の悪化を自動的に
校正する機能を備えたＩＣテスタに関するものである。

【０００２】

【従来の技術】高電圧，高速，高出力インピーダンスで
あるＳＴＮ方式の液晶ディスプレイのドライバなどの被
試験ＩＣ（以下ＤＵＴと略す）の試験を行う場合、１つ
のＤＵＴのピンからの出力をうけるＩＣテスタの入力段
には、ＤＣ精度を得るため、高抵抗の分圧抵抗を配し、
分圧後、バッファアンプまたはコンパレータを介して、
デジタルファンクションモジュールまたはウェーブフォ
ームデジタイザに入力されている。ＤＵＴの各ピンに接
続する配線などの浮遊容量が、入力信号の立ち上がり特
性を悪化させるので、その補正のため、コンデンサを配
して、浮遊容量の影響をキャンセルするようにしてい
る。

【０００３】

【発明が解決しようとする課題】このような構成の装置
では、浮遊容量のバラツキが、ＩＣテスタのピン間のバ
ラツキになり、精度を悪化させるが、セトリングするま
でまてば、試験時間が長くなる。また、コンデンサをト
リマコンデンサで構成し、手動でトリマコンデンサを調
整するようにしても、ピン数が多いため、手動でトリマ
コンデンサの調整を行うと時間がかかり、必要な精度が
でないという問題点があった。

【０００４】本発明の目的は、入力容量の校正を自動的
に行うことにより、高速で高精度の試験が行えるＩＣテ
スタを実現することにある。

【０００５】

【課題を解決するための手段】本発明は、被試験ＩＣの
試験を行うＩＣテスタにおいて、波形信号を発生する波
形信号発生手段と、前記被試験ＩＣからの信号を入力す
る信号経路と接地電位点との間に設けられた可変容量部
と、この可変容量部の容量を調整する容量調整手段と、
を設け、波形信号発生手段からの波形信号を測定し、前
記被試験ＩＣからの信号に代えて、前記信号経路に入力
すると共に、波形信号を測定し、測定結果を基に前記可
変容量を容量調整手段により調整することを特徴とする
ものである。

【０００６】

【作用】このような本発明では、校正時に、容量調整手
段により、波形信号発生手段からの方形波を測定し、測
定結果を基に可変容量部の容量を調整する。

【０００７】

【実施例】以下図面を用いて本発明を説明する。図１は
本発明の第１の実施例を示した構成図である。図におい
て、１０はデジタルファンクションモジュール（以下Ｄ
ＦＣと略す）で、タイミングジェネレータとパターンジ
ェネレータとパターンメモリとフェイルメモリとで構成
され、各種のデジタル信号を出力する。２０は校正時に
取り付けられるパフォーマンスボードで、ＤＦＣ１０と
電気的に接続する。試験時には、パフォーマンスボード
２０を取り外し、ＤＵＴを接続するパフォーマンスボー
ドに取り替える。３０はピンエレクトロニクス部で、パ
フォーマンスボード２０と電気的に接続する。そして、
ＤＵＴを試験するときには、ＤＵＴと信号の授受を行
う。４０はマルチプレクサで、ピンエレクトロニクス部
３０からの信号を選択する。５０はウェーブフォームデ
ジタイザ（以下ＷＦＤと略す）で、マルチプレクサ４０
が選択した信号の波形を測定する。６０はデジタルシグ
ナルプロセッサ（以下ＤＳＰと略す）で、ＷＦＤ５０が
測定した信号を解析する。７０はテストシステムコント
ローラ（以下ＴＳＣと略す）で、ＩＣテスタの全体の制
御を司る。８０はメモリで、ＴＳＣ７０が最終的に調整
を行った校正値を格納する。

【０００８】パフォーマンスボード２０において、２１
は信号変換部で、ＤＦＣ１０からのデジタル信号を立ち
上がり特性の良い大振幅の信号に変換し、各ピンエレク
トロニクス部３０に与える。ピンエレクトロニクス部３
０において、Ｒ１は第１の抵抗で、一端にＤＵＴあるい
は信号変換部２１からの波形信号が入力される。Ｃ１は
コンデンサで、抵抗Ｒ１に並列に接続される。３１は可
変容量部である可変容量ダイオードで、抵抗Ｒ１の他端
と接地電位電位点との間に設けられる。３２はドライバ
で、一端が抵抗Ｒ１に接続され、抵抗Ｒ１からの波形を
増幅する。３３はＤ／Ａ変換部で、ＴＳＣ７０により可
変容量ダイオード３１に与える逆バイアス電圧を出力す
る。ここで、波形信号発生手段はＤＦＣ１０と信号変換
部２１とで構成され、容量調整手段はＷＦＤ５０とＤＳ
Ｐ６０とＴＳＣ７０とＤ／Ａ変換部３３である。

【０００９】このような装置の動作を以下で説明する。
図２は図１の装置の動作を示したフローチャートであ
る。図３は校正の動作を説明する図である。図３におい
て、（ａ）は可変容量ダイオード３１の補償過小の場
合、（ｂ）は可変容量ダイオード３１の補償過大の場合
である。

【００１０】ＴＳＣ７０はマルチプレクサ４０にＣＨ１
のピンエレクトロニクス部３０を選択させる。そして、
ＣＨ１のピンエレクトロニクス部３０のＤ／Ａ変換部３
３に最小の逆バイアス電圧を出力させる。また、ＤＦＣ
１０にデジタル信号を出力させて、信号変換部２１から
ピンエレクトロニクス部３０に信号を与える。そして、
ＷＦＤ５０はピンエレクトロニクス部３０，マルチプレ
クサ４０を介した信号を測定する。ＤＳＰ６０は図３に
示すようにＡ時点における振幅ＥＡとＢ時点における振
幅ＥＢからδ（＝ＥＡ−ＥＢ）を演算する。

【００１１】そして、ＥＡ＞ＥＢのとき、つまり、
（ｂ）のとき、補償が過大であるので、可変容量ダイオ
ード３１の容量を大きくしなければならない。そのため
には、可変容量ダイオード３１に与える逆バイアス電圧
を小さくすれば容量が大きくなる。しかし、Ｄ／Ａ変換
部３３は最小の電圧値を可変容量ダイオード３１に与え
ているので、これ以上容量を大きくすることはできな
い。したがって、オペレータに校正がフェイルであるこ
とを通知する。ＥＡ＜ＥＢのときは、Ｄ／Ａ変換部３３
に最大の逆バイアス電圧を可変容量ダイオード３１に出
力する。そして、ＥＡ＜ＥＢのとき、つまり、（ａ）の
とき、補償が過小であるので、可変容量ダイオード３１
の容量を小さくしなければならない。そのためには、上
記と逆で、可変容量ダイオード３１に与える逆バイアス
電圧を大きくすれば容量が小さくなる。しかし、Ｄ／Ａ
変換部３３は最大の電圧値を可変容量ダイオード３１に
与えているので、これ以上容量を小さくすることはでき
ない。したがって、オペレータに校正がフェイルである
ことを通知する。ＥＡ＞ＥＢのときは次の動作を行う。

【００１２】ＴＳＣ７０はＤ／Ａ変換部３３が出力でき
る逆バイアス電圧の中間の電圧を出力させる。そして、
ピンエレクトロニクス部３０から出力される信号をマル
チプレクサ４０を介してＷＦＤ５０で測定し、ＤＳＰ６
０によりδを求め、δ≦±１（計算機の２進数の値）か
どうかを確認する。δ≦±１のときは、ＴＳＣ７０は中
間の電圧値を校正値として記憶する。そして、δ≦±１
以外のときは、ＴＳＣ７０はＡ時点とＢ時点の振幅が図
３の（ａ）か（ｂ）かを求める。

【００１３】ＥＡ＞ＥＢのとき、つまり、（ｂ）のと
き、補償が過大であるので、可変容量ダイオード３１の
容量を大きくしなければならない。したがって、Ｄ／Ａ
変換部３３の電圧値を小さくすればよい。ＥＡ＜ＥＢの
とき、つまり、（ａ）のとき、補償が過小であるので、
可変容量ダイオード３１の容量を小さくしなければなら
ない。したがって、Ｄ／Ａ変換部３３の電圧値を大きく
すればよい。

【００１４】上記のことより、ＴＳＣ１は、ＥＡ＞ＥＢ
のときはＤ／Ａ変換部３３が出力できる電圧の中間値と
最小電圧値との中間の電圧値を出力させる。ＥＡ＜ＥＢ
のときはＤ／Ａ変換部３３が出力できる電圧の中間値と
最大電圧値との中間の電圧値を出力させる。そして、そ
れぞれ、ピンエレクトロニクス部３０から出力される信
号をマルチプレクサ４０を介してＷＦＤ５０で測定し、
ＤＳＰ６０によりδを求め、δ≦±１かどうかを確認す
る。δ≦±１のときは、ＴＳＣ７０は電圧値を校正値と
して記憶する。δ≦±１以外のときは、ＴＳＣ７０はＡ
時点とＢ時点との振幅が図９の（ａ）か（ｂ）かを再び
求める。そして、上記と同様にして、バイナリーサーチ
を行う。

【００１５】以上のバイナリーサーチをδ≦±１まで行
う。ＴＳＣ７０は可変容量ダイオード３１に与える逆バ
イアス電圧値を記憶する。そして、ＴＳＣ７０はＣＨ２
のピンエレクトロニクス部３０をマルチプレクサ４０に
よりを選択し、最小電圧と最大電圧を可変容量ダイオー
ド３１に与えて、校正フェイルになるかどうかを確認す
る。そして、バイナリーサーチにより可変容量ダイオー
ド３１に与える逆バイアス電圧値を求め、記憶する。こ
のような動作を２５６ＣＨのピンエレクトロニクス部３
０まで繰り返し、全てのピンエレクトロニクス部３０に
対する校正が終了したら、メモリ８０にすべてのピンエ
レクトロニクス部３０に対する校正値、つまり、逆バイ
アス電圧値を格納する。

【００１６】このように、可変容量ダイオード３１の容
量を調整することにより、ピンごとにバラツキがなく、
入力容量の校正が自動的に行えるので、高速で高精度の
試験が行える。

【００１７】その他の実施例を以下に示す。図４は本発
明の第２の実施例を示した構成図である。以下図１と同
一のものは同一符号を付す。図において、５１はＤ／Ａ
変換部で、所望の２種類の電圧を出力する。５２はコン
パレータで、マルチプレクサ４０が選択したピンエレク
トロニクス部３０が出力する信号とＤ／Ａ変換部５１が
出力する電圧と比較し、比較結果を出力する。６１はＤ
ＦＣで、所望のタイミングでコンパレータ５２の比較結
果を記憶する。ここで、容量調整手段は、Ｄ／Ａ変換部
３３，５１とコンパレータ５２とＤＦＣ６１とＴＳＣ７
０とで構成される。

【００１８】このような装置の動作は、マルチプレクサ
４０により校正を行うピンエレクトロニクス部３０を選
択する。そして、ＤＦＣ１０からデジタル信号を信号変
換部２１を介してピンエレクトロニクス部３０に入力す
る。コンパレータ５２は、ピンエレクトロニクス部３０
が出力する信号とＤ／Ａ変換部５１が出力する電圧とを
比較する。ＤＦＣ６１はコンパレータ５２の比較結果を
格納する。ＴＳＣ７０は、ＤＦＣ６１に格納された比較
結果により、Ｄ／Ａ変換部３３が出力する電圧を上げる
か下げるかを決める。つまり、比較結果により、図３の
（ａ）の場合と判定されたら、ＴＳＣ７０はＤ／Ａ変換
部３３の電圧を大きくする。そして、図３の（ｂ）の場
合と判定されたら、ＴＳＣ７０はＤ／Ａ変換部３３の電
圧を小さくする。Ｄ／Ａ変換部５１が出力する２種類の
電圧間にピンエレクトロニクス部３０が出力する信号が
入るまで上記の動作を繰り返す。そして再び、マルチプ
レクサ４０により他のピンエレクトロニクス部３０を選
択し、以上の動作を行う。このように、ピンエレクトロ
ニクス部３０の入力容量の校正を行う。

【００１９】図５は本発明の第３の実施例を示した構成
図である。図において、１はＤＵＴで、２は波形信号発
生手段である波形発生部で、波形信号を発生する。Ｒ１
は第１の抵抗で、一端にＤＵＴ１あるいは波形発生部２
からの波形信号が入力される。そして、ＤＵＴ１の試験
を行う場合はスイッチＳＷが開放されている。また、入
力容量の校正を行う場合は、ＤＵＴ１が外されており、
スイッチＳＷが接続され波形発生部２が抵抗Ｒ１に接続
される。Ｃ１はコンデンサで、抵抗Ｒ１に並列に接続さ
れる。

【００２０】Ｄ１は第１の可変容量ダイオードで、カソ
ードがコンデンサＣ２を介して接地電位点に接続され、
アノードが抵抗Ｒ１の他端に接続されている。そして、
コンデンサＣ２はカソードと接地電位点との間に発生し
た電流の交流成分を接地電位点に流している。Ｄ２は第
２の可変容量ダイオードで、アノードがコンデンサＣ３
を介して接地電位点に接続され、カソードが抵抗Ｒ１の
他端に接続されている。そして、コンデンサＣ３はアノ
ードと接地電位点との間に発生した電流の交流成分を接
地電位点に流している。Ｒ２は第２の抵抗で、一端が抵
抗Ｒ１の他端に接続され、他端が接地電位点に接続され
ている。３はアンプで、一端が抵抗Ｒ１に接続され、抵
抗Ｒ１からの波形を増幅する。

【００２１】４は波形測定部で、アンプ３の他端に接続
され、抵抗Ｒ１とアンプ３とを介した波形を測定する。
５は演算手段であるＣＰＵで、波形測定部４による測定
結果を基に最適な可変容量ダイオードＤ１，Ｄ２に与え
る逆バイアス値を求める。６は記憶部であるメモリで、
ＣＰＵ５が求めた逆バイアス値を記憶する。７は電圧供
給部で、ＣＰＵ５が求めた逆バイアス値に基づいて、可
変容量ダイオードＤ１のカソードに正の電圧を与え、可
変容量ダイオードＤ２のアノードに負の電圧を与える。

【００２２】電圧供給部７において、７１はＤ／Ａ変換
部で、ＣＰＵ５で求めた逆バイアス値を電圧に変換す
る。ここで、Ｄ／Ａ変換部７１は０〜５Ｖまで出力でき
るとする。７２はオペアンプで、Ｄ／Ａ変換部７１から
の電圧とオフセット電圧（ここでは１０Ｖとする）とに
より加算を行い、可変容量ダイオードＤ２のアノードに
負の電圧を与える。７３は反転アンプで、オペアンプ７
２からの出力を反転させて正の電圧を可変容量ダイオー
ドＤ１のカソードに与える。

【００２３】ここで、可変容量部は、可変容量ダイオー
ドＤ１，Ｄ２であり、容量調整手段は、波形測定部４と
ＣＰＵ５と電圧供給部７である。

【００２４】実際のＩＣテスタは、スイッチＳＷ，抵抗
Ｒ１，Ｒ２，コンデンサＣ１，Ｃ２，Ｃ３，可変容量ダ
イオードＤ１，Ｄ２，アンプ３，電圧供給部７を１つの
ピンエレクトロニクスカードとして有している。そし
て、ピンエレクトロニクスカードは液晶ディスプレイの
ドライバの出力ピンに対して一つずつ設けらている。

【００２５】このような装置の入力容量の自動校正の動
作を以下で説明する。ＤＵＴ１が外された状態で、スイ
ッチＳＷを接続する。波形発生部２が方形波信号を出力
する。そして、波形測定部４が抵抗Ｒ１とアンプ３を通
過した方形波信号を測定する。ＣＰＵ５が測定結果を基
に所望の入力容量が得られる可変容量ダイオードＤ１，
Ｄ２の逆バイアス値を求め、Ｄ／Ａ変換部７１に逆バイ
アス値に基づいたデジタル値を送る。また、メモリ６に
逆バイアス値を記憶させる。Ｄ／Ａ変換部７１は、デジ
タル値を電圧値にする。そして、オペアンプ７２は、Ｄ
／Ａ変換部７１からの電圧とオフセット電圧との加算を
行う。ここでは、−１０〜−１５Ｖの出力電圧が得られ
る。この電圧を可変容量ダイオードＤ２のアノードに与
える。反転アンプ７３によりオペアンプ７２の出力電圧
を反転させて、＋１０〜＋１５Ｖの電圧を可変容量ダイ
オードＤ１のカソードに与える。可変容量ダイオードＤ
１，Ｄ２はそれぞれ逆バイアス電圧を受けて、容量を変
化させる。以上の動作を繰り返し、所望の特性を得る。
そして、次回、入力容量の校正を行うときは、メモリ６
から所望の特性が得られるバイアス値で校正を行う。そ
して、校正が終了したら、ＤＵＴ１を接続して、ＤＵＴ
１の試験を行う。

【００２６】次に試験時における可変容量ダイオードＤ
１，Ｄ２の動作を説明する。図６は試験時における可変
容量ダイオードＤ１，Ｄ２の動作を説明する図である。
例えば、可変容量ダイオードＤ１のカソードに＋１０Ｖ
が与えられ、可変容量ダイオードＤ２に−１０Ｖが与え
られて、入力容量が校正されたとする。そして、直流重
畳波形が抵抗Ｒ１に入力され、波形を増幅するアンプに
入力される前の減衰した波形を波形Ａ，Ｂとする。ここ
で、図３に可変容量ダイオードＤ１，Ｄ２の逆バイアス
電圧−容量特性を示す。

【００２７】波形が入力されていないとき、可変容量ダ
イオードＤ１，Ｄ２はどちらとも１０Ｖの逆バイアス電
圧がかかっているので、容量は図３より１７ｐＦとな
る。合計すると容量は３４ｐＦとなる。波形が入力され
波形Ａとなったとき、波形Ａが２Ｖのときの可変容量ダ
イオードＤ１の容量は、逆バイアス電圧が８Ｖであるの
で、図３より２０ｐＦとなる。そして、可変容量ダイオ
ードＤ２の容量は、逆バイアス電圧が１２Ｖであるの
で、図３より１５ｐＦとなる。可変容量ダイオードＤ
１，Ｄ２の容量の合計は３５ｐＦとなるので、合計とし
てはほとんど容量は変化しない。従って、直流重畳波形
が入力されても、入力容量は悪くならず、波形Ａ，Ｂの
実線のように特性のよい波形が得られる。

【００２８】しかし、可変容量ダイオードＤ２だけで入
力容量を調整した場合は、波形Ａ，Ｂは破線のようにな
ってしまう。つまり、入力される波形の電圧変化で、可
変容量ダイオードＤ２の容量が入力容量を調整したとき
より、波形Ａのときは容量が小さくなり、補償が過大と
なる。波形Ｂのときは可変容量ダイオードＤ１の容量が
大きくなり、補償が過小になる。

【００２９】このように、可変容量ダイオードＤ１のカ
ソードに正の電圧を与え、可変容量ダイオードＤ２のア
ノードに負の電圧を与えたので、試験時に直流重畳波形
が入力された場合でも、入力容量を悪くさせずに試験が
行える。そして、過電流が入力された場合でも、可変容
量ダイオードＤ１あるいは可変容量ダイオードＤ２に過
電流が流れるので、過電流に対するアンプ３の保護回路
を設ける必要がない。さらに、可変容量ダイオードＤ１
は正の過電圧からアンプ３を保護し、可変容量ダイオー
ドＤ２は負の過電圧からアンプ３を保護するので、過電
圧に対するアンプ３の保護回路を設ける必要がない。

【００３０】以下に実際の可変容量ダイオードＤ１，Ｄ
２の合計の入力容量と入力電圧との関係を説明する。図
８は可変容量ダイオードＤ１，Ｄ２の合計の入力容量と
入力電圧との関係を示す図である。図において、Ｖinは
抵抗Ｒ１に入力する入力電圧、Ｖ_Bは可変容量ダイオー
ドに与える逆バイアス電圧、Ｃaは入力電圧Ｖinが０の
ときの可変容量ダイオードＤ１，Ｄ２の入力容量であ
る。そして、Ｃbは、入力電圧ＶinがＶのときの可変容
量ダイオードＤ１の入力容量、あるいは、入力電圧Ｖin
が−Ｖのときの可変容量ダイオードＤ２の入力容量であ
る。Ｃcは、入力電圧ＶinがＶのときの可変容量ダイオ
ードＤ２の入力容量、あるいは、入力電圧Ｖinが−Ｖの
ときの可変容量ダイオードＤ１の入力容量である。

【００３１】入力電圧Ｖinが０のときの可変容量ダイオ
ードＤ１，Ｄ２の合計の容量は２Ｃaである。そして、
入力電圧Ｖinが±Ｖのときの可変容量ダイオードＤ１，
Ｄ２の合計の入力容量はＣb＋Ｃcである。ここで、図８
から明らかなように、入力電圧Ｖinが変化すると合計の
容量は少し異なってくるが、ほぼ同一となる。また、入
力電圧Ｖinの変化する範囲を小さくすれば、合計の容量
の変化量は小さくなり、より特性の良い試験が行える。

【００３２】そこで、逆バイアス電圧が異なるときの入
力容量と入力電圧の関係を図９に示す。図８と同一のも
のは同一符号を付す。ここで、Ｖ₁＜Ｖ₂＜Ｖ₃（Ｖ₁，Ｖ
₂，Ｖ₃：定数）の関係を有する。図から明らかなよう
に、逆バイアス電圧が大きくなれば入力電圧Ｖinが変化
しても可変容量ダイオードＤ１，Ｄ２の合計の入力容量
はほとんど変化しない。したがって、逆バイアス電圧を
大きく設定すれば、入力電圧が変化しても、より特性の
良い試験が行える。

【００３３】その他の可変容量部を示した構成図を図１
０に示す。図５と同一のものは同一符号を付す。図にお
いて、Ｄ３は第１の可変容量ダイオードで、アノードが
接地電位点に接続され、カソードが抵抗Ｒ１の他端にコ
ンデンサＣ４を介して接続されている。Ｄ４は第２の可
変容量ダイオードで、カソードが接地電位点に接続さ
れ、アノードが抵抗Ｒ１の他端にコンデンサＣ５を介し
て接続されている。ここで、コンデンサＣ４，Ｃ５は直
流成分をカットしている。そして、電圧供給部から可変
容量ダイオードＤ３のカソードにコイルＬ１を介して正
の電圧を与え、可変容量ダイオードＤ４のアノードにコ
イルＬ２を介して負の電圧を与える。ここで、コイルＬ
１，Ｌ２は交流成分をカットしている。

【００３４】波形の入力部分をこのような構成にするこ
とにより、同様な効果が得られる。そして、図５の装置
の可変容量ダイオードと図１０の装置の可変容量ダイオ
ードとの組み合わせも本発明に含まれる。例えば、可変
容量ダイオードＤ１と可変容量ダイオードＤ４とにより
構成する。また、本発明では、ＣＰＵが波形信号発生手
段と容量調整手段とを含む構成も含まれる。

【００３５】さらに、本発明の実施例は上記のものに限
定されるものではなく、図４の装置において、マルチプ
レクサ４０を設ける構成でなく、Ｄ／Ａ変換部５１とコ
ンパレータ５２とをピンエレクトロニクス部３０ごとに
設ける構成にし、すべてのコンパレータ５２からの出力
をＤＦＣ６１で受ける構成にしてもよい。

【００３６】また、可変容量部は、スイッチトキャパシ
タ、つまり、周波数で容量を変化させる構成にしてもよ
い。また、複数のコンデンサを選択して切り換えて、容
量を変化させる構成にしてもよい。

【００３７】

【発明の効果】本発明によれば、容量調整手段で可変容
量部の容量を調整することにより、ピンごとにバラツキ
がなく、入力容量の校正が自動的に行えるので、高速で
高精度の試験が行えるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示した構成図である。

【図２】図１の装置の動作を示したフローチャートであ
る。

【図３】校正の動作を説明する図である。

【図４】本発明の第２の実施例を示した構成図である。

【図５】本発明の第３の実施例を示した構成図である。

【図６】試験時における可変容量ダイオードＤ１，Ｄ２
の動作を説明する図である。

【図７】可変容量ダイオードＤ１，Ｄ２の逆バイアス電
圧−容量特性を示した図である。

【図８】可変容量ダイオードＤ１，Ｄ２の合計の入力容
量と入力電圧との関係を示す図である。

【図９】逆バイアス電圧が異なるときの入力容量と入力
電圧の関係を示す図である。

【図１０】その他の可変容量部を示した構成図である。

【符号の説明】

１ＤＵＴ４波形測定部５ＣＰＵ７電圧供給部Ｄ１，Ｄ２，３１可変容量ダイオード１０，６１ＤＦＣ２１信号変換部３３，５１Ｄ／Ａ変換部５０ＷＦＤ５２コンパレータ６０ＤＳＰ７０ＴＳＣ

フロントページの続き (72)発明者沼沢茂東京都武蔵野市中町２丁目９番32号横河電機株式会社内 (72)発明者土井英夫東京都武蔵野市中町２丁目９番32号横河電機株式会社内 (72)発明者宇田憲司東京都武蔵野市中町２丁目９番32号横河電機株式会社内 (72)発明者石鉢宗男東京都武蔵野市中町２丁目９番32号横河電機株式会社内

Claims

【特許請求の範囲】

【請求項１】被試験ＩＣの試験を行うＩＣテスタにお
いて、波形信号を発生する波形信号発生手段と、前記被試験ＩＣからの信号を入力する信号経路と接地電
位点との間に設けられた可変容量部と、この可変容量部の容量を調整する容量調整手段と、を設
け、波形信号発生手段からの波形信号を測定し、前記被
試験ＩＣからの信号に代えて、前記信号経路に入力する
と共に、波形信号を測定し、測定結果を基に前記可変容
量を容量調整手段により調整することを特徴とするＩＣ
テスタ。