JPH07142963A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH07142963A JPH07142963A JP5289643A JP28964393A JPH07142963A JP H07142963 A JPH07142963 A JP H07142963A JP 5289643 A JP5289643 A JP 5289643A JP 28964393 A JP28964393 A JP 28964393A JP H07142963 A JPH07142963 A JP H07142963A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- integrated circuit
- groups
- reset signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩテスタによるテスト前にマスタリセッ
トしてもノイズが発生しない集積回路をより少ない実装
面積により実現する。 【構成】 集積回路内のＦ／Ｆ３−１〜３−２，Ｆ／Ｆ
３−３〜３−４，Ｆ／Ｆ３−５〜３−６，Ｆ／Ｆ３−７
〜３−８，Ｆ／Ｆ３−９〜３−１０の各Ｆ／Ｆ群に対応
して遅延回路２−１〜２−５を設ける。リセット信号の
入力に応答して各Ｆ／Ｆ群に対して互いに異なるタイミ
ングで、そのリセット信号を入力せしめ、各Ｆ／Ｆ群を
段階的に順次リセットする。 【効果】 徐々にリセットされるため、ノイズが発生せ
ず、正確にテストできる。
トしてもノイズが発生しない集積回路をより少ない実装
面積により実現する。 【構成】 集積回路内のＦ／Ｆ３−１〜３−２，Ｆ／Ｆ
３−３〜３−４，Ｆ／Ｆ３−５〜３−６，Ｆ／Ｆ３−７
〜３−８，Ｆ／Ｆ３−９〜３−１０の各Ｆ／Ｆ群に対応
して遅延回路２−１〜２−５を設ける。リセット信号の
入力に応答して各Ｆ／Ｆ群に対して互いに異なるタイミ
ングで、そのリセット信号を入力せしめ、各Ｆ／Ｆ群を
段階的に順次リセットする。 【効果】 徐々にリセットされるため、ノイズが発生せ
ず、正確にテストできる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特にマ
スタリセット機能を有する集積回路に関する。
スタリセット機能を有する集積回路に関する。
【０００２】
【従来の技術】一般に、集積回路のテストを行う場合に
は、テスト開始前に集積回路のマスタリセットを行う必
要がある。つまり、フローティング状態にある集積回路
をマスタリセットした後にテストしなければ正しいテス
ト結果が得られないからである。
は、テスト開始前に集積回路のマスタリセットを行う必
要がある。つまり、フローティング状態にある集積回路
をマスタリセットした後にテストしなければ正しいテス
ト結果が得られないからである。
【０００３】そのマスタリセット機能を有する従来の集
積回路について図面を参照して説明する。
積回路について図面を参照して説明する。
【０００４】図３は従来の集積回路の内部構成を示すブ
ロック図である。図において、従来の集積回路は、マス
タリセット外部入力端子１を有し、この端子１に入力さ
れるマスタリセット信号１０１をパワーゲート２０によ
りファンアウト容量制限に適するよう分配し、各フリッ
プフロップ（以下，Ｆ／Ｆと略す）３−１〜３−１０に
入力せしめる構成である。
ロック図である。図において、従来の集積回路は、マス
タリセット外部入力端子１を有し、この端子１に入力さ
れるマスタリセット信号１０１をパワーゲート２０によ
りファンアウト容量制限に適するよう分配し、各フリッ
プフロップ（以下，Ｆ／Ｆと略す）３−１〜３−１０に
入力せしめる構成である。
【０００５】なお、各Ｆ／Ｆ３−１〜３−１０はマスタ
リセット機能を有し、各マスタリセット端子ＭＲへの信
号入力に応答して自Ｆ／Ｆはマスタリセット状態とな
る。
リセット機能を有し、各マスタリセット端子ＭＲへの信
号入力に応答して自Ｆ／Ｆはマスタリセット状態とな
る。
【０００６】この従来の集積回路においては、マスタリ
セット動作時に全Ｆ／Ｆが同一タイミングにてグランド
（ＧＮＤ）電位にリセットされるため、大量かつ急激な
電圧降下が生ずる。
セット動作時に全Ｆ／Ｆが同一タイミングにてグランド
（ＧＮＤ）電位にリセットされるため、大量かつ急激な
電圧降下が生ずる。
【０００７】すなわち、図４に示されているように、電
圧特性波形は曲線１１のように変化し、集積回路がＣＭ
ＯＳ構造である場合には回路特有のキックバック分のノ
イズ１２が生じる。このノイズが生じると、ＬＳＩテス
タによるＡＣ試験時のスレッシュホールドレベル１３を
押し下げることになり、正確なＡＣ試験ができない。
圧特性波形は曲線１１のように変化し、集積回路がＣＭ
ＯＳ構造である場合には回路特有のキックバック分のノ
イズ１２が生じる。このノイズが生じると、ＬＳＩテス
タによるＡＣ試験時のスレッシュホールドレベル１３を
押し下げることになり、正確なＡＣ試験ができない。
【０００８】
【発明が解決しようとする課題】上述した従来の集積回
路においては、内部の全Ｆ／Ｆが同一タイミングでリセ
ットされるためＬＳＩテスタによる試験を正しく行うこ
とができない。これを解決する技術が特開平４−２７３
７１３号公報及び特開平４−３１７２１１号公報に開示
されている。これらはいずれも集積回路内の各Ｆ／Ｆの
リセット入力端子に遅延回路を設けてリセット信号を遅
延させるものであり、各遅延回路の遅延量を異なるもの
にしておき各Ｆ／Ｆを段階的にリセットするものであ
る。
路においては、内部の全Ｆ／Ｆが同一タイミングでリセ
ットされるためＬＳＩテスタによる試験を正しく行うこ
とができない。これを解決する技術が特開平４−２７３
７１３号公報及び特開平４−３１７２１１号公報に開示
されている。これらはいずれも集積回路内の各Ｆ／Ｆの
リセット入力端子に遅延回路を設けてリセット信号を遅
延させるものであり、各遅延回路の遅延量を異なるもの
にしておき各Ｆ／Ｆを段階的にリセットするものであ
る。
【０００９】しかし、これ等の技術においては、全ての
Ｆ／Ｆに対応して遅延回路を設けているため、Ｆ／Ｆの
数が多いときは遅延回路の数も多く、実装面積の増加及
びコストの増加を招くという欠点がある。
Ｆ／Ｆに対応して遅延回路を設けているため、Ｆ／Ｆの
数が多いときは遅延回路の数も多く、実装面積の増加及
びコストの増加を招くという欠点がある。
【００１０】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的は実装面積が増加せ
ず、またコストの増加も少ない構成で、上記のノイズを
防ぐことのできる集積回路を提供することである。
めになされたものであり、その目的は実装面積が増加せ
ず、またコストの増加も少ない構成で、上記のノイズを
防ぐことのできる集積回路を提供することである。
【００１１】
【課題を解決するための手段】本発明による集積回路
は、第１及び第２のフリップフロップ群と、リセット信
号の入力に応答して前記第１及び第２のフリップフロッ
プ群に対して互いに異なるタイミングで該リセット信号
を入力せしめるリセット信号入力手段とを有することを
特徴とする。
は、第１及び第２のフリップフロップ群と、リセット信
号の入力に応答して前記第１及び第２のフリップフロッ
プ群に対して互いに異なるタイミングで該リセット信号
を入力せしめるリセット信号入力手段とを有することを
特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明による集積回路の一実施例の
構成を示すブロック図であり、図３と同等部分は同一符
号により示されている。図において、本発明の一実施例
による集積回路は、内部のＦ／Ｆ３−１〜３−１０を５
つのグループに区分けし、これ等の各グループに対応し
て遅延回路（ディレイゲート）２−１〜２−５が設けら
れた構成になっている。かかる構成によれば、Ｆ／Ｆ３
−１〜３−１０を段階的にリセットすることができるの
である。
構成を示すブロック図であり、図３と同等部分は同一符
号により示されている。図において、本発明の一実施例
による集積回路は、内部のＦ／Ｆ３−１〜３−１０を５
つのグループに区分けし、これ等の各グループに対応し
て遅延回路（ディレイゲート）２−１〜２−５が設けら
れた構成になっている。かかる構成によれば、Ｆ／Ｆ３
−１〜３−１０を段階的にリセットすることができるの
である。
【００１４】より詳細に説明すると、Ｆ／Ｆ３−９〜３
−１０の各マスタリセット端子には遅延回路２−１を介
してマスタリセット信号１０１が入力される。従って、
遅延回路２−１による遅延時間だけ遅れてＦ／Ｆ３−９
〜３−１０がリセットされる。
−１０の各マスタリセット端子には遅延回路２−１を介
してマスタリセット信号１０１が入力される。従って、
遅延回路２−１による遅延時間だけ遅れてＦ／Ｆ３−９
〜３−１０がリセットされる。
【００１５】また、Ｆ／Ｆ３−７〜３−８の各マスタリ
セット端子には遅延回路２−１及び２−２を介してマス
タリセット信号１０１が入力される。従って、Ｆ／Ｆ３
−９〜３−１０よりさらに遅延回路２−２による遅延時
間だけ遅れてＦ／Ｆ３−７〜３−８がリセットされる。
セット端子には遅延回路２−１及び２−２を介してマス
タリセット信号１０１が入力される。従って、Ｆ／Ｆ３
−９〜３−１０よりさらに遅延回路２−２による遅延時
間だけ遅れてＦ／Ｆ３−７〜３−８がリセットされる。
【００１６】以下同様に各Ｆ／Ｆに対してマスタリセッ
ト信号１０１が分配され、同一タイミングでグランド電
位にリセットされるＦ／Ｆの数が減少するのである。そ
して、遅延回路によって分配されているため、ファンア
ウトの容量制限を満足することができる。
ト信号１０１が分配され、同一タイミングでグランド電
位にリセットされるＦ／Ｆの数が減少するのである。そ
して、遅延回路によって分配されているため、ファンア
ウトの容量制限を満足することができる。
【００１７】次に、以上の構成とされた本実施例の集積
回路の電圧特性について図２を参照して説明する。な
お、図２において、図４と同等部分は同一符号により示
されている。
回路の電圧特性について図２を参照して説明する。な
お、図２において、図４と同等部分は同一符号により示
されている。
【００１８】図において、本実施例では、図４の波形と
は異なり、曲線１１が緩やかに変化している。これは、
上述の通りマスタリセット動作時において、全Ｆ／Ｆが
段階的な遅延をおいてグランド電位にリセットされるた
め、少量ずつの緩やかな電圧降下が生じるのである。従
って、キックバックによるノイズ１２が図示の如く小さ
なものに抑えられる。よって、ノイズ１２が小さいた
め、ＬＳＩテスタによるＡＣ試験時のスレッシュホール
ドレベル１３を押上げることはなく、正確にテストが行
えるのである。
は異なり、曲線１１が緩やかに変化している。これは、
上述の通りマスタリセット動作時において、全Ｆ／Ｆが
段階的な遅延をおいてグランド電位にリセットされるた
め、少量ずつの緩やかな電圧降下が生じるのである。従
って、キックバックによるノイズ１２が図示の如く小さ
なものに抑えられる。よって、ノイズ１２が小さいた
め、ＬＳＩテスタによるＡＣ試験時のスレッシュホール
ドレベル１３を押上げることはなく、正確にテストが行
えるのである。
【００１９】
【発明の効果】以上説明したように本発明は、集積回路
内のＦ／Ｆをグループに区分けし、グループ単位で段階
的にリセットすることにより、マスタリセット時に発生
するノイズが小さくなり、正確に集積回路をテストでき
るという効果がある。
内のＦ／Ｆをグループに区分けし、グループ単位で段階
的にリセットすることにより、マスタリセット時に発生
するノイズが小さくなり、正確に集積回路をテストでき
るという効果がある。
【図１】本発明の実施例による集積回路の内部構成を示
すブロック図である。
すブロック図である。
【図２】図１の集積回路のマスタリセット時の電圧特性
を示す波形図である。
を示す波形図である。
【図３】従来の集積回路の内部構成を示すブロック図で
ある。
ある。
【図４】図３の集積回路のマスタリセット時の電圧特性
を示す波形図である。
を示す波形図である。
１ マスタリセット外部入力端子 ２−１〜２−５ 遅延回路 ３−１〜３−１０ フリップフロップ
Claims (2)
- 【請求項１】 第１及び第２のフリップフロップ群と、
リセット信号の入力に応答して前記第１及び第２のフリ
ップフロップ群に対して互いに異なるタイミングで該リ
セット信号を入力せしめるリセット信号入力手段とを有
することを特徴とする集積回路。 - 【請求項２】 前記リセット信号入力手段は、前記第１
及び第２のフリップフロップ群の夫々に対応して設けら
れ対応フリップフロップ群への前記リセット信号の入力
を互いに異なる時間遅延させる第１及び第２の遅延回路
を有することを特徴とする請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289643A JPH07142963A (ja) | 1993-11-19 | 1993-11-19 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5289643A JPH07142963A (ja) | 1993-11-19 | 1993-11-19 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142963A true JPH07142963A (ja) | 1995-06-02 |
Family
ID=17745899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5289643A Withdrawn JPH07142963A (ja) | 1993-11-19 | 1993-11-19 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278370A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | 半導体装置の設計方法および半導体装置 |
-
1993
- 1993-11-19 JP JP5289643A patent/JPH07142963A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278370A (ja) * | 2005-03-28 | 2006-10-12 | Fujitsu Ltd | 半導体装置の設計方法および半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |