JPH07130880A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH07130880A JPH07130880A JP5272684A JP27268493A JPH07130880A JP H07130880 A JPH07130880 A JP H07130880A JP 5272684 A JP5272684 A JP 5272684A JP 27268493 A JP27268493 A JP 27268493A JP H07130880 A JPH07130880 A JP H07130880A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係
り、さらに詳しくは、負荷トランジスタが駆動トランジ
スタおよび選択トランジスタと共に、半導体基板上に直
接形成された完全ＣＭＯＳ型スタティクランダムアクセ
スメモリ（ＳＲＡＭ）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a complete CMOS static random access memory (SRAM) in which a load transistor is formed directly on a semiconductor substrate together with a driving transistor and a selection transistor. Regarding
【０００２】[0002]
【従来の技術】４Ｍｂあるいは１６Ｍｂ用ＳＲＡＭのメ
モリセルとして、Ｐチャネル型薄膜トランジスタ（ＴＦ
Ｔ）を負荷トランジスタとして用いたＳＲＡＭ用メモリ
セルが開発されている。このＴＦＴ負荷型ＳＲＡＭ用メ
モリセルは、高抵抗負荷型ＳＲＡＭ用メモリに比較し
て、スタンバイ時の消費電力が少なく、安定性に優れて
いる。また、負荷トランジスタが半導体基板上に形成さ
れたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセル
に比較して、高集積化に優れている。2. Description of the Related Art A P-channel thin film transistor (TF) is used as a memory cell of an SRAM for 4 Mb or 16 Mb.
A memory cell for SRAM using T) as a load transistor has been developed. The TFT load type SRAM memory cell consumes less power during standby and is excellent in stability as compared with the high resistance load type SRAM memory cell. Further, the load transistor is excellent in high integration as compared with a bulk CMOS memory cell for a complete SRAM in which a load transistor is formed on a semiconductor substrate.
【０００３】ところが、ＴＦＴ負荷型ＳＲＡＭ用メモリ
セルは、その製造プロセスが煩雑であると言う課題を有
している。そこで、バルク構造の完全ＣＭＯＳ型ＳＲＡ
Ｍ用メモリセルが見直されている。バルク構造の完全Ｃ
ＭＯＳ型ＳＲＡＭ用メモリは、ＴＦＴ負荷型ＳＲＡＭ用
メモリに比較して、製造工程が単純であると共に、動作
時に高電流を得ることができ、メモリの安定性にも優れ
ている。However, the TFT load type SRAM memory cell has a problem that its manufacturing process is complicated. Therefore, the bulk CMOS complete SRA
The M memory cell is being reviewed. Bulk structure complete C
The MOS type SRAM memory has a simpler manufacturing process as compared with the TFT load type SRAM memory, can obtain a high current during operation, and is excellent in memory stability.
【０００４】バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メ
モリセルの等価回路を図８に示す。図８に示すように、
このメモリセルは、フリップフロップ回路を構成する一
対の駆動トランジスタＤＱ1，ＤＱ2と、メモリセルの選
択用の選択トランジスタＳＱ3，ＳＱ4と、負荷トランジ
スタＬＱ5，ＬＱ6とを有する。選択トランジスタＳＱ
3，ＳＱ4は、ワード線Ｗに生じるゲート電圧に応じて、
トランジスタをオン状態とし、駆動トランジスタＤＱ
1，ＤＱ2で構成されるフリップフロップ回路に記憶して
ある情報をビット線ｂおよび反転ビット線ｂ’に送信す
るようになっている。FIG. 8 shows an equivalent circuit of a memory cell for a complete CMOS type SRAM having a bulk structure. As shown in FIG.
This memory cell has a pair of drive transistors DQ1 and DQ2 forming a flip-flop circuit, select transistors SQ3 and SQ4 for selecting a memory cell, and load transistors LQ5 and LQ6. Select transistor SQ
3, SQ4, depending on the gate voltage generated on the word line W,
Turn transistor on and drive transistor DQ
Information stored in the flip-flop circuit composed of 1 and DQ2 is transmitted to the bit line b and the inverted bit line b '.
【０００５】バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メ
モリセルでは、メモリセルのサイズを効率的に縮小化す
ることができるトランジスタおよび配線のレイアウトパ
ターンが重要である。最近では、図９に示すレイアウト
パターンのＳＲＡＭ用メモリセルＭＣが開発されてい
る。このメモリセルＭＣでは、セル毎に、不純物拡散層
４が二列配列され、この不純物拡散層４に対して直交す
る方向に、ゲート電極２が４列配置してある。In a complete CMOS type SRAM memory cell having a bulk structure, a layout pattern of transistors and wirings which can efficiently reduce the size of the memory cell is important. Recently, the SRAM memory cell MC having the layout pattern shown in FIG. 9 has been developed. In this memory cell MC, the impurity diffusion layers 4 are arranged in two rows for each cell, and the gate electrodes 2 are arranged in four rows in a direction orthogonal to the impurity diffusion layers 4.
【０００６】４列のゲート電極２の内の外側の二列のゲ
ート電極２が、ワード線Ｗ1,Ｗ2 となり、これらワード
線と不純物拡散層４との交差部に、選択トランジスタＳ
Ｑ3,ＳＱ4が形成してある。また、中央の二列のゲート
電極２，２と不純物拡散層４との交差部に、負荷トラン
ジスタＬＱ5，ＬＱ6と駆動トランジスタＤＱ1,ＤＱ2 が
形成してある。負荷トランジスタＬＱ5,ＬＱ6 は、Ｐ型
の不純物拡散層上に形成され、選択トランジスタＳＱ3,
ＳＱ4 と駆動トランジスタＤＱ1,ＤＱ2 とは、Ｎ型不純
物拡散層の上に形成してある。Of the four columns of gate electrodes 2, the outer two columns of gate electrodes 2 become word lines W1 and W2, and select transistors S are formed at the intersections of these word lines and impurity diffusion layers 4.
Q3 and SQ4 are formed. Further, load transistors LQ5 and LQ6 and drive transistors DQ1 and DQ2 are formed at the intersections of the central two rows of gate electrodes 2 and 2 and the impurity diffusion layer 4. The load transistors LQ5 and LQ6 are formed on the P-type impurity diffusion layer and are connected to the select transistors SQ3 and
The SQ4 and the drive transistors DQ1 and DQ2 are formed on the N-type impurity diffusion layer.
【０００７】これらトランジスタは、図８に示す回路を
構成するように、その上に積層される第１中間導電層
６、第２中間導電層８および金属配線層１０で接続され
る。アルミニウム配線層などで構成される金属配線層１
０は、ビット線ｂ、反転ビット線ｂ’および電源線ＶSS
となる。These transistors are connected by a first intermediate conductive layer 6, a second intermediate conductive layer 8 and a metal wiring layer 10 which are laminated thereon so as to form the circuit shown in FIG. Metal wiring layer 1 composed of aluminum wiring layer, etc.
0 is the bit line b, the inverted bit line b ′, and the power supply line V SS
Becomes
【０００８】図９に示す従来例では、電源線ＶSSは、隣
接するメモリセルと共用されるので、１メモリセルＭＣ
当り、２．５列の金属配線層１０が通ることになる。In the conventional example shown in FIG. 9, since the power supply line V SS is shared by the adjacent memory cells, one memory cell MC
Therefore, the metal wiring layer 10 in 2.5 columns passes through.
【０００９】[0009]
【発明が解決しようとする課題】このようなレイアウト
のメモリセルでは、Ｎ型不純物拡散層４の上に、選択ト
ランジスタＳＱ3，ＳＱ4と駆動トランジスタＤＱ1，Ｄ
Ｑ2とが４個一列に配置されることから、横方向に短
く、縦方向に長いメモリセルＭＣとなっている。金属配
線層１０は、１メモリセルＭＣ毎に、２．５列のピッチ
で、縦方向に延びて配線される。In the memory cell having such a layout, the select transistors SQ3 and SQ4 and the drive transistors DQ1 and DQ are formed on the N-type impurity diffusion layer 4.
Since four Q2's are arranged in a row, the memory cell MC is short in the horizontal direction and long in the vertical direction. The metal wiring layer 10 extends in the vertical direction and is wired at a pitch of 2.5 columns for each memory cell MC.
【００１０】このため、図９に示すレイアウトパターン
では、金属配線層１０相互間のピッチ幅および配線幅が
狭くなり、ビット線の寄生容量およびビット線抵抗の増
大が問題となる。また、金属配線層１０間のピッチが狭
いと、配線の信頼性が低下すると共に、配線加工も困難
になってくるという課題を有している。Therefore, in the layout pattern shown in FIG. 9, the pitch width and wiring width between the metal wiring layers 10 are narrowed, and the parasitic capacitance of the bit line and the bit line resistance increase. Further, when the pitch between the metal wiring layers 10 is narrow, there are problems that the reliability of the wiring is lowered and the wiring processing becomes difficult.
【００１１】本発明は、このような実状に鑑みてなさ
れ、ビット線の寄生容量と抵抗を低減し、アクセス時間
を短縮し、配線の信頼性を向上させ、配線加工を容易に
したバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセル
を提供することを目的とする。The present invention has been made in view of such circumstances, and has a bulk structure in which parasitic capacitance and resistance of bit lines are reduced, access time is shortened, reliability of wiring is improved, and wiring processing is facilitated. An object is to provide a memory cell for a complete CMOS type SRAM.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体記憶装置は、各メモリセル毎
に、半導体基板上に形成された三列の不純物拡散層と、
これら三列の不純物拡散層の上に、ゲート絶縁層を介し
て、不純物拡散層に対して略直交するように形成された
三列のゲート電極層とを有し、上記三列のゲート電極層
のうちの中央に位置する中央ゲート電極が、メモリセル
のワード線に相当し、この中央ゲート電極と上記不純物
拡散層との交差部に、選択トランジスタが形成してあ
り、上記中央ゲート電極以外の他の二列の側方ゲート電
極と上記不純物拡散層との交差部には、それぞれ駆動ト
ランジスタと負荷トランジスタとが形成してある。In order to achieve the above object, a semiconductor memory device according to the present invention comprises, for each memory cell, three rows of impurity diffusion layers formed on a semiconductor substrate,
On these three rows of impurity diffusion layers, there are three rows of gate electrode layers formed so as to be substantially orthogonal to the impurity diffusion layers via the gate insulating layer, and the three rows of gate electrode layers are provided. A central gate electrode located in the center of the above corresponds to the word line of the memory cell, and a select transistor is formed at the intersection of the central gate electrode and the impurity diffusion layer. A drive transistor and a load transistor are formed at the intersections of the other two rows of side gate electrodes and the impurity diffusion layer.
【００１３】上記三列の不純物拡散層の内の一列の第１
不純物拡散層が、Ｐ型不純物拡散層であり、他の二列の
第２，第３不純物拡散層が、Ｎ型不純物拡散層であり、
しかも、上記Ｐ型不純物拡散層は、上記中央ゲート電極
との交差部で分離されていることが好ましい。The first of the three rows of the impurity diffusion layers
The impurity diffusion layer is a P-type impurity diffusion layer, the other two rows of second and third impurity diffusion layers are N-type impurity diffusion layers,
Moreover, it is preferable that the P-type impurity diffusion layer is separated at the intersection with the central gate electrode.
【００１４】上記第２，第３不純物拡散層は、メモリセ
ル内で、第１不純物拡散層との離間距離よりも相互に近
接して、点対象位置に配置されることが好ましい。上記
第２不純物拡散層または第３不純物拡散層と上記二列の
側方ゲート電極との交差部の一部には、ゲート電極の下
部に位置する埋め込み拡散層が形成してあることが好ま
しい。It is preferable that the second and third impurity diffusion layers are arranged at point-symmetrical positions in the memory cell closer to each other than the distance from the first impurity diffusion layer. It is preferable that a buried diffusion layer located below the gate electrode is formed at a part of an intersection of the second impurity diffusion layer or the third impurity diffusion layer and the two rows of side gate electrodes.
【００１５】上記一対の負荷トランジスタと、一対の駆
動トランジスタと、一対の選択トランジスタとは、上記
ゲート電極の上に積層される多層配線層により、スタテ
ィクランダムアクセスメモリのメモリセルとなるように
接続してある。The pair of load transistors, the pair of drive transistors, and the pair of select transistors are connected by a multilayer wiring layer laminated on the gate electrode so as to be a memory cell of a static random access memory. I am doing it.
【００１６】[0016]
【作用】本発明の半導体記憶装置では、三列の不純物拡
散層に対して略直交するように、三列のゲート電極を配
置し、中央部のゲート電極をワード線とするレイアウト
パターンなので、メモリセルが横長になり、メモリセル
のセル面積を増大させることなく、ワード線に対して略
直角方向に配列される金属配線層のピッチ間隔および配
線幅を大きくすることができる。その結果、金属配線層
で構成されるビット線の寄生容量および抵抗を大幅に低
減することができ、メモリセルに対するアクセス速度が
向上する。In the semiconductor memory device of the present invention, since the gate electrodes in three columns are arranged so as to be substantially orthogonal to the impurity diffusion layers in three columns and the gate electrode in the central portion serves as a word line, the memory pattern is Since the cells become horizontally long, the pitch interval and the wiring width of the metal wiring layers arranged in the direction substantially perpendicular to the word lines can be increased without increasing the cell area of the memory cell. As a result, the parasitic capacitance and resistance of the bit line formed of the metal wiring layer can be significantly reduced, and the access speed to the memory cell is improved.
【００１７】また、金属配線層相互間の配線ピッチを大
きくできることから、配線の信頼性が向上すると共に、
配線加工が容易になる。Since the wiring pitch between the metal wiring layers can be increased, the reliability of the wiring is improved and
Wiring becomes easy.
【００１８】[0018]
【実施例】以下、本発明に係る半導体記憶装置を、図面
に示す実施例に基づき、詳細に説明する。図１は本発明
の一実施例に係るＳＲＡＭ用メモリセルにおける不純物
拡散層のレイアウトパターンを示す平面図、図２は同実
施例に係るメモリセルにおけるゲート電極のレイアウト
パターンを示す平面図、図３は同実施例に係るメモリセ
ルにおける第１中間導電層のレイアウトパターンを示す
平面図、図４は同実施例に係るメモリセルにおける第２
中間導電層のレイアウトパターンを示す平面図、図５は
同実施例に係るメモリセルにおける金属配線層のレイア
ウトパターンを示す平面図、図６は図２に示すVI−VI線
に沿う要部断面図、図７は図２に示すVII−VII線に沿う
要部断面図、図８はＳＲＡＭ用メモリセルの等価回路図
である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor memory device according to the present invention will be described below in detail with reference to the embodiments shown in the drawings. 1 is a plan view showing a layout pattern of an impurity diffusion layer in an SRAM memory cell according to one embodiment of the present invention, FIG. 2 is a plan view showing a layout pattern of a gate electrode in a memory cell according to the embodiment, and FIG. FIG. 4 is a plan view showing a layout pattern of the first intermediate conductive layer in the memory cell according to the same embodiment, and FIG. 4 is a second view in the memory cell according to the same embodiment.
FIG. 5 is a plan view showing the layout pattern of the intermediate conductive layer, FIG. 5 is a plan view showing the layout pattern of the metal wiring layer in the memory cell according to the embodiment, and FIG. 6 is a sectional view of the principal part taken along the line VI-VI shown in FIG. 7 is a sectional view of a main part taken along the line VII-VII shown in FIG. 2, and FIG. 8 is an equivalent circuit diagram of an SRAM memory cell.
【００１９】図１〜７に示すように、本実施例に係るＳ
ＲＡＭ用メモリセルＭＣは、半導体基板１１の上に、負
荷トランジスタＬＱ5，ＬＱ6と、選択トランジスタＳＱ
3，ＳＱ4と、駆動トランジスタＤＱ1，ＤＱ2とを直接形
成したバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセ
ルである。図６，７に示す半導体基板１１の上には、図
１に示すように、各メモリセルＭＣ毎に、三列の第１，
第２，第３不純物拡散層１２ａ，１２ｂ，１２ｃが形成
されるように、選択酸化による素子分離領域（ＬＯＣＯ
Ｓ）１４が形成してある。As shown in FIGS. 1 to 7, S according to the present embodiment.
The RAM memory cell MC includes a load transistor LQ5 and LQ6 and a select transistor SQ on the semiconductor substrate 11.
3, SQ4 and drive transistors DQ1 and DQ2 are directly formed in a bulk CMOS memory cell for a complete CMOS SRAM. On the semiconductor substrate 11 shown in FIGS. 6 and 7, as shown in FIG.
An element isolation region (LOCO) formed by selective oxidation is formed so that the second and third impurity diffusion layers 12a, 12b, 12c are formed.
S) 14 is formed.
【００２０】不純物拡散層１２ａ，１２ｂ，１２ｃの上
には、図２に示すように、各メモリセルＭＣ毎に、側方
ゲート電極１６ａ，１６ｃおよび中央ゲート電極１６ｂ
が、不純物拡散層に対して略直交するように形成してあ
る。不純物拡散層１２ａ，１２ｂ，１２ｃは、これら三
列のゲート電極１６ａ，１６ｂ，１６ｃが、ＬＯＣＯＳ
１４の上に形成された後で、不純物のイオン注入を行う
ことにより自己整合的に形成される。三列の不純物拡散
層の内、最も左側に位置する第１不純物拡散層１２ａ
は、Ｐ型不純物拡散層であり、他の二列の不純物拡散層
１２ｂ，１２ｃは、Ｎ型の不純物拡散層である。On the impurity diffusion layers 12a, 12b and 12c, as shown in FIG. 2, side gate electrodes 16a and 16c and a central gate electrode 16b are provided for each memory cell MC.
However, it is formed so as to be substantially orthogonal to the impurity diffusion layer. In the impurity diffusion layers 12a, 12b, 12c, the gate electrodes 16a, 16b, 16c in these three columns are LOCOS.
After it is formed on 14, it is formed in a self-aligned manner by performing ion implantation of impurities. Of the three rows of impurity diffusion layers, the first impurity diffusion layer 12a located on the leftmost side
Is a P-type impurity diffusion layer, and the other two columns of impurity diffusion layers 12b and 12c are N-type impurity diffusion layers.
【００２１】半導体基板として、Ｐ型半導体基板を用い
た場合には、Ｐ型不純物拡散層である第１不純物拡散層
１２ａは、Ｎ型ウェル領域の表面に形成する必要がある
ことから、Ｐ型の第１不純物拡散層１２ａと、Ｎ型の第
２，第３不純物拡散層の間隔を、第２，第３不純物拡散
層１２ｂ，１２ｃ間の間隔よりも広めに設定する。When a P-type semiconductor substrate is used as the semiconductor substrate, the first impurity diffusion layer 12a which is a P-type impurity diffusion layer needs to be formed on the surface of the N-type well region. The distance between the first impurity diffusion layer 12a and the N-type second and third impurity diffusion layers 12a and 12c is set to be wider than the distance between the second and third impurity diffusion layers 12b and 12c.
【００２２】第２，第３不純物拡散層１２ｂ，１２ｃ
は、メモリセルＭＣ内で、点対象位置に配置してある。
また、第１不純物拡散層１２ａ，１２ａは、メモリセル
ＭＣ内の中央ゲート電極１６ｂが配置される部分で図
１，２中の上下に分離され、中央ゲート電極の中心線に
対して線対象に配置してある。これら不純物拡散層は、
後述するトランジスタのソース・ドレイン領域となる。Second and third impurity diffusion layers 12b and 12c
Are arranged at point target positions in the memory cell MC.
Further, the first impurity diffusion layers 12a and 12a are vertically separated in FIGS. 1 and 2 in a portion where the central gate electrode 16b in the memory cell MC is arranged, and are line-symmetric with respect to the center line of the central gate electrode. It is arranged. These impurity diffusion layers are
It becomes a source / drain region of a transistor described later.
【００２３】不純物拡散層１２ａ，１２ｂ，１２ｃは、
上述したようにゲート電極の形成後に形成されるので、
ゲート電極との交差部には、原則として形成されない
が、回路の都合上、図１，２に示す側方ゲート電極１６
ａと第２不純物拡散層１２ｂとの交差部では、埋め込み
拡散層１８を半導体基板の表面に予め形成する必要があ
る（図７参照）。The impurity diffusion layers 12a, 12b and 12c are
As described above, since it is formed after the gate electrode is formed,
Although not formed in principle at the intersection with the gate electrode, the side gate electrode 16 shown in FIGS.
At the intersection of a and the second impurity diffusion layer 12b, it is necessary to previously form the buried diffusion layer 18 on the surface of the semiconductor substrate (see FIG. 7).
【００２４】図６，７に示すように、ゲート電極１６
ａ，１６ｂ，１６ｃと、半導体基板１１との間には、ゲ
ート絶縁層６２が形成してある。ゲート電極１６ａ，１
６ｂ，１６ｃは、たとえばポリシリコン層あるいはポリ
サイド層（ポリシリコンとシリサイドとの積層構造）な
どで構成される。ゲート絶縁層６２は、半導体基板１１
の表面を熱酸化して得られる酸化シリコン層などで構成
される。半導体基板１１は、たとえばＰ型シリコン基板
で構成される。As shown in FIGS. 6 and 7, the gate electrode 16
A gate insulating layer 62 is formed between a, 16 b, 16 c and the semiconductor substrate 11. Gate electrode 16a, 1
6b and 16c are formed of, for example, a polysilicon layer or a polycide layer (a laminated structure of polysilicon and silicide). The gate insulating layer 62 is formed on the semiconductor substrate 11
It is composed of a silicon oxide layer obtained by thermally oxidizing the surface of the. The semiconductor substrate 11 is composed of, for example, a P-type silicon substrate.
【００２５】不純物拡散層１２ａ，１２ｂ，１２ｃおよ
びゲート電極層１６ａ，１６ｂ，１６ｃを、図１，２に
示すレイアウトパターンにすることで、第１不純物拡散
層１２ａと側方ゲート電極１６ａ，１６ｂとの交差部に
は、Ｐチャネル型の負荷トランジスタＬＱ5，ＬＱ6が形
成される。また、中央ゲート電極１６ｂは、メモリセル
ＭＣのワード線Ｗに相当し、このゲート電極１６ｂとＮ
型の第２，第３不純物拡散層１２ｂ，１２ｃとの交差部
には、Ｎチャネルの選択トランジスタＳＱ3，ＳＱ4が形
成される。さらに、一方の側方ゲート電極１６ａと第３
不純物拡散層１２ｃとの交差部には、一方のＮチャネル
駆動トランジスタＤＱ1 が形成され、他方の側方ゲート
電極１６ｃと第２不純物拡散層１２ｂとの交差部には、
他方のＮチャネル駆動トランジスタＤＱ2が形成され
る。The impurity diffusion layers 12a, 12b, 12c and the gate electrode layers 16a, 16b, 16c are arranged in the layout patterns shown in FIGS. 1 and 2 to form the first impurity diffusion layer 12a and the side gate electrodes 16a, 16b. P-channel type load transistors LQ5 and LQ6 are formed at the intersections of. The central gate electrode 16b corresponds to the word line W of the memory cell MC, and the gate electrodes 16b and N
N-channel select transistors SQ3 and SQ4 are formed at intersections with the second and third impurity diffusion layers 12b and 12c of the mold. Furthermore, one side gate electrode 16a and the third gate electrode 16a
One N-channel drive transistor DQ1 is formed at the intersection with the impurity diffusion layer 12c, and the other side gate electrode 16c and the second impurity diffusion layer 12b are provided at the intersection.
The other N-channel drive transistor DQ2 is formed.
【００２６】これらトランジスタを用いて、図８に示す
メモリセルの回路を構成するため、各トランジスタのソ
ース・ドレイン領域およびゲート電極は、次に示す中間
導電層および金属配線層で接続される。図６，７に示す
ように、ゲート電極１６ａ，１６ｂ，１６ｃの上には、
第１層間絶縁層６４が成膜される。第１層間絶縁層６４
は、たとえば酸化シリコン層、ＰＳＧ層、ＢＰＳＧ層な
どで構成される。この第１層間絶縁層６４の上に、図３
に示すパターンで、第１中間導電層２０ａ，２０ｂ，２
０ｃ，２０ｄが形成される。これら第１中間導電層は、
たとえばポリシリコン層で構成され、ホトリソグラフィ
技術により、図３に示すパターンに加工される。Since these transistors are used to form the circuit of the memory cell shown in FIG. 8, the source / drain regions and gate electrodes of each transistor are connected by the intermediate conductive layer and metal wiring layer shown below. As shown in FIGS. 6 and 7, on the gate electrodes 16a, 16b, 16c,
The first interlayer insulating layer 64 is formed. First interlayer insulating layer 64
Is formed of, for example, a silicon oxide layer, a PSG layer, a BPSG layer, or the like. On the first interlayer insulating layer 64, as shown in FIG.
And the first intermediate conductive layers 20a, 20b, 2
0c and 20d are formed. These first intermediate conductive layers are
For example, it is composed of a polysilicon layer and processed into a pattern shown in FIG. 3 by a photolithography technique.
【００２７】これら第１中間導電層を成膜する前に、図
６，７に示す第１層間絶縁層６４には、図３に示すコン
タクトホール２２，２４，２６，２８，３０，３２が形
成され、これらコンタクトホールを通して、第１中間導
電層２０ａ，２０ｂ，２０ｃ，２０ｄが図２に示す不純
物拡散層１２ａ，１２ｂ，１２ｃに接続している。図３
に示す第１中間導電層のうち、導電層２０ａは、ビット
線コンタクト位置をずらすための導電層であり、導電層
２０ｂ，２０ｃは、図８に示すメモリセルの記憶ノード
と負荷トランジスタＬＱ5，ＬＱ6とを接続するための導
電層であり、導電層２０ｄは、電源電圧線ＶSSの取り出
し位置をずらすための導電層である。Before forming these first intermediate conductive layers, the contact holes 22, 24, 26, 28, 30, 32 shown in FIG. 3 are formed in the first interlayer insulating layer 64 shown in FIGS. The first intermediate conductive layers 20a, 20b, 20c and 20d are connected to the impurity diffusion layers 12a, 12b and 12c shown in FIG. 2 through these contact holes. Figure 3
Among the first intermediate conductive layers shown in FIG. 7, the conductive layer 20a is a conductive layer for shifting the bit line contact position, and the conductive layers 20b and 20c are the storage nodes of the memory cell and the load transistors LQ5 and LQ6 shown in FIG. And the conductive layer 20d is a conductive layer for shifting the extraction position of the power supply voltage line V SS .
【００２８】第１中間導電層の上には、図６，７に示す
ように、第２中間絶縁層６６が成膜してある。第２中間
絶縁層６６は、たとえば酸化シリコン層、ＰＳＧ層また
はＢＰＳＧ層などで構成してある。この第２中間絶縁層
６８の上に、図４に示すパターンで、第２中間導電層３
４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅが形成される。
これら第２中間導電層は、たとえばポリシリコン層で構
成され、ホトリソグラフィ技術により、図４に示すパタ
ーンに加工される。A second intermediate insulating layer 66 is formed on the first intermediate conductive layer, as shown in FIGS. The second intermediate insulating layer 66 is composed of, for example, a silicon oxide layer, a PSG layer or a BPSG layer. The second intermediate conductive layer 3 is formed on the second intermediate insulating layer 68 in the pattern shown in FIG.
4a, 34b, 34c, 34d, 34e are formed.
These second intermediate conductive layers are made of, for example, a polysilicon layer and processed into a pattern shown in FIG. 4 by photolithography.
【００２９】これら第２中間導電層を成膜する前に、図
６，７に示す第２層間絶縁層６６および第１層間絶縁層
６４には、図４に示すコンタクトホール３６，３８，４
０，４２，４４，４６，４８，４９が形成され、これら
コンタクトホールを通して、第２中間導電層３４ａ，３
４ｂ，３４ｃ，３４ｄ，３４ｅが図２に示す不純物拡散
層１２ａ，１２ｃ、側方ゲート電極１６ａ，１６ｃ、図
３に示す第１中間導電層２０ｂ，２０ｃに接続してい
る。Before forming these second intermediate conductive layers, the contact holes 36, 38, 4 shown in FIG. 4 are formed in the second interlayer insulating layer 66 and the first interlayer insulating layer 64 shown in FIGS.
0, 42, 44, 46, 48, 49 are formed, and the second intermediate conductive layers 34a, 3 are formed through these contact holes.
4b, 34c, 34d and 34e are connected to the impurity diffusion layers 12a and 12c shown in FIG. 2, the side gate electrodes 16a and 16c, and the first intermediate conductive layers 20b and 20c shown in FIG.
【００３０】図４に示す第２中間導電層のうち、導電層
３４ａ，３４ｂは、図８に示す回路において、一方のＣ
ＭＯＳインバータの出力を他方のＣＭＯＳインバータの
入力に接続するための導電層である。また、導電層３４
ｃは、図８に示すメモリセルの回路において、基準電位
Ｖssに接続するための導電層である。また、導電層３４
ｄは、電源電圧線ＶSSの取り出し位置をずらすための導
電層である。さらに、導電層３４ｅは、ビット線の取り
出し位置をずらすための導電層である。Of the second intermediate conductive layers shown in FIG. 4, the conductive layers 34a and 34b are C of one side in the circuit shown in FIG.
It is a conductive layer for connecting the output of the MOS inverter to the input of the other CMOS inverter. In addition, the conductive layer 34
c is a conductive layer for connecting to the reference potential V ss in the circuit of the memory cell shown in FIG. In addition, the conductive layer 34
Reference numeral d is a conductive layer for shifting the extraction position of the power supply voltage line V SS . Further, the conductive layer 34e is a conductive layer for shifting the extraction position of the bit line.
【００３１】これら第２中間導電層３４ａ，３４ｂ，３
４ｃ，３４ｄ，３４ｅの上には、図６，７に示すよう
に、第３層間絶縁層６８および必要に応じて平坦化層７
０が成膜してある。第３層間絶縁層６８は、たとえば酸
化シリコン層、ＰＳＧ層、ＢＰＳＧ層などで構成され、
平坦化層７０は、たとえばＳＯＧ層などで構成される。These second intermediate conductive layers 34a, 34b, 3
As shown in FIGS. 6 and 7, a third interlayer insulating layer 68 and, if necessary, a planarizing layer 7 are formed on the layers 4c, 34d, and 34e.
0 is deposited. The third interlayer insulating layer 68 is composed of, for example, a silicon oxide layer, a PSG layer, a BPSG layer, or the like,
The flattening layer 70 is composed of, for example, an SOG layer.
【００３２】平坦化層７０の上に、たとえば図５に示す
パターンで、アルミニウム配線層などで構成される金属
配線層５０ａ，５０ｂ，５０ｃ，５０ｄが形成される。
金属配線層が形成される前に、その下に配置される平坦
化層および層間絶縁層には、コンタクトホール５２，５
４，５６，５８，６０が形成される。これらコンタクト
ホールを通して、金属配線層は、その下に位置する第１
中間導電層２０ａ，２０ｄおよび第２中間導電層３４
ｅ，３４ｄに接続される。そして、金属配線層５０ａ
が、反転ビット線ｂ’となり、金属配線層５０ｂがビッ
ト線ｂとなり、金属配線層５０ｃが電源電圧線ＶSSとな
る。On the flattening layer 70, metal wiring layers 50a, 50b, 50c and 50d formed of aluminum wiring layers are formed in the pattern shown in FIG. 5, for example.
Before the metal wiring layer is formed, the contact holes 52, 5 are formed in the planarizing layer and the interlayer insulating layer which are arranged below the metal wiring layer.
4, 56, 58 and 60 are formed. Through these contact holes, the metal wiring layer has a first
Intermediate conductive layers 20a, 20d and second intermediate conductive layer 34
e, 34d. Then, the metal wiring layer 50a
Becomes the inverted bit line b ′, the metal wiring layer 50b becomes the bit line b, and the metal wiring layer 50c becomes the power supply voltage line V SS .
【００３３】なお、本実施例のメモリセルＭＣでは、隣
接するセル間で、境界線に対して線対象になるようにレ
イアウトされるが、図５に示すように、金属配線層に関
しては、対象性が崩れている。すなわち隣のメモリセル
のビット線用金属配線層５０ｄのビット線コンタクトホ
ール６０は、図５に示す位置に形成される。これは、コ
ンタクトホール５８とコンタクトホール５４，６０とを
可能な限り引き離すためである。また、これに関連し
て、金属配線層５０ａ，５０ｂ，５０ｃの対象性も一部
崩される。The memory cells MC of this embodiment are laid out so as to be line symmetrical with respect to the boundary line between adjacent cells. However, as shown in FIG. The sex is broken. That is, the bit line contact hole 60 of the bit line metal wiring layer 50d of the adjacent memory cell is formed at the position shown in FIG. This is to separate the contact hole 58 and the contact holes 54 and 60 as much as possible. Further, in relation to this, the symmetry of the metal wiring layers 50a, 50b, 50c is also partially broken.
【００３４】本実施例に係るＳＲＡＭ用メモリセルＭＣ
では、三列の不純物拡散層１２ａ，１２ｂ，１２ｃに対
して略直交するように、三列のゲート電極１６ａ，１６
ｂ，１６ｃを配置し、中央部のゲート電極１６ｂをワー
ド線Ｗとするレイアウトパターンなので、メモリセルＭ
Ｃが横長になる。そのため、メモリセルＭＣのセル面積
を増大させることなく、ワード線Ｗに対して略直角方向
に配列される金属配線層５０ａ，５０ｂ，５０ｃのピッ
チ間隔および配線幅を大きくすることができる。その結
果、金属配線層で構成されるビット線ｂ，ｂ’の寄生容
量および抵抗を大幅に低減することができ、メモリセル
に対するアクセス速度が向上する。SRAM memory cell MC according to the present embodiment
Then, the three rows of gate electrodes 16a, 16 are arranged so as to be substantially orthogonal to the three rows of impurity diffusion layers 12a, 12b, 12c.
b and 16c are arranged and the layout pattern is such that the gate electrode 16b in the central portion is the word line W, the memory cell M
C becomes horizontal. Therefore, without increasing the cell area of the memory cell MC, the pitch interval and the wiring width of the metal wiring layers 50a, 50b, 50c arranged in the direction substantially perpendicular to the word line W can be increased. As a result, the parasitic capacitance and resistance of the bit lines b and b ′ formed of the metal wiring layer can be significantly reduced, and the access speed to the memory cell is improved.
【００３５】また、金属配線層５０ａ，５０ｂ，５０ｃ
相互間の配線ピッチを大きくできることから、配線の信
頼性が向上すると共に、配線加工が容易になる。たとえ
ば、０．２５μｍルールの微細加工技術を用いて、本実
施例に係るメモリセルＭＣを実現すると、メモリセルＭ
Ｃのセルサイズは、２．８μｍ×２．０μｍ＝５．６μ
ｍ2 となり、そのセルの縦横比は、１．４となり、従来
に比べて横長になることが証明される。また、金属配線
層間のピッチは、１．１２μｍと大きく、金属配線層に
おける動作速度遅延はかなり改善することができる。Further, the metal wiring layers 50a, 50b, 50c
Since the mutual wiring pitch can be increased, the reliability of the wiring is improved and the wiring processing is facilitated. For example, when the memory cell MC according to the present embodiment is realized by using the fine processing technology of the 0.25 μm rule, the memory cell M
The cell size of C is 2.8 μm × 2.0 μm = 5.6 μ
m 2 , and the aspect ratio of the cell was 1.4, which proves that the cell is horizontally longer than the conventional one. Further, the pitch between the metal wiring layers is as large as 1.12 μm, and the operation speed delay in the metal wiring layers can be considerably improved.
【００３６】ちなみに、図９に示す従来のレイアウトパ
ターンのメモリセルを０．５μｍルールの微細加工技術
を用いて実現すると、セルサイズは、４．６μｍ×４．
０μｍ＝１８．４μｍ2 となり、そのセルの縦横比は
１．１５である。なお、本発明は、上述した実施例に限
定されるものではなく、本発明の範囲内で種々に改変す
ることができる。By the way, when the memory cell having the conventional layout pattern shown in FIG. 9 is realized by using the fine processing technology of 0.5 μm rule, the cell size is 4.6 μm × 4.
0 μm = 18.4 μm 2 , and the aspect ratio of the cell is 1.15. The present invention is not limited to the above-mentioned embodiments, but can be modified in various ways within the scope of the present invention.
【００３７】[0037]
【発明の効果】以上説明してきたように、本発明によれ
ば、メモリセルが横長になり、メモリセルのセル面積を
増大させることなく、ワード線に対して略直角方向に配
列される金属配線層のピッチ間隔および配線幅を大きく
することができる。その結果、金属配線層で構成される
ビット線の寄生容量および抵抗を大幅に低減することが
でき、メモリセルに対するアクセス速度が向上する。As described above, according to the present invention, the memory cell becomes laterally long, and the metal wiring is arranged in a direction substantially perpendicular to the word line without increasing the cell area of the memory cell. It is possible to increase the pitch interval of layers and the wiring width. As a result, the parasitic capacitance and resistance of the bit line formed of the metal wiring layer can be significantly reduced, and the access speed to the memory cell is improved.
【００３８】また、金属配線層相互間の配線ピッチを大
きくできることから、配線の信頼性が向上すると共に、
配線加工が容易になる。Since the wiring pitch between the metal wiring layers can be increased, the reliability of the wiring is improved and
Wiring becomes easy.
【図１】図１は本発明の一実施例に係るＳＲＡＭ用メモ
リセルにおける不純物拡散層のレイアウトパターンを示
す平面図である。FIG. 1 is a plan view showing a layout pattern of an impurity diffusion layer in an SRAM memory cell according to an embodiment of the present invention.
【図２】図２は同実施例に係るメモリセルにおけるゲー
ト電極のレイアウトパターンを示す平面図である。FIG. 2 is a plan view showing a layout pattern of gate electrodes in the memory cell according to the embodiment.
【図３】図３は同実施例に係るメモリセルにおける第１
中間導電層のレイアウトパターンを示す平面図である。FIG. 3 is a first diagram of a memory cell according to the first embodiment.
FIG. 6 is a plan view showing a layout pattern of an intermediate conductive layer.
【図４】図４は同実施例に係るメモリセルにおける第２
中間導電層のレイアウトパターンを示す平面図である。FIG. 4 is a second view of the memory cell according to the second embodiment.
FIG. 6 is a plan view showing a layout pattern of an intermediate conductive layer.
【図５】図５は同実施例に係るメモリセルにおける金属
配線層のレイアウトパターンを示す平面図である。FIG. 5 is a plan view showing a layout pattern of a metal wiring layer in the memory cell according to the example.
【図６】図６は図２に示すVI−VI線に沿う要部断面図で
ある。6 is a cross-sectional view of a main part taken along the line VI-VI shown in FIG.
【図７】図７は図２に示すVII−VII線に沿う要部断面図
である。7 is a cross-sectional view of a main part taken along the line VII-VII shown in FIG.
【図８】図８はＳＲＡＭ用メモリセルの等価回路図であ
る。FIG. 8 is an equivalent circuit diagram of an SRAM memory cell.
【図９】従来例に係るＳＲＡＭ用メモリセルのレイアウ
トパターンを示す平面図である。FIG. 9 is a plan view showing a layout pattern of an SRAM memory cell according to a conventional example.
１１… 半導体基板 １２ａ… 第１不純物拡散層 １２ｂ… 第２不純物拡散層 １２ｃ… 第３不純物拡散層 １４… ＬＯＣＯＳ １６ａ… 側方ゲート電極 １６ｂ… 中央ゲート電極 １６ｃ… 側方ゲート電極 １８… 埋め込み拡散層 ２０ａ，２０ｂ，２０ｃ，２０ｄ… 第１中間導電層 ３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ… 第２中間
導電層 ５０ａ，５０ｂ，５０ｃ… 金属配線層 ６２… ゲート絶縁層 ＤＱ1，ＤＱ2… 駆動トランジスタ ＳＱ3，ＳＱ4… 選択トランジスタ ＬＱ5，ＬＱ6… 負荷トランジスタ ｂ… ビット線 ｂ’… 反転ビット線 Ｗ… ワード線 ＭＣ… メモリセル11 ... Semiconductor substrate 12a ... 1st impurity diffusion layer 12b ... 2nd impurity diffusion layer 12c ... 3rd impurity diffusion layer 14 ... LOCOS 16a ... Side gate electrode 16b ... Central gate electrode 16c ... Side gate electrode 18 ... Embedded diffusion layer 20a, 20b, 20c, 20d ... 1st intermediate | middle conductive layer 34a, 34b, 34c, 34d, 34e ... 2nd intermediate | middle conductive layer 50a, 50b, 50c ... Metal wiring layer 62 ... Gate insulating layer DQ1, DQ2 ... Drive transistor SQ3, SQ4 ... Select transistors LQ5, LQ6 ... Load transistors b ... Bit line b '... Inverted bit line W ... Word line MC ... Memory cell
Claims (5)
トランジスタと一対の駆動トランジスタと一対の選択ト
ランジスタとで構成されるメモリセルを有する半導体装
置であって、 各メモリセル毎に、半導体基板上に形成された三列の不
純物拡散層と、 これら三列の不純物拡散層の上に、ゲート絶縁層を介し
て、不純物拡散層に対して略直交するように形成された
三列のゲート電極層とを有し、 上記三列のゲート電極層のうちの中央に位置する中央ゲ
ート電極が、メモリセルのワード線に相当し、この中央
ゲート電極と上記不純物拡散層との交差部に、選択トラ
ンジスタが形成してあり、 上記中央ゲート電極以外の他の二列の側方ゲート電極と
上記不純物拡散層との交差部には、それぞれ駆動トラン
ジスタと負荷トランジスタとが形成してある半導体記憶
装置。1. A semiconductor device having a memory cell composed of a pair of load transistors, a pair of drive transistors, and a pair of selection transistors formed on a semiconductor substrate, wherein each memory cell has a semiconductor substrate. Three rows of impurity diffusion layers formed above, and three rows of gate electrodes formed on these three rows of impurity diffusion layers so as to be substantially orthogonal to the impurity diffusion layers via a gate insulating layer. A central gate electrode located in the center of the three columns of gate electrode layers corresponds to the word line of the memory cell, and is selected at the intersection of the central gate electrode and the impurity diffusion layer. A transistor is formed, and a drive transistor and a load transistor are formed at the intersections of the two rows of side gate electrodes other than the central gate electrode and the impurity diffusion layer, respectively. That the semiconductor memory device.
１不純物拡散層が、Ｐ型不純物拡散層であり、他の二列
の第２，第３不純物拡散層が、Ｎ型不純物拡散層であ
り、しかも、上記Ｐ型不純物拡散層は、上記中央ゲート
電極との交差部で分離されている請求項１に記載の半導
体記憶装置。2. One of the three rows of impurity diffusion layers is a P-type impurity diffusion layer, and the other two rows of second and third impurity diffusion layers are N-type impurities. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a diffusion layer, and the P-type impurity diffusion layer is separated at an intersection with the central gate electrode.
セル内で、第１不純物拡散層との離間距離よりも相互に
近接して、点対象位置に配置される請求項２に記載の半
導体記憶装置。3. The memory cell according to claim 2, wherein the second and third impurity diffusion layers are arranged at point target positions closer to each other than a distance from the first impurity diffusion layer in the memory cell. Semiconductor memory device.
拡散層と上記二列の側方ゲート電極との交差部の一部に
は、ゲート電極の下部に位置する埋め込み拡散層が形成
してある請求項２または３に記載の半導体記憶装置。4. A buried diffusion layer located below the gate electrode is formed at a part of an intersection of the second impurity diffusion layer or the third impurity diffusion layer and the two rows of side gate electrodes. The semiconductor memory device according to claim 2 or 3.
駆動トランジスタと、一対の選択トランジスタとは、上
記ゲート電極の上に積層される多層配線層により、スタ
ティクランダムアクセスメモリのメモリセルとなるよう
に接続してある請求項１〜４に記載の半導体記憶装置。5. The pair of load transistors, the pair of drive transistors, and the pair of select transistors become a memory cell of a static random access memory by a multilayer wiring layer laminated on the gate electrode. 5. The semiconductor memory device according to claim 1, which is connected to.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966321A (en) * | 1996-03-28 | 1999-10-12 | Hyundai Electronics Industries Co., Ltd. | SRAM cell having increased cell ratio |
| JPH11297856A (en) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | Static semiconductor memory |
| US6160298A (en) * | 1996-07-15 | 2000-12-12 | Nec Corporation | Full CMOS SRAM cell comprising Vcc and Vss buses on both sides of each of complementary data lines on a single level |
| JP2005039294A (en) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | Semiconductor memory device |
| JP4501164B2 (en) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | Semiconductor memory device |
| JP2012178590A (en) * | 1998-05-01 | 2012-09-13 | Sony Corp | Semiconductor memory device |
-
1993
- 1993-10-29 JP JP27268493A patent/JP3237346B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966321A (en) * | 1996-03-28 | 1999-10-12 | Hyundai Electronics Industries Co., Ltd. | SRAM cell having increased cell ratio |
| US6162673A (en) * | 1996-03-28 | 2000-12-19 | Hyundai Electronics Industries Co. Ltd. | Method of manufacturing SRAM cell |
| US6160298A (en) * | 1996-07-15 | 2000-12-12 | Nec Corporation | Full CMOS SRAM cell comprising Vcc and Vss buses on both sides of each of complementary data lines on a single level |
| JPH11297856A (en) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | Static semiconductor memory |
| JP4501164B2 (en) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | Semiconductor memory device |
| JP2012178590A (en) * | 1998-05-01 | 2012-09-13 | Sony Corp | Semiconductor memory device |
| JP2012186510A (en) * | 1998-05-01 | 2012-09-27 | Sony Corp | Semiconductor memory device |
| JP2014123782A (en) * | 1998-05-01 | 2014-07-03 | Sony Corp | Semiconductor memory device |
| JP2005039294A (en) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | Semiconductor memory device |
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