JPH07122984A - Fet gate drive circuit - Google Patents

Fet gate drive circuit

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JPH07122984A
JPH07122984A JP24776993A JP24776993A JPH07122984A JP H07122984 A JPH07122984 A JP H07122984A JP 24776993 A JP24776993 A JP 24776993A JP 24776993 A JP24776993 A JP 24776993A JP H07122984 A JPH07122984 A JP H07122984A
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JP
Japan
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channel element
fet
transistor
emitter
collector
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Application number
JP24776993A
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Japanese (ja)
Inventor
Minoru Ishikawa
稔 石川
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Publication date
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Abstract

PURPOSE:To shorten the switching on/off time of an FET. CONSTITUTION:The plus (E) of a power source is connected with the emitter of a first P channel element T 1. The collector of the first P channel element T 1 and the base of a second P channel element are connected and the collector of the first P channel element T 1 and the emitter of the second P channel element T 2 are connected via a diode D 1. The collector of the second P channel element T 2 is connected with the O volt line of a power source. The voltage between the emitter of the second P channel T 2 and the O volt line is defined as the output voltage to the gate of an FET.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、FET(電界効果トラ
ンジスタ)を高速でスイッチングするFETゲートドラ
イブ回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a FET gate drive circuit for switching FETs (field effect transistors) at high speed.

【0002】[0002]

【背景の技術】図5に従来の代表的なFETゲートドラ
イブ回路の構成を示す。図5においてトランジスタT3
に、FET(符号Q1)に対するスイッチング信号が入
力されると、トランジスタT1とトランジスタT3とは
互いに反転した動作を行う。すなわち、上記スイッチン
グ信号によりトランジスタT1がオンのとき、トランジ
スタT1のコレクタ電流がダイオードD1を通じ、FE
T(Q1)のゲートソースに流入し、FET(Q1)の
ゲート電圧を上昇させる。
BACKGROUND ART FIG. 5 shows a configuration of a typical conventional FET gate drive circuit. In FIG. 5, the transistor T3
When a switching signal for the FET (reference numeral Q1) is input to the transistor T1, the transistor T1 and the transistor T3 perform operations that are inverted from each other. That is, when the transistor T1 is turned on by the switching signal, the collector current of the transistor T1 passes through the diode D1 and
It flows into the gate source of T (Q1) and raises the gate voltage of the FET (Q1).

【0003】上記スイッチング信号によりトランジスタ
T1がオフになると、FET(Q1)のゲート電圧はト
ランジスタT2のエミッタ,ベースを通じ抵抗R2に流
れる。この電流がトランジスタT2のベース電流とな
り、トランジスタの増幅率倍された電流が流れる。この
電流がFET(Q1)のゲート電圧を放電させる。
When the transistor T1 is turned off by the switching signal, the gate voltage of the FET (Q1) flows through the resistor R2 through the emitter and base of the transistor T2. This current becomes the base current of the transistor T2, and the current multiplied by the amplification factor of the transistor flows. This current discharges the gate voltage of the FET (Q1).

【0004】[0004]

【発明が解決しようとする課題】図5に示すような従来
のFETゲートドライブ回路では、トランジスタT1の
エミッタ側に負荷(FETのゲート)を接続している。
この場合、トランジスタT1のコレクタ電流と時間の積
で、トランジスタT1のエミッタ電流が上昇するので、
トランジスタT1のベース電流はエミッタ電圧の上昇と
共に低下する。このため、FET(Q1)のゲート電圧
の立ち上がりが遅くなり、スイッチングオン(ON)時
間が長くなる。また、トランジスタT1がオフした場
合、FET(Q1)のゲート電圧は、抵抗R2により決
まる電流で放電する。これにより、スイッチングオフ
(OFF)の時間が長くなる。この点を考慮して、スイ
ッチングオフ時間を短くするために、抵抗R2の抵抗値
を低くすると、トランジスタT1がオンのときの電流が
増加し、トランジスタT1の発熱量が大きくなる。
In the conventional FET gate drive circuit as shown in FIG. 5, a load (gate of FET) is connected to the emitter side of the transistor T1.
In this case, the product of the collector current of the transistor T1 and the time increases the emitter current of the transistor T1.
The base current of the transistor T1 decreases as the emitter voltage rises. Therefore, the rise of the gate voltage of the FET (Q1) is delayed, and the switching on (ON) time is lengthened. When the transistor T1 is turned off, the gate voltage of the FET (Q1) is discharged with a current determined by the resistor R2. As a result, the time for switching off (OFF) becomes long. In consideration of this point, if the resistance value of the resistor R2 is reduced in order to shorten the switching off time, the current when the transistor T1 is on increases and the heat generation amount of the transistor T1 increases.

【0005】以上述べたように、従来例には、性能向上
についてなお、改善すべき余地がある。
As described above, there is still room for improvement in performance in the conventional example.

【0006】そこで、本発明の目的は、発熱量の増加を
伴うことなく、スイッチングのオンオフ時間を短縮する
ことの可能な、FETゲートドライブ回路を提供するこ
とにある。
Therefore, an object of the present invention is to provide an FET gate drive circuit capable of shortening the switching on / off time without increasing the amount of heat generation.

【0007】[0007]

【課題を解決するための手段】このような目的を達成す
るために、請求項1の発明は、電源のプラスに第1のP
チャンネル素子のエミッタを接続し、該第1のPチャン
ネル素子のコレクタと第2のPチャンネル素子のベース
とを接続すると共に前記第1のPチャンネル素子のコレ
クタと前記第2のPチャンネル素子のエミッタとをダイ
オードを介して接続し、該第2のPチャンネル素子のコ
レクタを電源のOボルトラインに接続し、前記第2のP
チャンネルのエミッタと該Oボルトラインとの間の電圧
をFETのゲートへの出力電圧としたことを特徴とす
る。
In order to achieve such an object, the invention of claim 1 provides a positive power source with a first P
The emitter of the channel element is connected, the collector of the first P-channel element is connected to the base of the second P-channel element, and the collector of the first P-channel element and the emitter of the second P-channel element are connected. Are connected through a diode, and the collector of the second P-channel element is connected to the O volt line of the power source, and the second P-channel element is connected to the second P-channel element.
The voltage between the emitter of the channel and the O volt line is used as the output voltage to the gate of the FET.

【0008】請求項2の発明は、Pチャンネル素子のコ
レクタとNチャンネル素子のコレクタを直列接続し、電
源の+側と前記Pチャンネル素子のエミッタとを接続
し、前記Nチャンネル素子のエミッタを電源のOボルト
ラインに接続し、前記電源の+側と前記Pチャンネル素
子のエミッタとの間、又は前記Nチャンネル素子のエミ
ッタと前記電源のOボルトラインとの間のいずれかの間
に抵抗を設け、前記Pチャンネル素子のベースおよび前
記Nチャンネル素子のベースを接続し、この接続部分を
スイッチング信号の入力となし、当該両素子のコレクタ
と前記電源のOボルトの間の電圧をFETゲートへの出
力電圧としたことを特徴とする。
According to a second aspect of the invention, the collector of the P-channel element and the collector of the N-channel element are connected in series, the + side of the power source is connected to the emitter of the P-channel element, and the emitter of the N-channel element is the power source. And a resistor is provided either between the + side of the power source and the emitter of the P-channel element, or between the emitter of the N-channel element and the O-volt line of the power source. , A base of the P-channel element and a base of the N-channel element are connected to each other, and the connection portion is used as an input of a switching signal, and a voltage between the collectors of the both elements and the O volt of the power source is output to an FET gate. It is characterized in that it is a voltage.

【0009】請求項3の発明は、前記Pチャンネル素子
のベースに第1のツェナーダイオードのカソードを接続
し、前記Nチャンネル素子へのベースに第2のツェナー
ダイオードのアノードを接続し、当該第1および第2の
ツェナーダイオードの他端を接続した部分を前記スイッ
チング信号の入力となしたことを特徴とする。
According to a third aspect of the present invention, the cathode of the first Zener diode is connected to the base of the P-channel element, and the anode of the second Zener diode is connected to the base of the N-channel element. And a portion where the other end of the second Zener diode is connected is used as an input of the switching signal.

【0010】[0010]

【作用】本発明では、FETのゲートドライブ素子にP
チャンネル素子を用いて、かつ、FETのゲート電圧と
無関係な回路構成とすることにより、スイッチングオン
時間の短縮を図る。また、FETのゲート放電回路にN
チャンネル素子を用いることによりNチャンネル素子へ
の入力信号がFETのゲート電圧と無関係になり、スイ
ッチングオフ時間が短縮される。
In the present invention, P is used as the gate drive element of the FET.
The switching-on time is shortened by using a channel element and by adopting a circuit configuration independent of the gate voltage of the FET. In addition, N is added to the gate discharge circuit of the FET.
By using the channel element, the input signal to the N-channel element becomes independent of the gate voltage of the FET, and the switching off time is shortened.

【0011】[0011]

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。なお、以下に図1〜図4により述べる実
施例と図5の従来例との間で共通の回路部品には同一の
符号を示しており、従来例に対する相違点を詳細に述べ
ることにする。
Embodiments of the present invention will now be described in detail with reference to the drawings. 1 to 4 and the conventional example shown in FIG. 5 are designated by the same reference numerals, and differences from the conventional example will be described in detail.

【0012】本実施例では、スイッチングオン/オフ時
間を短くするために、負荷(FET)ドライブ用のスイ
ッチング素子のスイッチングをFET(Q1)のゲート
電圧に無関係に行なうようにしたことに特徴がある。
This embodiment is characterized in that the switching element for driving the load (FET) is switched independently of the gate voltage of the FET (Q1) in order to shorten the switching on / off time. .

【0013】図1は、スイッチングオン時間を短縮する
ようにした第1実施例の回路構成を示す。
FIG. 1 shows a circuit configuration of a first embodiment in which the switching on time is shortened.

【0014】この例では、トランジスタT1にPチャン
ネル素子を用いている。トランジスタT1のエミッタ側
と電源のプラス(+)Eを接続し、トランジスタT1の
コレクタとトランジスタT2(Pチャンネル素子)のベ
ースとを接続する。トランジスタT1のベースとトラン
ジスタT3(Nチャンネル素子)の間には抵抗R1を設
置する。トランジスタT1のコレクタとトランジスタT
2のエミッタとの間にダイオードD1が順方向に設置さ
れ、さらに、そのダイオードD1と、FET(Q1)の
ゲートが接続される。トランジスタT2のコレクタと電
源のOVラインが接続される。
In this example, a P-channel element is used for the transistor T1. The emitter side of the transistor T1 is connected to the plus (+) E of the power source, and the collector of the transistor T1 is connected to the base of the transistor T2 (P-channel element). A resistor R1 is provided between the base of the transistor T1 and the transistor T3 (N-channel element). The collector of the transistor T1 and the transistor T
A diode D1 is installed in the forward direction between the two emitters, and the diode D1 is connected to the gate of the FET (Q1). The collector of the transistor T2 is connected to the OV line of the power supply.

【0015】上述したようにFET(Q1)のゲート立
ち上がり電圧はこのFETのゲート電流と時間の積で決
まるので、スイッチング時間を短縮するために、この回
路ではゲート電流を大きくするようにしている。この回
路では図1に示すように、トランジスタT1のコレクタ
電流であり、これの増幅率(HFE)で割った値がベー
ス電流である。このベース電流はトランジスタT3のオ
ン時に抵抗R1を流れる電流であり、FET(Q1)の
ゲート電圧とは関係ないE/R1の値で決まる。
As described above, the gate rising voltage of the FET (Q1) is determined by the product of the gate current of this FET and time. Therefore, in order to shorten the switching time, the gate current is increased in this circuit. In this circuit, as shown in FIG. 1, the collector current of the transistor T1 is divided by the amplification factor (HFE) of the collector current to obtain the base current. This base current is a current that flows through the resistor R1 when the transistor T3 is turned on, and is determined by the value of E / R1 that is unrelated to the gate voltage of the FET (Q1).

【0016】スイッチングオン時間に加えて、スイッチ
ングオフ時間を短縮するようにした第2実施例の回路構
成を図2に示す。この例では、電源の+(E)側と、P
チャンネル素子のトランジスタT1のエミッタとを抵抗
R1を介して接続し、トランジスタT1のコレクタとN
チャンネル素子のトランジスタT2とを直列に接続し、
トランジスタT1およびトランジスタT2のゲートを抵
抗R2を介してNチャンネル素子のトランジスタT3の
コレクタに接続する。なお、トランジスタT3のコレク
タは抵抗R3を介して電源の+(E)側に接続される。
トランジスタT1,T2のコレクタ側がFET(Q
1),ゲートに接続される。
FIG. 2 shows a circuit configuration of the second embodiment in which the switching off time is shortened in addition to the switching on time. In this example, the + (E) side of the power source and P
The emitter of the transistor T1 of the channel element is connected via the resistor R1, and the collector of the transistor T1 and N
The transistor T2 of the channel element is connected in series,
The gates of the transistors T1 and T2 are connected to the collector of the transistor T3 of the N-channel element via the resistor R2. The collector of the transistor T3 is connected to the + (E) side of the power source via the resistor R3.
The collector side of the transistors T1 and T2 is FET (Q
1), connected to the gate.

【0017】この回路では、スイッチングオフ時間を短
縮するために、FET(Q1)のゲート放電電流を短時
間で放電できるように配慮している。この回路での放電
電流はトランジスタT2のコレクタ電流であり、またH
FEで割ったベース電流でもある。さらに、このベース
電流は、トランジスタT3がオフしたときの抵抗R2,
R3を流れる電流であり、FET(Q1)のゲート電圧
とは関係しないE/(R2+R3)の値で定まる。
In this circuit, in order to shorten the switching off time, the gate discharge current of the FET (Q1) is designed to be discharged in a short time. The discharge current in this circuit is the collector current of the transistor T2, and H
It is also the base current divided by FE. Further, this base current is applied to the resistance R2 when the transistor T3 is turned off.
It is a current flowing through R3 and is determined by the value of E / (R2 + R3) which is not related to the gate voltage of the FET (Q1).

【0018】トランジスタT1のオンはV≦E−VBE1
であり、トランジスタT2のオンはV>VBE2 である。
電圧VがVBE2 〜E−VBE1 の時は、トランジスタT
1,T2共オンになるので、電源Eの短絡を防ぐため
に、抵抗R1が設置されている。
When the transistor T1 is turned on, V≤E -V BE1
And the on state of the transistor T2 is V> V BE2 .
When the voltage V is V BE2 to E-V BE1 , the transistor T
Since both 1 and T2 are turned on, a resistor R1 is provided in order to prevent a short circuit of the power source E.

【0019】本実施例の他の回路例を図3,図4に示
す。図3に示す回路は図2の第2の実施例における抵抗
R1をNチャンネル素子(トランジスタT2)のエミッ
タ側に接続した例である。図4の回路例は図3の抵抗R
1を省き、トランジスタT1,T2の入力側で電源短絡
保護を行なうようにした例である。このために、抵抗R
2とトランジスタT1,T2のベースの間にツェナーダ
イオードZD1,ZD2を設置する。この例ではツェナ
ーダイオードZD1のカソードをトランジスタT1のベ
ースに接続し、ツェナーダイオードZD2のアノードを
トランジスタT2のベースに接続しこれらツェナーダイ
オードZD1,ZD2の他端を接続する。
Other circuit examples of this embodiment are shown in FIGS. The circuit shown in FIG. 3 is an example in which the resistor R1 in the second embodiment of FIG. 2 is connected to the emitter side of an N-channel element (transistor T2). The circuit example of FIG. 4 is the resistor R of FIG.
In this example, 1 is omitted and power supply short circuit protection is performed on the input side of the transistors T1 and T2. For this reason, the resistance R
Zener diodes ZD1 and ZD2 are installed between the transistor 2 and the bases of the transistors T1 and T2. In this example, the cathode of the Zener diode ZD1 is connected to the base of the transistor T1, the anode of the Zener diode ZD2 is connected to the base of the transistor T2, and the other ends of these Zener diodes ZD1 and ZD2 are connected.

【0020】トランジスタT1のオンはV≦E−(V
ZD1 +VBE1 )、またトランジスタT2のオンはV≧V
ZD2 +VBE、ここでVZD1 ,VZD2 は各ツェナーダイオ
ードの電圧である。VZD2 +VBEE−(VZD1 +VBE
となるように回路を設定することによりトランジスタT
1,T2は同時にオンしないことになる。
When the transistor T1 is turned on, V≤E- (V
ZD1 + V BE1 ), and the transistor T2 is on when V ≧ V
ZD2 + V BE , where V ZD1 and V ZD2 are the voltages of the respective Zener diodes. V ZD2 + V BE E- (V ZD1 + V BE )
By setting the circuit so that
1 and T2 will not be turned on at the same time.

【0021】以上、述べた外に、上述の回路で用いた
P,Nチャンネルのトランジスタの代りにスイッチング
素子として、FETを用いることもできる。
In addition to the above, FET can be used as a switching element instead of the P and N channel transistors used in the above circuit.

【0022】以上、述べた実施例では、Pチャンネル素
子T1の接続構成がFET(Q1)のゲート電圧と無関
係になるので、スイッチングオン時間が短縮化される。
また、Nチャンネル素子(図2〜図4のT2)の接続構
成がFET(Q1)の放電回路部分がFET(Q1)の
ゲート電圧と無関係となるので、スイッチングオフ時間
と無関係となる。また、Pチャンネル素子T1の全てが
FET(Q1)のゲート電流となるので、Pチャンネル
素子T1は高効率となる。以上、述べた例は、スイッチ
ング素子として、P,N型トランジスタで説明したが、
FETを用いることもできる。この場合はエミッタをソ
ース,コレクタをドレン,ベースをゲートと読換える。
In the embodiment described above, the connection configuration of the P-channel element T1 is independent of the gate voltage of the FET (Q1), so that the switching on time is shortened.
Further, the connection configuration of the N-channel element (T2 in FIGS. 2 to 4) is irrelevant to the switching off time because the discharge circuit portion of the FET (Q1) is irrelevant to the gate voltage of the FET (Q1). Further, since all of the P channel element T1 becomes the gate current of the FET (Q1), the P channel element T1 has high efficiency. Although the example described above has been described using the P and N type transistors as the switching element,
A FET can also be used. In this case, the emitter is replaced with the source, the collector with the drain, and the base with the gate.

【0023】[0023]

【発明の効果】以上、説明したように、本発明によれば
FETのスイッチングオン/オフ時間を短縮できるの
で、FETを用いる機器の性能向上に寄与することがで
きる。
As described above, according to the present invention, the switching on / off time of the FET can be shortened, which can contribute to the performance improvement of the device using the FET.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明実施例の回路構成を示す回路図である。FIG. 1 is a circuit diagram showing a circuit configuration of an embodiment of the present invention.

【図2】本発明実施例の他の回路構成を示す回路図であ
る。
FIG. 2 is a circuit diagram showing another circuit configuration of the embodiment of the present invention.

【図3】本発明実施例の他の回路構成を示す回路図であ
る。
FIG. 3 is a circuit diagram showing another circuit configuration of the embodiment of the present invention.

【図4】本発明実施例の他の回路構成を示す回路図であ
る。
FIG. 4 is a circuit diagram showing another circuit configuration of the embodiment of the present invention.

【図5】従来の回路構成を示す回路図である。FIG. 5 is a circuit diagram showing a conventional circuit configuration.

【符号の説明】[Explanation of symbols]

T1〜T3 トランジスタ Q1 FET R1〜R2 抵抗 T1 to T3 transistor Q1 FET R1 to R2 resistance

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 電源のプラスに第1のPチャンネル素子
のエミッタを接続し、該第1のPチャンネル素子のコレ
クタと第2のPチャンネル素子のベースとを接続すると
共に前記第1のPチャンネル素子のコレクタと前記第2
のPチャンネル素子のエミッタとをダイオードを介して
接続し、該第2のPチャンネル素子のコレクタを電源の
Oボルトラインに接続し、前記第2のPチャンネルのエ
ミッタと該Oボルトラインとの間の電圧をFETのゲー
トへの出力電圧としたことを特徴とするFETゲートド
ライブ回路。
1. A positive power source is connected to the emitter of the first P-channel element, the collector of the first P-channel element is connected to the base of the second P-channel element, and the first P-channel is connected. Element collector and the second
The emitter of the P channel element of the second P channel element is connected through a diode, the collector of the second P channel element is connected to the O volt line of the power supply, and the emitter of the second P channel is connected to the O volt line. The FET gate drive circuit, wherein the voltage of is the output voltage to the gate of the FET.
【請求項2】 Pチャンネル素子のコレクタとNチャン
ネル素子のコレクタを直列接続し、電源の+側と前記P
チャンネル素子のエミッタとを接続し、前記Nチャンネ
ル素子のエミッタを電源のOボルトラインに接続し、前
記電源の+側と前記Pチャンネル素子のエミッタとの
間、又は前記Nチャンネル素子のエミッタと前記電源の
Oボルトラインとの間のいずれかの間に抵抗を設け、前
記Pチャンネル素子のベースおよび前記Nチャンネル素
子のベースを接続し、この接続部分をスイッチング信号
の入力となし、当該両素子のコレクタと前記電源のOボ
ルトの間の電圧をFETゲートへの出力電圧としたこと
を特徴とするFETゲートドライブ回路。
2. A collector of a P-channel element and a collector of an N-channel element are connected in series, and the positive side of the power source and the P-side are connected.
The emitter of the channel element is connected, the emitter of the N-channel element is connected to the O-volt line of the power source, and the + side of the power source is connected to the emitter of the P-channel element, or the emitter of the N-channel element and the A resistor is provided between the base of the P-channel element and the base of the N-channel element between the power source and the O-volt line of the power supply, and the connecting portion is used as an input of a switching signal. An FET gate drive circuit, wherein a voltage between the collector and the O volt of the power supply is set as an output voltage to the FET gate.
【請求項3】 前記Pチャンネル素子のベースに第1の
ツェナーダイオードのカソードを接続し、前記Nチャン
ネル素子へのベースに第2のツェナーダイオードのアノ
ードを接続し、当該第1および第2のツェナーダイオー
ドの他端を接続した部分を前記スイッチング信号の入力
となしたことを特徴とする請求項2に記載のFETゲー
トドライブ回路。
3. The cathode of a first Zener diode is connected to the base of the P-channel element, and the anode of a second Zener diode is connected to the base of the N-channel element, and the first and second Zeners are connected. The FET gate drive circuit according to claim 2, wherein a portion where the other end of the diode is connected is used as an input of the switching signal.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507459B1 (en) 1999-03-17 2003-01-14 Tdk Corporation Head slider suspension, head assembly, and information recording and reproducing apparatus with improved wiring pattern

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US6507459B1 (en) 1999-03-17 2003-01-14 Tdk Corporation Head slider suspension, head assembly, and information recording and reproducing apparatus with improved wiring pattern

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