JPH07121090B2 - AGC circuit - Google Patents
AGC circuitInfo
- Publication number
- JPH07121090B2 JPH07121090B2 JP61205714A JP20571486A JPH07121090B2 JP H07121090 B2 JPH07121090 B2 JP H07121090B2 JP 61205714 A JP61205714 A JP 61205714A JP 20571486 A JP20571486 A JP 20571486A JP H07121090 B2 JPH07121090 B2 JP H07121090B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- signal
- agc
- supplied
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Television Receiver Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はビデオ信号のAGC回路に関する。The present invention relates to an AGC circuit for video signals.
この発明はビデオ信号のAGC回路において、入力ビデオ
信号をクランプしてからAGC用の利得制御アンプに供給
するとともに、そのクランプレベルに対応する電圧を利
得制御アンプに供給することにより、デットロックなど
を生じないようにしたものである。According to the present invention, in an AGC circuit for a video signal, an input video signal is clamped and then supplied to a gain control amplifier for AGC, and a voltage corresponding to the clamp level is supplied to the gain control amplifier to prevent deadlock or the like. It was designed so that it would not occur.
家庭用のVTRの記録系に採用されているビデオ信号のAGC
回路は、例えば第４図のように構成されている。Video signal AGC used in home VTR recording systems
The circuit is constructed, for example, as shown in FIG.
すなわち、入力ビデオ信号S0が、カップリングコンデン
サC1を通じてAGC用の利得制御アンプ（１）に供給され
て利得の制御されたビデオ信号S1が取り出される。な
お、このとき、信号S0,S1は、第５図Ａに示すように、
同期パルスPsが負方向である。That is, the input video signal S 0 is supplied to the AGC gain control amplifier (1) through the coupling capacitor C 1 and the gain controlled video signal S 1 is taken out. At this time, the signals S 0 and S 1 are, as shown in FIG.
The sync pulse Ps is in the negative direction.
また、信号S1がAGC電圧の検出回路（形成回路）（２）
に供給されるとともに、同期分離回路（３）に供給され
て同期パルスPsが取り出され、このパルスPsが形成回路
（４）に供給されて同図Ｂに示すように、信号S1のバッ
クポーチ期間に位置するパルスP4が形成され、このパル
スP4が検出回路（２）に供給されてパルスP4の期間にお
ける信号S1のレベルVsを示す電圧V2、すなわち、パルス
PsのレベルVsを示すAGC電圧V2が取り出される。Further, the signal S 1 is a detection circuit (forming circuit) of the AGC voltage (2)
It is supplied to the synchronization supplied to the separation circuit (3) by synchronization pulses Ps is taken out, as indicated by the pulse Ps is supplied to the forming circuit (4) in FIG. B, the signals S 1 back porch A pulse P 4 positioned in the period is formed, and this pulse P 4 is supplied to the detection circuit (2) and the voltage V 2 indicating the level Vs of the signal S 1 during the period of the pulse P 4 , that is, the pulse
The AGC voltage V 2 indicating the level Vs of Ps is taken out.
そして、この電圧V2がアンプ（１）に制御信号として供
給され、信号S1に含まれるパルスPsのレベルVsが所定の
一定値となるように信号S1のレベルが制御され、したが
って、信号S1はAGCの行われたビデオ信号とされる。Then, the voltage V 2 is supplied as a control signal to the amplifier (1), the level of the signals S 1 such that the level Vs of the pulse Ps in the signal S 1 is a predetermined constant value is controlled, therefore, the signal S 1 is a video signal subjected to AGC.
ところが、上述のAGC回路においては、受信チャンネル
の切り換えによるビデオ信号S0の切り換え時や電源オン
時のような過度時、アンプ（１）がフルゲインとなって
しまい、ダイナミンクレンジを越えると、信号S1の波形
が歪み、この結果、検出回路（２）において同期パルス
PsのレベルVsを正しく検出することができなくなり、AG
Cループがデッドロックすることがある。However, in the above AGC circuit, when the video signal S 0 is switched by switching the receiving channel or when the power is turned on, or when the power is turned on, the amplifier (1) becomes full gain, and if the signal exceeds the dynaminc range, the signal is exceeded. The waveform of S 1 is distorted, and as a result, the sync pulse is generated in the detection circuit (2).
The level Vs of Ps cannot be detected correctly, and AG
The C loop can deadlock.
また、入力ビデオ信号S0は、コンデンサC1により交流結
合されているので、アンプ（１）に供給されるとき、AP
Lによりレベル変動を生じてしまい、したがって、アン
プ（１）には、ビデオ信号S1のレベルと、APLによる変
動レベルとの和のレベルに相当するダイナミンクレンジ
が必要とされ、このAGC回路は低電圧動作に適さない。Further, since the input video signal S 0 is AC-coupled by the capacitor C 1, when it is supplied to the amplifier (1), the AP
Therefore, the amplifier (1) is required to have a dynamic range corresponding to the sum of the level of the video signal S 1 and the variation level of APL, and this AGC circuit Not suitable for low voltage operation.
この発明は、これらの問題点を解決しようとするもので
ある。The present invention seeks to solve these problems.
この発明においては、入力ビデオ信号をクランプしてか
らAGC用の利得制御アンプに供給するとともに、そのク
ランプレベルに対応する電圧を利得制御アンプに供給す
る。According to the present invention, the input video signal is clamped and then supplied to the gain control amplifier for AGC, and the voltage corresponding to the clamp level is supplied to the gain control amplifier.
入力ビデオ信号にかかわらず利得制御アンプにおいて正
常な利得制御が行われる。Normal gain control is performed in the gain control amplifier regardless of the input video signal.
第１図において、入力ビデオ信号S0が、コンデンサC1を
通じて利得制御アンプ（１）の同相入力端に供給され
る。In FIG. 1, the input video signal S 0 is supplied to the common mode input terminal of the gain control amplifier (1) through the capacitor C 1 .
この場合、コンデンサC1はカップリング用として働くと
同時に、トランジスタQ1とともにダイオードクランプ回
路（５）を構成するものであり、トランジスタQ1のベー
スに基準電圧Vrが供給され、そのコレクタが電源ライン
に接続され、そのエミッタがアンプ（１）の同相入力端
に接続される。In this case, at the same time the capacitor C 1 serves as a coupling constitutes a diode clamp circuit (5), the transistors Q 1, the reference voltage Vr to the base of the transistor Q 1 is supplied, a collector power supply line , And its emitter is connected to the common mode input terminal of the amplifier (1).
さらに、トランジスタQ2が設けられ、そのベースに電圧
Vrが供給され、そのコレクタが電源ラインに接続され、
そのエミッタと接地との間に定電流源Q12が接続される
とともに、そのエミッタがアンプ（１）の逆相入力端に
接続される。In addition, a transistor Q 2 is provided, the voltage of which is
Vr is supplied, its collector is connected to the power line,
A constant current source Q 12 is connected between the emitter and ground, and the emitter is connected to the negative phase input terminal of the amplifier (1).
また、回路（２）〜（４）は上述と同様に接続される。Further, the circuits (2) to (4) are connected in the same manner as described above.
このような構成において、 VBE：トランジスタQ1,Q2のベース・エミッタ間電圧 とすれば、トランジスタQ1のエミッタ電位が、電圧（Vr
−VBE）よりも低くなったとき、トランジスタQ1はオン
となって、コンデンサC1は充電されるので、アンプ
（１）の同相入力端には、第２図に示すように、シンク
チップが電位（Vr−VBE）にクランプされたビデオ信号S
5が供給される。In such a configuration, if V BE is the base-emitter voltage of the transistors Q 1 and Q 2 , the emitter potential of the transistor Q 1 becomes the voltage (Vr
When it becomes lower than −V BE ), the transistor Q 1 is turned on and the capacitor C 1 is charged, so that the common tip of the amplifier (1) is connected to the sink chip as shown in FIG. Video signal S whose voltage is clamped to the potential (Vr-V BE )
5 is supplied.
また、このとき、トランジスタQ2がエミッタフォロワと
して動作し、電圧（Vr−VBE）がアンプ（１）の逆相入
力端に供給される。At this time, the transistor Q 2 operates as an emitter follower, and the voltage (Vr-V BE ) is supplied to the negative phase input terminal of the amplifier (1).
したがって、アンプ（１）からは上述と同様にして、AG
Cの行われたビデオ信号S1が取り出される。Therefore, from the amplifier (1), the AG
The video signal S 1 subjected to C is taken out.
そして、この場合、アンプ（１）の逆相入力端には、ビ
デオ信号S5のシンクチップレベル（Vr−VBE）と等しい
電位（Vr−VBE）が供給されているので、ビデオ信号S0
の切り換え時や電源オン時のような過渡時、アンプ
（１）がフルゲインとなって信号S1の波形が歪むとして
も、歪むのは大レベルの部分（映像部分）だけであり、
信号S1の小レベルの部分、すなわち、同期パルスPsの部
分の波形は正常であり、したがって、正常なAGC電圧V2
を形成することができるので、AGCループがデッドロッ
クすることがない。In this case, the potential (Vr-V BE ) equal to the sync tip level (Vr-V BE ) of the video signal S 5 is supplied to the negative-phase input terminal of the amplifier (1). 0
Even if the amplifier (1) becomes a full gain and the waveform of the signal S 1 is distorted during a transition such as when switching or when the power is turned on, only the large level portion (video portion) is distorted,
The waveform of the small level portion of the signal S 1 , that is, the portion of the synchronization pulse Ps is normal, and therefore the normal AGC voltage V 2
Can be formed so that the AGC loop does not deadlock.
また、信号S0のAPLが変動しても、アンプ（１）に供給
される信号S5はシンクチップが一定電位（Vr−VBE）ク
ランプされているので、アンプ（１）のダイナミックレ
ンジは、信号S5のレベルに相当する大きさであればよ
く、アンプ（１）のダイナミックレンジを有効に利用で
きるとともに、低電圧化を実現でき、IC化にも適してい
る。Even if the APL of the signal S 0 changes, the signal S 5 supplied to the amplifier (1) has a constant potential (Vr−V BE ) clamped to the sync tip, so that the dynamic range of the amplifier (1) is As long as it has a magnitude corresponding to the level of the signal S 5 , the dynamic range of the amplifier (1) can be effectively used, a low voltage can be realized, and it is suitable for an IC.
さらに、アンプ（１）に供給される信号S5はシンクチッ
プが一定電位（Vr−VBE）にクランプされているととも
に、この電位（Vr−VBE）が逆相入力端に供給されてい
るので、信号S1のシンクチップレベルは一定であり、し
たがって、後段の回路を直結できる。Further, the signal S 5 supplied to the amplifier (1) has the sync tip clamped to a constant potential (Vr-V BE ) and this potential (Vr-V BE ) is supplied to the negative phase input terminal. Therefore, the sync tip level of the signal S 1 is constant, and therefore the circuit in the subsequent stage can be directly connected.
第３図は、アンプ（１）及びクランプ回路（５）の具体
例を示し、この例においては、アンプ（１）は、差動ア
ンプ（11），（12）及びトランジスタQ5,Q6などにより
構成される。FIG. 3 shows a specific example of the amplifier (1) and the clamp circuit (5). In this example, the amplifier (1) is a differential amplifier (11), (12) and transistors Q 5 , Q 6, etc. It is composed of
すなわち、トランジスタQ3,Q4のエミッタ間に抵抗器R1
が接続されるとともに、これらエミッタと接地との間に
定電流源Q13,Q14が接続されて差動アンプ（11）が構成
され、トランジスタQ3のベースにコンデンサC1が接続さ
れ、電源ラインとトランジスタQ2,Q4のコレクタとの間
に、トランジスタQ5,Q6のコレクタ・エミッタ間が接続
され、トランジスタQ5,Q6のベースにバイアス電圧V1が
供給される。That is, a resistor R 1 is placed between the emitters of the transistors Q 3 and Q 4.
Is connected, and constant current sources Q 13 and Q 14 are connected between these emitters and ground to form a differential amplifier (11), and the capacitor C 1 is connected to the base of the transistor Q 3 The collector and the emitters of the transistors Q 5 and Q 6 are connected between the line and the collectors of the transistors Q 2 and Q 4 , and the bias voltage V 1 is supplied to the bases of the transistors Q 5 and Q 6 .
さらに、トランジスタQ7,Q8のエミッタが互いに接続さ
れるとともに、これらエミッタと接地との間に定電流源
Q15が接続されて差動アンプ（12）が構成され、トラン
ジスタQ7,Q8のベースがトランジスタQ5,Q6のエミッタに
接続され、トランジスタQ7のコレクタと電源ラインとの
間に負抵抗器R2が接続され、トランジスタQ8のコレクタ
が電源ラインに接続される。Furthermore, the emitters of the transistors Q 7 and Q 8 are connected to each other, and a constant current source is connected between these emitters and ground.
Q 15 is connected is configured differential amplifier (12), the base of the transistor Q 7, Q 8 is connected to the emitter of the transistor Q 5, Q 6, negative between the collector and a power supply line of the transistor Q 7 The resistor R 2 is connected and the collector of the transistor Q 8 is connected to the power supply line.
また、電源ラインと接地との間に、定電流源Q11と、温
度補償用のダイオードD1と、基準電圧源Vrとが直列接続
され、定電流源Q11とダイオードD1との接続中点がトラ
ンジスタQ1,Q2のベースに接続され、これらトランジス
タQ1,Q2のコレクタが電源ラインに接続され、それらの
エミッタがトランジスタQ3,Q4のベースに接続されると
ともに、トランジスタQ2のエミッタと接地との間に定電
流源Q12が接続される。In addition, a constant current source Q 11 , a temperature compensation diode D 1, and a reference voltage source Vr are connected in series between the power supply line and ground, and the constant current source Q 11 and diode D 1 are connected. point is connected to the base of the transistor Q 1, Q 2, these collectors of the transistors Q 1, Q 2 is connected to the power supply line, with their emitter connected to the base of the transistor Q 3, Q 4, transistor Q A constant current source Q 12 is connected between the second emitter and ground.
さらに、検出回路（２）からのAGC電圧V2が定電流源Q15
にその定電流2I15の制御信号として供給される。Furthermore, the AGC voltage V 2 from the detection circuit (2) is the constant current source Q 15
Is supplied as a control signal for the constant current 2I 15 .
このような構成において、ダイオードD1の順方向電圧を
VBEとすれば、トランジスタQ1,Q2のベース電位は（Vr＋
VBE）となるので、トランジスタQ3,Q4のベース電位は基
準電圧Vrとなる。In such a configuration, the forward voltage of diode D 1 is
If V BE , the base potential of the transistors Q 1 and Q 2 is (Vr +
V BE ), the base potentials of the transistors Q 3 and Q 4 become the reference voltage Vr.
したがって、入力ビデオ信号S0は、シンクチップが電位
Vrにクランプされた信号S5とされ、この信号S5がトラン
ジスタQ3のベースに供給される。Therefore, the input video signal S 0 is
The signal S 5 is clamped to Vr, and this signal S 5 is supplied to the base of the transistor Q 3 .
そして、信号S5がトランジスタQ3のベースに供給される
と、トランジスタQ3,Q4のコレクタには信号S5による差
動電流が流れ、この電流がトランジスタQ5,Q6のダイオ
ード特性により電圧が変換されてトランジスタQ7,Q8に
供給されるので、トランジスタQ7のコレクタにはビデオ
信号S1が取り出される。When the signal S 5 is supplied to the base of the transistor Q 3, a differential current flows due to the signal S 5 to the collector of the transistor Q 3, Q 4, this current by the diode characteristics of the transistor Q 5, Q 6 Since the voltage is converted and supplied to the transistors Q 7 and Q 8 , the video signal S 1 is taken out from the collector of the transistor Q 7 .
そして、この場合、アンプ（１）の利得Ｇは、 Ｇ＝R2I15／（R1I3） I3：トランジスタQ3,Q4の各コレクタ電流 で示されるとともに、電流I15はAGC電圧V2により制御さ
れるので、信号S1はAGCの行われた信号となる。In this case, the gain G of the amplifier (1) is expressed by G = R 2 I 15 / (R 1 I 3 ) I 3 : collector currents of the transistors Q 3 and Q 4 , and the current I 15 is AGC. Since it is controlled by the voltage V 2 , the signal S 1 is an AGC-processed signal.
また、アンプ（１）がフルゲインになっても、信号S1の
直流レベルは（Vcc−R2・I15）以上であるとともに、信
号S1は同期パルスPsが負方向なので、この同期パルスPs
は必ず出力される。Even when the amplifier (1) is at full gain, the DC level of the signal S 1 is (Vcc-R 2 · I 15 ) or higher, and the synchronization pulse Ps of the signal S 1 is in the negative direction.
Is always output.
この発明によれば、アンプ（１）の逆相入力端には、ビ
デオ信号S5のシンクチップレベル（Vr−VBE）と等しい
電位（Vr−VBE）が供給されているので、ビデオ信号S0
の切り換え時や電源オン時のような過渡時、アンプ
（１）がフルゲインとなって信号S1の波形が歪むとして
も、歪むのは大レベルの部分（映像部分）だけであり、
信号S1の小レベルの部分、すなわち、同期パルスPsの部
分の波形は正常であり、したがって、正常なAGC電圧V2
を形成することができるので、AGCループがデッドロッ
クすることがない。According to the present invention, the potential (Vr-V BE ) equal to the sync tip level (Vr-V BE ) of the video signal S 5 is supplied to the negative phase input terminal of the amplifier (1), so that the video signal S 0
Even if the amplifier (1) becomes a full gain and the waveform of the signal S 1 is distorted during a transition such as when switching or when the power is turned on, only the large level portion (video portion) is distorted,
The waveform of the small level portion of the signal S 1 , that is, the portion of the synchronization pulse Ps is normal, and therefore the normal AGC voltage V 2
Can be formed so that the AGC loop does not deadlock.
また、信号S0のAPLが変動しても、アンプ（１）に供給
される信号S5はシンクチップが一定電位（Vr−VBE）ク
ランプされているので、アンプ（１）のダイナミックレ
ンジは、信号S5のレベルに相当する大きさであればよ
く、アンプ（１）のダイナミックレンジを有効に利用で
きるとともに、低電圧化を実現でき、IC化にも適してい
る。Further, even if the APL of the signal S 0 changes, the signal S 5 supplied to the amplifier (1) has a constant potential (Vr−V BE ) clamped to the sync tip, so that the dynamic range of the amplifier (1) is As long as it has a magnitude corresponding to the level of the signal S 5 , the dynamic range of the amplifier (1) can be effectively used, a low voltage can be realized, and it is suitable for an IC.
さらに、アンプ（１）に供給される信号S5はシンクチッ
プが一定電位（Vr−VBE）にクランプされているととも
に、この電位（Vr−VBE）が逆相入力端に供給されてい
るので、信号S1のシンクチップレベルは一定であり、し
たがって、後段の回路を直結できる。Further, the signal S 5 supplied to the amplifier (1) has the sync tip clamped to a constant potential (Vr-V BE ) and this potential (Vr-V BE ) is supplied to the negative phase input terminal. Therefore, the sync tip level of the signal S 1 is constant, and therefore the circuit in the subsequent stage can be directly connected.
第１図、第３図はこの発明の一例の系統図及び接続図、
第２図、第４図、第５図はその説明のための図である。 （１）は利得制御アンプ、（２）は検出回路、（５）は
クランプ回路である。1 and 3 are a system diagram and a connection diagram of an example of the present invention,
FIG. 2, FIG. 4, and FIG. 5 are diagrams for explaining the explanation. (1) is a gain control amplifier, (2) is a detection circuit, and (5) is a clamp circuit.
Claims (1)
にしたがって入力ビデオ信号のシンクチップを所定の電
位にクランプするクランプ回路と、このクランプ回路か
らのビデオ信号が同相入力端に供給される利得制御アン
プと、この利得制御アンプの出力ビデオ信号の同期パル
スのレベルを検出してAGC電圧を形成する検出回路とを
有し、 上記利得制御アンプの逆相入力端に、上記基準電圧源か
らの基準電圧にしたがって上記所定の電位を供給し、 上記AGC電圧を上記利得制御アンプにその制御信号とし
て供給して上記利得制御アンプからAGCの行われたビデ
オ信号を得るようにしたAGC回路。1. A reference voltage source, a clamp circuit for clamping a sync chip of an input video signal to a predetermined potential according to a reference voltage of the reference voltage source, and a video signal from the clamp circuit is supplied to an in-phase input terminal. A gain control amplifier, and a detection circuit that detects the level of the sync pulse of the output video signal of the gain control amplifier to form an AGC voltage.The reference voltage source is connected to the negative phase input terminal of the gain control amplifier. An AGC circuit which supplies the predetermined potential according to the reference voltage from the AGC circuit and supplies the AGC voltage as a control signal to the gain control amplifier to obtain a video signal subjected to AGC from the gain control amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61205714A JPH07121090B2 (en) | 1986-09-01 | 1986-09-01 | AGC circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61205714A JPH07121090B2 (en) | 1986-09-01 | 1986-09-01 | AGC circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361571A JPS6361571A (en) | 1988-03-17 |
| JPH07121090B2 true JPH07121090B2 (en) | 1995-12-20 |
Family
ID=16511479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61205714A Expired - Lifetime JPH07121090B2 (en) | 1986-09-01 | 1986-09-01 | AGC circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121090B2 (en) |
-
1986
- 1986-09-01 JP JP61205714A patent/JPH07121090B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361571A (en) | 1988-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3500442B2 (en) | DC regeneration circuit | |
| JPS6012826B2 (en) | receiving circuit | |
| KR930009191B1 (en) | Signal clamp | |
| JPS606576B2 (en) | signal conversion circuit | |
| JPH07121090B2 (en) | AGC circuit | |
| US3868582A (en) | Af amplifier having constant current consumption | |
| US4812908A (en) | Automatic gain control circuit having a control loop including a current threshold circuit | |
| KR0155615B1 (en) | Synchronizing signal separation circuit of image input apparatus | |
| KR100291237B1 (en) | Clamp circuit | |
| EP0385547A1 (en) | Amplifier arrangement with saturation detection | |
| US5661754A (en) | Receiver arrangement | |
| JPS5934212Y2 (en) | Protection circuit for signal processing circuit | |
| JPH0139014Y2 (en) | ||
| JP2553676B2 (en) | Clamp circuit | |
| JP2902277B2 (en) | Emitter follower output current limiting circuit | |
| JPH0348683B2 (en) | ||
| JP2844796B2 (en) | Amplifier circuit | |
| JPH023586B2 (en) | ||
| JPH0112417Y2 (en) | ||
| SU843205A1 (en) | Pulse amplitude limiter | |
| JPS641820Y2 (en) | ||
| JPH0783215B2 (en) | Peak detection circuit | |
| JPH0411394Y2 (en) | ||
| JPS5838684Y2 (en) | Vertical blanking circuit | |
| JPH07121093B2 (en) | Video output circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |