JPH0711894U - Voltage resonant converter - Google Patents
Voltage resonant converterInfo
- Publication number
- JPH0711894U JPH0711894U JP4464993U JP4464993U JPH0711894U JP H0711894 U JPH0711894 U JP H0711894U JP 4464993 U JP4464993 U JP 4464993U JP 4464993 U JP4464993 U JP 4464993U JP H0711894 U JPH0711894 U JP H0711894U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- switch element
- voltage
- inductor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】 回路効率の優れた入出力絶縁型の電圧共振コ
ンバータを提供する。
【構成】 入力電源Ｖinと入力側グランドＧＮＤ１間に
第１および第２のスイッチ素子Ｑ１，Ｑ２の直列回路を
介設し、各スイッチ素子Ｑ１，Ｑ２には逆向きのダイオ
ードＤ１，Ｄ２と並列接続する。ダイオードＤ１には第
１のコンデンサＣ１を並列接続し、第１のコンデンサＣ
１の両端間に第１のインダクタＬ１と、トランスＴ１の
一次コイルＮ１と、第２のコンデンサＣ２との直列回路
を接続する。二次コイルＮ２には第３のコンデンサＣ３
と第３のダイオードＤ３の直列回路を接続し、第３のダ
イオードＤ３の両端間に第２のインダクタＬ２と第４の
コンデンサＣ４の直列回路からなるＬＣ平滑回路10を接
続する。
(57) [Abstract] [Purpose] To provide an input / output isolated type voltage resonant converter with excellent circuit efficiency. CONSTITUTION: a series circuit of first and second switching elements Q1, Q2 is interposed between the input side ground GND1 and the input power supply V in, parallel with the diode D1, D2 opposite to the switch elements Q1, Q2 Connecting. The first capacitor C1 is connected in parallel to the diode D1, and the first capacitor C1
A series circuit of the first inductor L1, the primary coil N1 of the transformer T1, and the second capacitor C2 is connected between both ends of 1. The secondary coil N2 has a third capacitor C3
And a third diode D3 connected in series, and an LC smoothing circuit 10 including a second inductor L2 and a fourth capacitor C4 connected in series is connected between both ends of the third diode D3.
Description
【０００１】[0001]
本考案は、スイッチング電源等に用いられる電圧共振コンバータに関するもの である。 The present invention relates to a voltage resonance converter used for a switching power supply or the like.
【０００２】[0002]
図８には電圧共振コンバータとして一般的に知られているインダクタンス転流 側コンバータと呼ばれている回路が示されている。この回路は、入力回路の入力 電源Ｖinと入力側グランドＧＮＤ間にＭＯＳ ＦＥＴからなる第１のスイッチ素 子Ｑ１と第２のスイッチ素子Ｑ２の直列回路が介設されている。そして、これら のスイッチ素子Ｑ１，Ｑ２にはそれぞれ逆向きのダイオードＤ１，Ｄ２が並列に 接続されている。また、第１のスイッチ素子Ｑ１には並列に第１のコンデンサＣ 11が接続されており、この第１のコンデンサＣ11の両端間に第１のインダクタＬ 11と第２のコンデンサＣ12の直列回路が接続されている。さらに、この直列回路 の両端間には第２のインダクタＬ12と第３のコンデンサＣ13との直列回路が接続 されている。この第３のコンデンサＣ13の一端側はグランドＧＮＤ側に接続され ており、他端側は出力端ＶOUT となっている。FIG. 8 shows a circuit called an inductance commutation side converter which is generally known as a voltage resonance converter. This circuit is a series circuit of a first switch element Q1 consisting MOS FET between the input power supply V in the input circuit input-side ground GND second switching element Q2 is interposed. Then, diodes D1 and D2 in opposite directions are connected in parallel to these switching elements Q1 and Q2, respectively. Further, a first capacitor C 11 is connected in parallel to the first switch element Q1, and a series circuit of a first inductor L 11 and a second capacitor C 12 is provided between both ends of this first capacitor C 11. It is connected. Further, a series circuit of a second inductor L12 and a third capacitor C13 is connected between both ends of this series circuit. One end of the third capacitor C13 is connected to the ground GND side, and the other end is the output terminal V OUT .
【０００３】 制御回路14は出力端ＶOUT から取り出される出力電圧が一定となるよう第１お よび第２のスイッチ素子Ｑ１，Ｑ２のオン・オフのタイミングおよびパルス幅を 制御するものである。The control circuit 14 controls the on / off timing and pulse width of the first and second switch elements Q1 and Q2 so that the output voltage taken out from the output end V OUT becomes constant.
【０００４】 この種の電圧共振コンバータは、スイッチ素子Ｑ１，Ｑ２が共に零電圧スイッ チング（印加電圧が零電圧の状態でオン・オフスイッチチング動作を行うこと） が可能で、スイッチング損失が解消されており、前記スイッチ素子Ｑ１，Ｑ２の 制御を固定周波数で行える。さらに、前記スイッチ素子Ｑ１，Ｑ２は入力電源Ｖ in とグランドＧＮＤ間に直列に接続されているので、各スイッチ素子Ｑ１，Ｑ２ に加わるピーク電圧が入力電源Ｖinの入力電圧となり、スイッチ素子Ｑ１，Ｑ２ をＭＯＳ ＦＥＴ（電界効果トランジスタ）で構成した場合、スイッチ素子Ｑ１ ，Ｑ２の耐圧を大きくしなくて済むので、スイッチのオン抵抗が小さくなり回路 効率がよい。In this type of voltage resonance converter, both switching elements Q1 and Q2 can perform zero voltage switching (on / off switching operation is performed in a state where the applied voltage is zero voltage), and switching loss is eliminated. Therefore, the switching elements Q1 and Q2 can be controlled at a fixed frequency. Further, the switching elements Q1 and Q2 are connected to the input power source V in Since it is connected in series between the switch and the ground GND, the peak voltage applied to each switch element Q1, Q2inWhen the switch elements Q1 and Q2 are composed of MOS FETs (field effect transistors), it is not necessary to increase the withstand voltage of the switch elements Q1 and Q2, so that the ON resistance of the switch is reduced and the circuit efficiency is improved.
【０００５】[0005]
しかしながら、上記構成の電圧共振コンバータでは入力側と出力側との間でＡ Ｃ絶縁を行うというスイッチング電源に対する一般的要求事項に対して対応でき ないという問題点があった。 However, the voltage resonant converter configured as described above has a problem in that it cannot meet the general requirement for a switching power supply that performs AC insulation between the input side and the output side.
【０００６】 本考案は、上記従来の課題を解決するためになされたものであり、その目的は 、入力側回路と出力側回路との間でＡＣ絶縁を行うことのできる高効率な電圧共 振コンバータを提供することにある。The present invention has been made in order to solve the above-mentioned conventional problems, and an object thereof is to achieve high-efficiency voltage resonance capable of performing AC insulation between an input side circuit and an output side circuit. To provide a converter.
【０００７】[0007]
本考案は上記目的を達成するために、次のように構成されている。すなわち、 トランスの一次側を入力回路とし、トランスの二次側を出力回路とし、入力回路 の入力電源とグランド間には第１のスイッチ素子と第２のスイッチ素子の直列回 路が介設されており、第１のスイッチ素子には第１のダイオードが、第２のスイ ッチ素子には第２のダイオードがそれぞれ逆向き並列に接続され、また、第１の スイッチ素子には等価回路上で並列に第１のコンデンサが接続され、グランドと 入力電源のいずれか一方側と第１、第２のスイッチ素子の接続部との間には前記 トランスの一次コイルと第２のコンデンサの直列回路が接続されており、出力回 路側では第３のダイオードの両端側に前記トランスの二次コイルと第３のコンデ ンサの直列回路が接続されるとともに、第３のダイオードにはＬＣ平滑回路が接 続されており、前記トランスの一次コイルと二次コイルの少くとも一方側コイル には等価回路上で直列に第１のインダクタが接続されていることを特徴としてい る。 The present invention is configured as follows to achieve the above object. That is, the primary side of the transformer is the input circuit, the secondary side of the transformer is the output circuit, and the series circuit of the first switch element and the second switch element is interposed between the input power source of the input circuit and the ground. The first diode is connected to the first switch element in parallel and the second diode is connected to the second switch element in reverse parallel. Also, the first switch element is connected in the equivalent circuit. The first capacitor is connected in parallel with, and the primary coil of the transformer and the second capacitor are connected in series between the ground and either side of the input power source and the connection part of the first and second switch elements. Is connected to the output circuit side, the series circuit of the secondary coil of the transformer and the third capacitor is connected to both ends of the third diode on the output circuit side, and the LC smoothing circuit is connected to the third diode. Continued The first inductor is connected in series on an equivalent circuit to at least one coil of the primary coil and the secondary coil of the transformer.
【０００８】[0008]
【作用】 本考案では、出力回路の出力電圧が低くなると、第２のスイッチ素子のオン期 間が長く、第１のスイッチ素子のオン期間が短くなるように制御される。このス イッチ制御により、第２のスイッチ素子のオン期間にＬＣ平滑回路のインダクタ に蓄積されるエネルギが大きくなり、出力電圧の低下分は補われ、出力電圧の安 定化が図られる。In the present invention, when the output voltage of the output circuit becomes low, the ON period of the second switch element is controlled to be long and the ON period of the first switch element is controlled to be short. This switch control increases the energy stored in the inductor of the LC smoothing circuit during the ON period of the second switch element, compensates for the decrease in the output voltage, and stabilizes the output voltage.
【０００９】 これに対し、出力電圧が高くなったときには、その分、第２のスイッチ素子の オン期間が短くなり、第１のスイッチ素子のオン期間が長くなる結果、第２のス イッチ素子のオン期間にＬＣ平滑回路のインダクタに蓄積されるエネルギが小さ くなって、出力電圧の上昇分を相殺する方向に作用し、出力電圧の安定化が図ら れる。On the other hand, when the output voltage becomes higher, the ON period of the second switch element becomes shorter and the ON period of the first switch element becomes longer accordingly, and as a result, the ON period of the second switch element increases. The energy stored in the inductor of the LC smoothing circuit becomes small during the ON period, and acts to cancel out the increase in the output voltage, stabilizing the output voltage.
【００１０】 また、入力回路と出力回路の間にトランスが介設されているので、入力回路と 出力回路との間のＡＣ絶縁が完全に図られる。Further, since the transformer is provided between the input circuit and the output circuit, the AC insulation between the input circuit and the output circuit is completely achieved.
【００１１】[0011]
以下、本考案の実施例を図面に基づいて説明する。図１には本考案に係る電圧 共振コンバータの第１の実施例が示されている。この図において、トランスＴ１ の一次側は入力回路となっており、同トランスＴ１の二次側は出力回路となって いる。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a first embodiment of the voltage resonant converter according to the present invention. In this figure, the primary side of the transformer T1 is an input circuit, and the secondary side of the transformer T1 is an output circuit.
【００１２】 入力回路の入力電源Ｖinと入力側グランドＧＮＤ１間にはＭＯＳ ＦＥＴから なる第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２の直列回路が介設されて いる。そして、これらのスイッチ素子Ｑ１，Ｑ２にはそれぞれ逆向きのダイオー ドＤ１，Ｄ２が並列に接続されている。また、第１のスイッチ素子Ｑ１には並列 に第１のコンデンサＣ１が接続されており、この第１のコンデンサＣ１の両端間 、つまり、各スイッチ素子Ｑ１，Ｑ２の接続部とグランドＧＮＤ１間に第１のイ ンダクタＬ１とトランスＴ１の一次コイルＮ１と第２のコンデンサＣ２の直列回 路が接続されている。この第２のコンデンサＣ２の容量は前記第１のコンデンサ Ｃ１よりも十分大きなものを使用している。[0012] Between the input side ground GND1 and the input power supply V in the input circuit and the first switching element Q1 consisting MOS FET series circuit of the second switching element Q2 is interposed. Then, reverse diode D1 and D2 are connected in parallel to these switch elements Q1 and Q2, respectively. A first capacitor C1 is connected in parallel to the first switch element Q1, and the first capacitor C1 is connected between both ends of the first capacitor C1, that is, between the connection portion of the switch elements Q1 and Q2 and the ground GND1. The first inductor L1, the primary coil N1 of the transformer T1 and the series circuit of the second capacitor C2 are connected to each other. The capacity of the second capacitor C2 is sufficiently larger than that of the first capacitor C1.
【００１３】 出力回路側では、トランスＴ１の二次コイルＮ２と第３のコンデンサＣ３との 直列回路が第３のダイオードＤ３の両端間に接続されており、さらに、この第３ のダイオードＤ３の両端間には、第２のインダクタＬ２と第４のコンデンサＣ４ との直列回路からなるＬＣ平滑回路10が接続されている。このＬＣ平滑回路10の 出力側には、前記第４のコンデンサＣ４の両端間、つまり、出力回路の出力端Ｖ OUT と出力側グランドＧＮＤ２間に抵抗器Ｒ１，Ｒ２の直列回路が接続され、出 力回路の出力電圧が抵抗器Ｒ１，Ｒ２に抵抗分割され、その検出電圧が制御回路 14に加えられている。On the output circuit side, a series circuit of the secondary coil N2 of the transformer T1 and the third capacitor C3 is connected between both ends of the third diode D3, and further, both ends of this third diode D3 are connected. An LC smoothing circuit 10 composed of a series circuit of a second inductor L2 and a fourth capacitor C4 is connected between them. On the output side of the LC smoothing circuit 10, between both ends of the fourth capacitor C4, that is, the output terminal V of the output circuit. OUT A series circuit of resistors R1 and R2 is connected between the output side ground GND2 and the output side ground GND2, the output voltage of the output circuit is resistance-divided into the resistors R1 and R2, and the detected voltage is applied to the control circuit 14.
【００１４】 制御回路14の回路構成を示す一例が図２に示されている。同図の三角波発生回 路３は図３の（ａ）に示すような三角波を発生出力する。この三角波には第１の スイッチ素子Ｑ１のドライブ電圧を作製するための基準電圧Ｖref1と第２のスイ ッチ素子Ｑ２のドライブ電圧を作り出すための基準電圧Ｖref2が与えられており 、三角波の上に凸になる部分が基準電圧Ｖref2を越える幅をパルス幅としてスイ ッチ素子Ｑ２のドライブ電圧が作製され、三角波が下に凸となる部分が基準電圧 Ｖref1を下側に越える幅をパルス幅として第１のスイッチ素子Ｑ１のドライブ電 圧が作製される。An example showing the circuit configuration of the control circuit 14 is shown in FIG. The triangular wave generating circuit 3 in the figure generates and outputs a triangular wave as shown in FIG. A reference voltage V ref1 for producing the drive voltage of the first switch element Q1 and a reference voltage V ref2 for producing the drive voltage of the second switch element Q2 are given to this triangular wave. The drive voltage of the switch element Q2 is produced by using the pulse width of the portion where the upward convex portion exceeds the reference voltage V ref2, and the portion where the triangular wave downward convex exceeds the reference voltage V ref1 downward. The drive voltage of the first switch element Q1 is produced as the pulse width.
【００１５】 この制御回路14は次のように動作する。図２において、出力回路の出力電圧Ｖ out が大きくなると、抵抗器Ｒ３側からフォトカプラＰＣ１に流れる電流Ｉ1 が 大きくなり、抵抗器Ｒ４側から抵抗器Ｒ５を経てフォトカプラＰＣ１に流れる電 流Ｉ2 が増加する。この電流の増加により、抵抗器Ｒ４とＲ５の接続点の電圧Ｖ s が減少する。この電圧Ｖs の減少により、三角波のレベルが低下する。そうす ると、三角波の上に凸の部分が基準電圧Ｖref2を切る幅が狭くなる結果、スイッ チ素子Ｑ２のドライブ電圧のパルス幅が狭くなる。その一方で、三角波の下に凸 となる部分が基準電圧Ｖref1を切る幅が広くなるので、スイッチ素子Ｑ１のドラ イブ電圧のパルス幅が広くなる。The control circuit 14 operates as follows. In FIG. 2, the output voltage V of the output circuit out Becomes larger, the current I flowing from the resistor R3 side to the photocoupler PC11Becomes larger and the current I flowing from the resistor R4 side to the photocoupler PC1 via the resistor R5.2Will increase. Due to this increase in current, the voltage V at the connection point of resistors R4 and R5 s Is reduced. This voltage VsThe level of the triangular wave decreases due to the decrease of. Then, the convex portion above the triangular wave has the reference voltage Vref2As a result, the pulse width of the drive voltage of the switch element Q2 becomes narrower. On the other hand, the convex portion below the triangular wave is the reference voltage V.ref1Therefore, the pulse width of the drive voltage of the switch element Q1 becomes wider.
【００１６】 これとは逆に、出力回路側の電圧Ｖout が下がると、三角波のレベルが上がる 結果、スイッチ素子Ｑ２のドライブ電圧のパルス幅が広くなり、スイッチ素子Ｑ １のドライブパルスのパルス幅が狭くなる。このように、制御回路14は出力電圧 の増減変化に応じてスイッチ素子Ｑ１，Ｑ２のドライブパルスのパルス幅を可変 制御する。On the contrary, when the voltage V out on the output circuit side decreases, the level of the triangular wave rises, and as a result, the pulse width of the drive voltage of the switch element Q2 becomes wider, and the pulse width of the drive pulse of the switch element Q 1 increases. Becomes narrower. In this way, the control circuit 14 variably controls the pulse width of the drive pulse of the switch elements Q1 and Q2 according to the increase and decrease of the output voltage.
【００１７】 本実施例は上記のように構成されており、次に、図５の等価回路と図４のタイ ムチャートに基づき、回路動作を説明する。なお、この等価回路は、回路動作を 簡単に説明するために、トランスＴ１の一次コイルＮ１と二次コイルＮ２の巻き 数比をＮ２／Ｎ１＝１と仮定し、かつ、第２、第３、第４のコンデンサＣ２，Ｃ ３，Ｃ４は、定常状態において一定電圧の電圧源と仮定し、第２、第３、第４の コンデンサＣ２，Ｃ３，Ｃ４の各電圧源およびその各電圧をＶＣ２，ＶＣ３，Ｖ Ｃ４と記している。また、トランスＴ１の一次コイルＮ１のインダクタンスＬＮ １＝∞と仮定している。なお、Ｒ０は負荷抵抗である。The present embodiment is configured as described above. Next, the circuit operation will be described based on the equivalent circuit of FIG. 5 and the time chart of FIG. Note that this equivalent circuit assumes that the winding ratio of the primary coil N1 and the secondary coil N2 of the transformer T1 is N2 / N1 = 1, and the second, third, and It is assumed that the fourth capacitors C2, C3, C4 are voltage sources of constant voltage in the steady state, and the voltage sources of the second, third, and fourth capacitors C2, C3, C4 and their respective voltages are VC2, It is described as VC3 and VC4. Further, it is assumed that the inductance LN 1 of the primary coil N1 of the transformer T1 = ∞. Note that R0 is a load resistance.
【００１８】 この等価回路で、ｔ＝ｔ0 の初期状態では、第１のインダクタＬ１に流れる電 流は零であり、第１のスイッチ素子Ｑ１はオン、第２のスイッチ素子Ｑ２はオフ となっている。また、第２と第３のコンデンサＣ２，Ｃ３にはそれぞれＶＣ２， ＶＣ３の電圧が印加されており、ＶＣ２＞ＶＣ３となっている。また、図５の（ ａ）に示すｔ0 〜ｔ1 の期間では、電圧源ＶＣ２，ＶＣ３によって第１のインダ クタＬ１から第１のスイッチ素子Ｑ１の方向（これを−方向とする）に電流ＩＬ １が流れ、この電流は（ＶＣ２−ＶＣ３）／Ｌ１の直線的傾きに従って増加し、 第１のインダクタＬ１に電磁エネルギが蓄えられる。また、ＬＣ平滑回路10側に は、第２のインダクタＬ２に蓄えられている電磁エネルギのために、第３のダイ オードＤ３から第２のインダクタＬ２の方向に電流ＩＤ３が流れる。In this equivalent circuit, in the initial state of t = t 0 , the current flowing through the first inductor L1 is zero, the first switch element Q1 is on, and the second switch element Q2 is off. ing. Further, voltages of VC2 and VC3 are applied to the second and third capacitors C2 and C3, respectively, and VC2> VC3. In addition, during the period from t 0 to t 1 shown in (a) of FIG. 5, the current flows from the first inductor L1 to the first switch element Q1 (this is the − direction) by the voltage sources VC2 and VC3. IL 1 flows, this current increases according to the linear gradient of (VC2-VC3) / L1, and electromagnetic energy is stored in the first inductor L1. On the LC smoothing circuit 10 side, the current ID3 flows from the third diode D3 to the second inductor L2 due to the electromagnetic energy stored in the second inductor L2.
【００１９】 次に、ｔ＝ｔ1 において、第１のスイッチ素子Ｑ１がオフされると、第１のイ ンダクタＬ１に蓄積された電磁エネルギのために、第１のインダクタＬ１から第 ２のダイオードＤ２、入力電源Ｖinと順に経る電流ＩＬ１が流れ、ｔ1 〜ｔ2 期 間中この電流ＩＬ１は、（Ｖin＋ＶＣ３−ＶＣ２）／Ｌ１の直線的傾きに従って 減少する。このＩＬ１が流れている期間中に、第２のスイッチ素子Ｑ２をオンす ることで、零クロススイッチング（零電圧スイッチング）が達成される。Next, at t = t 1 , when the first switch element Q1 is turned off, the electromagnetic energy accumulated in the first inductor L1 causes the first inductor L1 to the second diode L1. D2, go through the current IL1 flows sequentially to the input power supply V in, t 1 ~t in between two terms this current IL1 decreases with a linear gradient of (V in + VC3-VC2) / L1. Zero cross switching (zero voltage switching) is achieved by turning on the second switch element Q2 during the period in which IL1 is flowing.
【００２０】 次に、ｔ＝ｔ2 において、電流ＩＬ１が零となると、今度は入力電源Ｖinから 第２のスイッチ素子Ｑ２、第１のインダクタＬ１、第２のインダクタＬ２と経る 方向（これを＋方向とする）に電流が流れ始める。ｔ2 〜ｔ3 期間中の電流ＩＬ １は、（Ｖin＋ＶＣ３−ＶＣ２）／ＬＩの直線的傾きに従って増加する。また、 ＬＣ平滑回路10の第２のインダクタＬ２に流れる電流は図４の（ｇ）に示すよう に、定常状態においてほぼ一定であるので、第３のダイオードＤ３から第２のイ ンダクタＬ２に流れる電流ＩＤ３は、上記のように第１のインダクタＬ１から第 ２のインダクタＬ２に電流が流れる分だけ減少する。Next, at t = t 2 , when the current IL1 becomes zero, the direction from the input power source V in to the second switch element Q2, the first inductor L1, and the second inductor L2 (this The electric current begins to flow in the + direction. current IL 1 in t 2 ~t 3 period, increases as a linear slope of (V in + VC3-VC2) / LI. The current flowing through the second inductor L2 of the LC smoothing circuit 10 is almost constant in the steady state as shown in (g) of FIG. 4, so that the current flows from the third diode D3 to the second inductor L2. The current ID3 decreases as much as the current flows from the first inductor L1 to the second inductor L2 as described above.
【００２１】 次に、ｔ＝ｔ3 において、電流ＩＤ３が零となり、入力電源Ｖinから第２のス イッチ素子Ｑ２、第１のインダクタＬ１、第２のインダクタＬ２と経る方向に電 流ＩＬ１が流れ、ｔ3 〜ｔ4 期間中に第２のインダクタＬ２を流れる電流は、（ Ｖin＋ＶＣ３−ＶＣ２−ＶＣ４）／（Ｌ１＋Ｌ２）の直線的な傾きに従って僅か に増加する。このｔ3 〜ｔ4 期間中の電流ＩＬ１により第１のインダクタＬ１と 第２のインダクタＬ２にそれぞれ電磁エネルギが蓄えられる。Next, at t = t 3 , the current ID3 becomes zero, and the current IL1 flows from the input power source V in to the second switch element Q2, the first inductor L1, and the second inductor L2. flow, the current flowing through the second inductor L2 during t 3 ~t 4 period, slightly increases with a linear slope of (V in + VC3-VC2- VC4) / (L1 + L2). The t 3 ~t 4 respectively electromagnetic energy by the current IL1 from the first inductor L1 to the second inductor L2 during the period is stored.
【００２２】 次に、ｔ＝ｔ4 において、第２のスイッチ素子Ｑ２がオフされると、第１のイ ンダクタＬ１に蓄えられている電磁エネルギにより、第１のダイオードＤ１から 第１のインダクタＬ１方向に電流ＩＬ１が流れ、この電流ＩＬ１はｔ4 〜ｔ5 期 間中において、（ＶＣ２−ＶＣ３）／Ｌ１の直線的な傾きに従って減少する。Ｉ Ｌ１の減少した分だけＬＣ平滑回路10側には、第２のインダクタＬ２に蓄積され たエネルギによって第３のダイオードＤ３から第２のインダクタＬ２方向に電流 ＩＤ３が流れる。Next, at t = t 4 , when the second switch element Q2 is turned off, the electromagnetic energy stored in the first inductor L1 causes the first diode D1 to move to the first inductor L1. current IL1 flows in the direction, the current IL1 in the in between t 4 ~t 5 phase, it decreases with a linear slope of (VC2-VC3) / L1. A current ID3 flows from the third diode D3 toward the second inductor L2 on the side of the LC smoothing circuit 10 due to the decrease of I L1 due to the energy accumulated in the second inductor L2.
【００２３】 第１のダイオードＤ１から第１のインダクタＬ１へと電流ＩＬ１が流れている 間に、第１のスイッチ素子Ｑ１をオンすることにとより、スイッチ素子Ｑ１の零 クロススイッチングが達成される。By turning on the first switch element Q1 while the current IL1 is flowing from the first diode D1 to the first inductor L1, zero cross switching of the switch element Q1 is achieved. .
【００２４】 電流ＩＬ１が減少して零になると、最初の初期状態に戻り、以下、図３の（ａ ）から（ｅ）の動作を繰り返し行うことで回路動作が継続する。When the current IL1 decreases to zero, the circuit returns to the initial state, and the circuit operation is continued by repeating the operations (a) to (e) of FIG.
【００２５】 本実施例の回路によれば、出力回路の電圧ＶOUT が下がると、制御回路14は第 ２のスイッチ素子Ｑ２のオン期間を長く、第１のスイッチ素子Ｑ１のオン期間を 短くするようにスイッチ素子Ｑ１，Ｑ２のドライブ電圧のパルス幅を制御する。 このように、第２のスイッチ素子Ｑ２のオン期間が長くなる方向に制御されると 、第２のインダクタＬ２に電磁エネルギが蓄積される期間が長くなるため、出力 電圧が高くなる方向に制御され、出力電圧の低下分が補われて出力電圧の安定化 が図られる。According to the circuit of the present embodiment, when the voltage V OUT of the output circuit decreases, the control circuit 14 lengthens the ON period of the second switch element Q2 and shortens the ON period of the first switch element Q1. Thus, the pulse width of the drive voltage of the switch elements Q1 and Q2 is controlled. As described above, when the ON period of the second switch element Q2 is controlled to increase, the period in which the electromagnetic energy is accumulated in the second inductor L2 increases, so that the output voltage is controlled to increase. The output voltage drop is compensated for, and the output voltage is stabilized.
【００２６】 その逆に、出力回路の出力電圧ＶOUT が高くなると、制御回路14により、第２ のスイッチ素子Ｑ２のオン期間を短く、第１のスイッチ素子Ｑ１のオン期間を長 くする方向にスイッチ素子Ｑ１，Ｑ２のドライブ電圧のパルス幅が制御される。 このパルス幅制御により、第２のインダクタＬ２に電磁エネルギが蓄積される期 間が減少するため、出力電圧が低くなる方向に制御され、これにより、出力電圧 の上昇分が差し引かれることで、出力電圧が一定に制御される。On the contrary, when the output voltage V OUT of the output circuit becomes high, the control circuit 14 causes the ON period of the second switch element Q2 to be short and the ON period of the first switch element Q1 to be long. The pulse width of the drive voltage of the switch elements Q1 and Q2 is controlled. By this pulse width control, the period during which the electromagnetic energy is accumulated in the second inductor L2 is reduced, so that the output voltage is controlled in the direction of lowering the output voltage. The voltage is controlled to be constant.
【００２７】 本実施例では、これらの現象を利用することで、固定周波数でスイッチ素子Ｑ １，Ｑ２のパルス幅制御が実現でき、また、スイッチ素子Ｑ１，Ｑ２の零電圧ス イッチング動作が可能となっており、スイッチング損失が低減し、スイッチング ノイズがほとんど発生しなくなる。さらに、第１のスイッチ素子Ｑ１と第２のス イッチ素子Ｑ２の直列回路が入力電源Ｖinと入力グランドＧＮＤ１間に介設され ているので、スイッチ素子Ｑ１、Ｑ２には入力電源Ｖin以上の電圧が印加される ことがなく、スイッチ素子Ｑ１，Ｑ２の耐圧を比較的小さくすることができる。 したがって、スイッチ素子Ｑ１，Ｑ２をＭＯＳ ＦＥＴで構成しても、そのオン 抵抗を小さくすることができることとなり、前記スイッチ素子Ｑ１，Ｑ２の零電 圧スイッチングと相俟って、回路効率を格段に高めることが可能となってくる。In the present embodiment, by utilizing these phenomena, the pulse width control of the switch elements Q 1 and Q 2 can be realized at a fixed frequency, and the zero voltage switching operation of the switch elements Q 1 and Q 2 is possible. Therefore, switching loss is reduced and switching noise is hardly generated. Further, since the first switching element Q1 series circuit of the second switch element Q2 is interposed between the input power supply V in the input ground GND1, the switching elements Q1, Q2 of the above input power supply V in Since no voltage is applied, the breakdown voltage of the switch elements Q1 and Q2 can be made relatively small. Therefore, even if the switching elements Q1 and Q2 are constituted by MOS FETs, the ON resistance thereof can be reduced, and in combination with the zero voltage switching of the switching elements Q1 and Q2, the circuit efficiency is significantly improved. It will be possible.
【００２８】 さらに、本実施例では、入力回路と出力回路との間にトランスＴ１を組み込ん だ回路構成となっているので、入力回路と出力回路との間でＡＣ絶縁が図られる 。Further, in this embodiment, since the transformer T1 is incorporated between the input circuit and the output circuit, AC insulation can be achieved between the input circuit and the output circuit.
【００２９】 図６には、本考案の第２の実施例が示されている。この実施例は、第１のイン ダクタＬ１をトランスＴ１の二次コイルＮ２に直列に接続した構成となっており 、それ以外の構成は前記第１の実施例と同様である。この実施例の回路も前記第 １の実施例と近似した回路動作を行い、前記第１の実施例と同様な効果を奏する ことができる。FIG. 6 shows a second embodiment of the present invention. In this embodiment, the first inductor L1 is connected in series to the secondary coil N2 of the transformer T1, and the other structures are the same as those in the first embodiment. The circuit of this embodiment also performs a circuit operation similar to that of the first embodiment, and can achieve the same effect as that of the first embodiment.
【００３０】 図７には、本考案の第３の実施例が示されている。この実施例が前記第１の実 施例と異なることは、トランスＴ１の二次コイルＮ２の巻き方向を逆にしたもの であり、それ以外の構成は前記第１の実施例と同様である。この実施例では、第 ２のインダクタＬ２に電磁エネルギが蓄積される期間は第２のスイッチ素子Ｑ２ のオン期間ではなく、第１のスイッチ素子Ｑ１のオン期間となる。また、第１の インダクタＬ１に流れる電流波形も第１の実施例の場合と正負対称になるが、そ の回路動作の原理は殆ど第１の実施例の場合と同様である。なお、この第３の実 施例の構成の場合には、第１のスイッチ素子Ｑ１のオン期間を長くし、かつ、第 ２のスイッチ素子Ｑ２のオン期間を短くするように制御すると、出力電圧は高く なり、逆に、第１のスイッチ素子Ｑ１のオン期間を短くして、かつ、第２のスイ ッチ素子Ｑ２のオン期間を長くする用に制御することにより、出力電圧は低くな る。FIG. 7 shows a third embodiment of the present invention. This embodiment is different from the first embodiment in that the winding direction of the secondary coil N2 of the transformer T1 is reversed, and the other configurations are the same as those in the first embodiment. In this embodiment, the period in which the electromagnetic energy is accumulated in the second inductor L2 is not the ON period of the second switch element Q2, but the ON period of the first switch element Q1. Further, the waveform of the current flowing through the first inductor L1 is also positive and negative symmetrical to the case of the first embodiment, but the principle of the circuit operation is almost the same as that of the first embodiment. In the case of the configuration of the third embodiment, if the ON period of the first switch element Q1 is lengthened and the ON period of the second switch element Q2 is controlled to be short, the output voltage The output voltage becomes lower by controlling the ON period of the first switch element Q1 to be shorter and the ON period of the second switch element Q2 to be longer. .
【００３１】 本考案は上記各実施例に限定されることはなく、様々な実施の態様を採り得る 。例えば、上記各実施例ではスイッチ素子Ｑ１，Ｑ２をＭＯＳ ＦＥＴを用いて 構成したが、例えば、バイポーラトランジスタ等の他のスイッチ素子を用いて構 成してもよい。The present invention is not limited to the above-mentioned embodiments, and various embodiments can be adopted. For example, although the switch elements Q1 and Q2 are configured by using the MOS FETs in each of the above-described embodiments, they may be configured by using other switch elements such as bipolar transistors.
【００３２】 また、第１のコンデンサＣ１を外付け回路部品を用いて構成したが、これとは 異なり、スイッチ素子Ｑ１，Ｑ２をＭＯＳ ＦＥＴで構成する場合には、ＭＯＳ ＦＥＴ自身が出力容量を保有しているので、この出力容量を第１のコンデンサ Ｃ１として利用してもよい。この場合は等価回路上で、この出力容量Ｃ１がスイ ッチ素子Ｑ１に並列に接続された回路となる。Further, although the first capacitor C1 is configured by using the external circuit component, unlike this, when the switching elements Q1 and Q2 are configured by the MOS FET, the MOS FET itself has the output capacitance. Therefore, this output capacitance may be used as the first capacitor C1. In this case, on the equivalent circuit, the output capacitance C1 is connected in parallel to the switch element Q1.
【００３３】 さらに、上記各実施例ではインダクタＬ１を外付け部品により構成したが、ト ランスＴ１のリーケージインダクタンスのみを用いて構成することもできる。こ の場合、等価回路上ではトランスＴ１の一次コイルＮ１や二次コイルＮ２に直列 にリーケージインダクタンスのインダクタＬ１を接続したものとなる。Further, in each of the above-described embodiments, the inductor L1 is constituted by an external component, but it may be constituted by using only the leakage inductance of the transformer T1. In this case, in the equivalent circuit, the inductor L1 having the leakage inductance is connected in series to the primary coil N1 and the secondary coil N2 of the transformer T1.
【００３４】 さらに、上記実施例では、第１のインダクタＬ１とトランスＴ１の一次コイル と第２のコンデンサＣ２の直列回路をグランドＧＮＤ１と第１、第２のスイッチ 素子Ｑ１，Ｑ２の接続部との間に接続したが、入力電源Ｖinと第１、第２のスイ ッチ素子Ｑ１，Ｑ２の接続部との間に接続してもよい。Further, in the above embodiment, the series circuit of the first inductor L1, the primary coil of the transformer T1 and the second capacitor C2 is connected to the ground GND1 and the connection portion of the first and second switch elements Q1 and Q2. Although it is connected between them, it may be connected between the input power source V in and the connecting portions of the first and second switch elements Q1 and Q2.
【００３５】 さらに、上記実施例では、トランスＴ１の一次コイルＮ１または二次コイルＮ ２の一方側に第１のインダクタＬ１を等価回路上直列に接続させたが、一次コイ ルＮ１と二次コイルＮ２の両方にインダクタを等価回路上直列に接続させてもよ い。Further, in the above embodiment, the first inductor L1 is connected in series on one side of the primary coil N1 or the secondary coil N2 of the transformer T1 in an equivalent circuit. However, the primary coil N1 and the secondary coil N2 are connected in series. An inductor may be connected in series to both N2 in terms of an equivalent circuit.
【００３６】[0036]
本考案の回路によれば、第１のスイッチ素子と第２のスイッチ素子が共に零電 圧スイッチングを行うことができるため、スイッチング電力損失が低減し、回路 効率が高くなり、スイッチングノイズも発生しなくなる。また、固定周波数で第 １および第２のスイッチ素子のパルス幅を制御することができる。さらに、第１ および第２のスイッチ素子は直列に接続されて入力電源とグランド間に介設され るので、各スイッチ素子に印加されるピーク電圧は入力電源の電圧となり、した がって、比較的スイッチ素子の耐圧を小さくすることができ、特に、スイッチ素 子をＭＯＳ ＦＥＴを用いて構成した場合には、その耐圧が小さくなる分だけオ ン抵抗が小さくなり、前記スイッチ素子の零電圧スイッチングが可能となること と相俟って、回路動作の効率を格段に向上することができる。 According to the circuit of the present invention, since both the first switching element and the second switching element can perform zero voltage switching, switching power loss is reduced, circuit efficiency is increased, and switching noise is also generated. Disappear. Moreover, the pulse widths of the first and second switch elements can be controlled at a fixed frequency. Furthermore, since the first and second switch elements are connected in series and are interposed between the input power source and the ground, the peak voltage applied to each switch element becomes the voltage of the input power source, and therefore the comparison The withstand voltage of the switch element can be reduced. Especially, when the switch element is formed by using a MOS FET, the on-resistance decreases with the decrease of the withstand voltage, resulting in zero voltage switching of the switch element. This makes it possible to significantly improve the efficiency of circuit operation.
【００３７】 さらに、入力回路と出力回路の間にトランスを介設しているので、入力回路側 と出力回路側のＡＣ絶縁が図られる。Further, since the transformer is provided between the input circuit and the output circuit, AC insulation between the input circuit side and the output circuit side can be achieved.
【図１】本考案の電圧共振コンバータに係る第１の実施
例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a voltage resonant converter of the present invention.
【図２】本実施例の電圧共振コンバータに用いられるス
イッチ制御回路の説明図である。FIG. 2 is an explanatory diagram of a switch control circuit used in the voltage resonance converter of the present embodiment.
【図３】スイッチ制御回路の動作波形を示すタイムチャ
ートである。FIG. 3 is a time chart showing operation waveforms of a switch control circuit.
【図４】同実施例における電圧共振コンバータの動作状
態を示す各部波形のタイムチャートである。FIG. 4 is a time chart of waveforms of various parts showing an operating state of the voltage resonance converter in the embodiment.
【図５】同実施例の各回路動作を等価回路を用いて示す
説明図である。FIG. 5 is an explanatory diagram showing the operation of each circuit of the embodiment using an equivalent circuit.
【図６】本考案の第２の実施例を示す回路図である。FIG. 6 is a circuit diagram showing a second embodiment of the present invention.
【図７】本考案の第３の実施例を示す回路図である。FIG. 7 is a circuit diagram showing a third embodiment of the present invention.
【図８】従来の電圧共振コンバータを示す回路図であ
る。FIG. 8 is a circuit diagram showing a conventional voltage resonant converter.
10 ＬＣ平滑回路 Ｑ１ 第１のスイッチ素子 Ｑ２ 第２のスイッチ素子 Ｔ１ トランス Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード Ｄ３ 第３のダイオード Ｃ１ 第１のコンデンサ Ｃ２ 第２のコンデンサ Ｌ１ 第１のインダクタ 10 LC smoothing circuit Q1 1st switching element Q2 2nd switching element T1 Transformer D1 1st diode D2 2nd diode D3 3rd diode C1 1st capacitor C2 2nd capacitor L1 1st inductor
Claims (1)
ンスの二次側を出力回路とし、入力回路の入力電源とグ
ランド間には第１のスイッチ素子と第２のスイッチ素子
の直列回路が介設されており、第１のスイッチ素子には
第１のダイオードが、第２のスイッチ素子には第２のダ
イオードがそれぞれ逆向き並列に接続され、また、第１
のスイッチ素子には等価回路上で並列に第１のコンデン
サが接続され、グランドと入力電源のいずれか一方側と
第１、第２のスイッチ素子の接続部との間には前記トラ
ンスの一次コイルと第２のコンデンサの直列回路が接続
されており、出力回路側では第３のダイオードの両端側
に前記トランスの二次コイルと第３のコンデンサの直列
回路が接続されるとともに、第３のダイオードにはＬＣ
平滑回路が接続されており、前記トランスの一次コイル
と二次コイルの少くとも一方側コイルには等価回路上で
直列に第１のインダクタが接続されていることを特徴と
する電圧共振コンバータ。1. A primary side of a transformer is an input circuit, a secondary side of the transformer is an output circuit, and a series circuit of a first switch element and a second switch element is interposed between an input power source of the input circuit and ground. A first diode is connected to the first switch element and a second diode is connected to the second switch element in reverse parallel to each other.
The first capacitor is connected to the switch element in parallel on the equivalent circuit, and the primary coil of the transformer is provided between one of the ground and the input power source and the connection portion of the first and second switch elements. Is connected to a series circuit of a second capacitor, and on the output circuit side, the series circuit of the secondary coil of the transformer and the third capacitor is connected to both ends of the third diode on the output circuit side, and the third diode is connected. LC for
A voltage resonance converter to which a smoothing circuit is connected, and a first inductor is connected in series on an equivalent circuit to at least one coil of the primary coil and the secondary coil of the transformer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993044649U JP2606635Y2 (en) | 1993-07-22 | 1993-07-22 | Voltage resonant converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993044649U JP2606635Y2 (en) | 1993-07-22 | 1993-07-22 | Voltage resonant converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0711894U true JPH0711894U (en) | 1995-02-21 |
| JP2606635Y2 JP2606635Y2 (en) | 2000-12-18 |
Family
ID=12697295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993044649U Expired - Fee Related JP2606635Y2 (en) | 1993-07-22 | 1993-07-22 | Voltage resonant converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606635Y2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175371A (en) * | 1985-01-28 | 1986-08-07 | Fuji Electric Co Ltd | Strainer for steam |
-
1993
- 1993-07-22 JP JP1993044649U patent/JP2606635Y2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175371A (en) * | 1985-01-28 | 1986-08-07 | Fuji Electric Co Ltd | Strainer for steam |
| JPH0514144B2 (en) * | 1985-01-28 | 1993-02-24 | Fuji Denki Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606635Y2 (en) | 2000-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5477131A (en) | Zero-voltage-transition switching power converters using magnetic feedback | |
| JP4426115B2 (en) | General self-drive synchronous rectification scheme for synchronous rectifier with floating gate | |
| US7869237B1 (en) | Phase-shifted bridge with auxiliary circuit to maintain zero-voltage-switching | |
| US7596007B2 (en) | Multiphase DC to DC converter | |
| US10622907B2 (en) | DC-DC converter | |
| US5510974A (en) | High frequency push-pull converter with input power factor correction | |
| KR100852550B1 (en) | A method and circuit for self-driven synchronous rectification | |
| US6992902B2 (en) | Full bridge converter with ZVS via AC feedback | |
| US6483723B2 (en) | Switching power supply | |
| US6587358B1 (en) | Switching power supply circuit | |
| JP3199423B2 (en) | Resonant type forward converter | |
| KR19990045058A (en) | Asymmetric Flyback Converter | |
| JPH07101986B2 (en) | DC / DC converter | |
| KR100681689B1 (en) | Switching power supply device | |
| US5946203A (en) | Switching network and method of reducing input current total harmonic distortion associated with a boost converter and a boost converter employing the switching network or method | |
| US5563775A (en) | Full bridge phase displaced resonant transition circuit for obtaining constant resonant transition current from 0° phase angle to 180° phase angle | |
| US5870291A (en) | Asymmetrical half-bridge converter having adjustable parasitic resistances to offset output voltage DC bias | |
| JP3528920B2 (en) | Switching power supply | |
| JPH07322613A (en) | Voltage resonance converter | |
| US5933336A (en) | Three-phase boost converter having multiple L-C branches and method of operation thereof | |
| KR20150047648A (en) | ZVZCS Switching Converter Using Auto-Transformer | |
| US11973440B2 (en) | Isolated DC/DC converter with secondary-side full bridge diode rectifier and asymmetrical auxiliary capacitor | |
| US6038151A (en) | Switching network and method of reducing input current total harmonic distortion for a boost converter | |
| JP2606635Y2 (en) | Voltage resonant converter | |
| JP7329972B2 (en) | Converter and converter control method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |