JPH07118719B2 - パターン探索方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信ネットワーク間のブ
リッジ即ち経路指定機能(router)で実現される基本機能
であるパターン探索機能を実行する方法及び装置に関す
る。

【０００２】

【従来の技術】The third edition of "Data and Com
puter Communications" by WilliamStalling at pages
514 to 521に記述されているように、ブリッジを介した
ローカル・エリア・ネットワークの相互接続は一般的な
慣習である。

【０００３】このような環境において、１つのローカル
・エリア・ネットワークに接続された発信端末(source
station)から同じローカル・エリア・ネットワーク又は
他のローカル・エリア・ネットワークに接続された宛先
端末(destination station)にメッセージが送られる。
これらのメッセージは発信アドレス(ＳＡ)・フィールド
及び宛先アドレス(ＤＡ)・フィールドを含むフレームで
運ばれる。ローカル・エリア・ネットワークをリンクす
る前記ブリッジの１つの機能は、フレームを、それらの
宛先アドレスによる決定に従って経路指定することにあ
る。

【０００４】この機能を実行するために、前記ブリッジ
はフレームが経路指定されねばならないネットワークを
識別する探索表(search table)を含む。

【０００５】異なるアドレス方式が存在し、現在の傾向
は端末の汎用アドレッシング方式に向かっている。これ
は、各端末が唯一の汎用アドレスを与えられることを意
味する。その結果、端末アドレスは４８ビットまで含む
ので、２^４８アドレスの端末が使用可能である。

【０００６】ブリッジによってリンクされた複数のロー
カル・エリア・ネットワークを含む通信ネットワーク
は、２^４８の可能なアドレス・パターンのうちの８００
０のアドレス・パターンを有する８０００端末まで含む
ことができる。

【０００７】ブリッジ内のパターン探索機能は内容アド
レス指定できるメモリＣＡＭを用いて容易に実現できる
であろう。しかしながら、可能なアドレス・パターンの
極端な数のため、このような実現は非実際的である。な
ぜなら、現に存在する最大のＣＡＭは２５６ｘ４８の密
度を有するからである。従って、パターン探索機能を実
現するには、８０００アドレスをサポートする３２のＣ
ＡＭを必要とするであろう。

【０００８】更に、端末はネットワークからの接続及び
切断が可能であり、接続されたとき活動状態か非活動状
態のどちらかであり、従って新しいアドレスの挿入又は
もはや使用されないアドレスの削除により前記探索表は
更新されねばならない。

【０００９】ブリッジ回路は、前記探索表を更新するた
めのフレーム内の発信アドレス及び該フレームを経路指
定するための宛先アドレスを認識する能力を備えねばな
らない。

【００１０】従って、探索されるパターンを前記表内の
アドレスのグループをアドレス指定するために用いるサ
イン(signature) に変換することにより概略のアドレス
を計算することになるハッシング(hashing) 手法の実現
はアドレスが可変であるので困難である。

【００１１】この問題を解決する従来の１つの方法は、
米国特許第３９１６３８７号及び論文 IEEE Proceeding
s Vo. 135 Pt. E, No. 1, January 1988に記述されてい
るような二分木(binary tree)探索アルゴリズムを実現
することになる。

【００１２】米国特許第３９１６３８７号の二分木探索
アルゴリズムは、電気的なディレクトリ・エンティティ
内のオブジェクトを見つけるために実現され、その点で
は短い期間（およそ１マイクロ秒）内に探索されて通信
ネットワークのブリッジで探索機能を実行できるように
最適化されている。 「更に、隣接する分類されたキーの
比較により決定されたインデックスによって決められた
探索パターンの選択されたビットすなわち二分木の出口
(sink)即ち葉(leaf)の検査に基づくこのアルゴリズム
は、キーを分類することができかつオブジェクトの探索
はインデックスにより決定された経路をたどって必然的
に出口に通じることを意味する。」 通信ネットワークの
ブリッジのアドレス・ディレクトリで探索が行なわれる
とき、探索されるアドレスが前記アドレス・ディレクト
リに含まれないことがあるので、これは真ではない。

【００１３】前記IEEEの論文に記述された探索アルゴリ
ズムにはこの欠点がない。なぜなら、探索されるアドレ
スの各ビットは順次に又は４ビット記号のようなビット
のグループによって検査されるからである。この論文に
は探索表のサイズの最適化に導く探索アルゴリズムの実
現が記述されいる。

【００１４】

【発明が解決しようとする課題】本発明の第１の目的
は、多数の参照パターンのうちから１つのビット・パタ
ーンを非常に短い時間で発見できる探索アルゴリズムを
実現する方法及び装置を提供することにある。

【００１５】本発明の第２の目的は、前記方法及び装置
が探索機能に用いる探索表で挿入機能及び削除機能を簡
単に実行できるようにすることにある。

【００１６】本発明の第３の目的は、前記方法及び装置
を通信ネットワーク間のブリッジ内でのパターン探索機
能の実行に適するようにすることにある。

【００１７】本発明の第４の目的は、前記方法及び装置
がアドレスが３２ビットの長さでありかつ３つの可変長
フィールドに再分割されるＴＣＰ／ＩＰ経路指定機能で
実現できるようにすることにある。ここでＴＣＰ／ＩＰ
は伝送制御プロトコル／インターネット・プロトコルを
意味する。

【００１８】本発明の第５の目的は、前記方法及び装置
が探索時間がパターンの長さだけに依存し探索表エント
リの数には依存しないようにすることにある。

【００１９】

【課題を解決するための手段】本発明による方法はｐ個
のｎビット・パターンのうちから１つのｎビット・パタ
ーンを探索するのに用いることができる。ここでｎ及び
ｐは整数であり、ｐは２^ｎよりも小さくかつｐ個のパタ
ーンは２^ｎ個の可能なｎビット・パターンのうちの任意
のパターンである。この方法は記憶手段に記憶された探
索表の使用を含むとともに、互いに連鎖(chain) される
制御ブロック及び探索すべきパターンに関して実行され
る動作を指示する内容を含む。この方法は： (a) 探索すべきパターンの少なくとも１つの選択された
ビットに関する検査動作を示す第１のタイプ、指定され
た値との比較動作を示す第２のタイプ及びオペレーショ
ンが実行されてはならないことを示す第３のタイプの制
御ブロックを与えるステップ、(b) ｐ個のパターンの値
により、ｐ個のパターンから１つのパターンの発見に至
る動作を各制御ブロック連鎖が決定するような方法で少
なくとも１つの連鎖に制御ブロックを連鎖させるステッ
プ、(c) 探索すべきパターンのｋビット（ｋはｎよりも
小さい整数）の選択されたフィールドから取出される探
索表アドレスで第１の制御ブロックを読取るステップ、
(d) もし読取られた制御ブロックが第３のタイプである
か又は制御ブロックとそれに連鎖された制御ブロックに
示された動作を実行していれば、第２のタイプの制御ブ
ロックに達するまで、パターンが見つからなかったこと
を示す信号を返送するステップ、(e) 第２のタイプの制
御ブロックに達すると、探索すべきパターンを前記制御
ブロック内の指定された値と比較するステップ、(f) も
しステップ(e) で一致が検出されればパターン発見情報
を返送し又はもしステップ(e) で不一致が検出されれば
パターン未発見情報を返送し、探索すべきパターンがｐ
個のパターンのうちの１つのパターンであるかどうかを
それぞれ示すステップを含むことを特徴とする。

【００２０】制御ブロックを与えるステップは： ・ 探索表内のｐ個のパターンの前記選択されたｋビッ
トのフィールドの値から取出されたアドレスに位置する
制御ブロックに、選択されたｋビット・フィールド内の
同じｋビットの組合せを有するｐ個のパターンのうちの
残りの(ｎ−ｋ)ビットから成る二分木での探索を開始す
る少なくとも１つの動作を示す情報を書込むステップ、 ・ 前記選択されたｋビットのフィールドから取出され
たアドレスにある各制御ブロックに、対応する二分木の
葉の数に等しい連鎖の数の制御ブロックを連鎖しかつ、
もしあれば、飛越しが二分木で存在する位置にあるビッ
トに関する第１のタイプの検査動作を含む葉に導く動
作、及び指定された値が前記二分木のｐ個のパターンの
１つの(ｎ−ｋ)ビットの値である第２のタイプの少なく
とも１つの比較動作を示す情報を前記連鎖の各々の制御
ブロックに書込むステップ、 ・ 前記ｐ個のパターンに存在しないｋビットの選択さ
れたフィールドの組合せから取出されたアドレスに制御
ブロック内の第３のタイプの動作を与えるステップによ
り実行される。

【００２１】前記方法を実現する探索装置は： ・ 探索すべきパターンの少なくとも１つの選択された
ビットに関する検査動作を示す第１のタイプ、指定され
た値との比較動作を示す第２のタイプ、オペレーション
が実行されてはならないことを示す第３のタイプの制御
ブロック及び、ｐ個のパターンの値により、各制御ブロ
ック連鎖がｐ個のパターンの１つを発見するに至る動作
を決定するように少なくとも１つの連鎖内の連鎖制御ブ
ロックを探索表に書込む書込み手段、 ・ 探索すべきパターンのｋ個の選択されたフィールド
（ｋはｎよりも小さい整数である）から取出される探索
表アドレスで第１の制御ブロックを読取る手段、 ・ もし読取られた制御ブロックが第３のタイプであれ
ばパターンが見つからなかったことを示す信号を生成す
る手段、 ・ 第１の読取り制御ブロック及びそれに連鎖された制
御ブロックに示された動作を、第２のタイプの制御ブロ
ックに達するまで実行する手段、 ・ 探索すべきパターンを第２のタイプの制御ブロック
内に示された値と比較する比較手段、 ・ もし前記比較手段により不一致が検出されればパタ
ーンが見つからなかったことを示す情報を生成する手
段、 ・ もし前記比較手段により一致が検出され、探索すべ
きパターンがｐ個のパターンのうちの１つのパターンで
あることを示すならば、パターン発見情報を生成する手
段を含む。

【００２２】更に、前記探索装置は： ・ 前記比較手段により一致を検出するのに応答して、
第２のタイプの制御ブロックに連鎖された最後の制御ブ
ロック（ＬＥＡＦ）を読取りかつ見つかったパターンに
関係した情報を構成する手段を含む。

【００２３】本発明による方法及び装置は、各々がｎビ
ットのアドレスを有する端末をリンクする通信ネットワ
ーク間のブリッジ即ち経路指定機能のような接続装置で
用いることができる。従って、入力ポート及び出力ポー
トを介して前記接続装置により接続できる通信ネットワ
ークに関係する活動状態の端末のアドレスのセットはｐ
個のｎビット・パターンを含み、前記ブリッジは入力ポ
ートで受信された発信端末からのフレームに応答して発
信端末アドレス・フィールド及び宛先端末アドレス・フ
ィールドを構成し、前記フレームを経路指定すべき出力
ポートを決定する。

【００２４】前記ブリッジ即ち経路指定機能は２つの探
索装置を含む。

【００２５】第１の探索装置は宛先アドレスに応答して
宛先アドレス・パターンを探索し、もし宛先アドレス・
パターンが見つかれば、最後の制御ブロックを読取り、
関連したパターン情報をフレーム経路指定情報とする。

【００２６】第２の探索装置は発信アドレスに応答して
発信アドレス・パターンを探索し、もし発信アドレス・
パターン見つからなければ、前記アドレス・パターンを
見つけるために必要な制御ブロックを探索表に挿入する
ように探索表内の制御ブロックを更新して新しい制御ブ
ロックを書込む。

【００２７】

【実施例】図１は本発明による探索機構を実現できるブ
リッジ１０のブロック図の概要を示す。ブリッジ１０は
フレーム処理及び経路指定装置１２を含む。装置１２は
リンク１４及び１６を介してローカル・エリア・ネット
ワークから（に）フレームを受取る（送る）。図１には
２つのローカル・エリア・ネットワーク１８及び２０が
示されている。ローカル・エリア・ネットワーク（ＬＡ
Ｎ Ｘ）１８は端末Ｘ１〜Ｘｎを備え、ローカル・エリ
ア・ネットワーク（ＬＡＮ Ｙ）２０は端末Ｙ１〜Ｙｐ
を備える。

【００２８】フレーム処理及び経路指定装置１２は受信
リンク１４−ＲＣＶおよび１６−ＲＣＶを介してＬＡＮ
Ｘ １８及びＬＡＮ Ｙ ２０をそれぞれ循環するフレー
ムを受取る。装置１２は前記フレームから発信アドレス
・フィールド及び宛先アドレス・フィールドを取出し、
これらのフィールドをレジスタ２２に供給する。発信ア
ドレス・フィールド及び宛先アドレス・フィールドはパ
ターン探索機構２３に送られる。パターン探索機構２３
は、受取ったフレームを、送信リンク１４−ＸＭＩＴ又
は１６−ＸＭＩＴを介してＬＡＮ Ｘ １８又はＬＡＮ
Ｙ ２０にそれぞれ回路指定するために宛先アドレスを
処理する。

【００２９】後で説明するように、パターン探索機構２
３はその探索表を更新するために探索アドレスを処理す
る。宛先アドレスに関する探索プロセスの結果に従って
パターン探索機構２３は出力制御情報を出力バス２５で
フレーム処理及び経路指定装置１２に供給する。

【００３０】本発明による探索機構のブロック図は図２
に示す。

【００３１】フレームが処理されると、レジスタ２２に
記憶されたＳＡ／ＤＡアドレス・フィールドは、バス２
８及びバス３０を介して、ＤＡ処理ロジック２４及びＳ
Ａ処理ロジック２６にそれぞれ供給される。

【００３２】フレーム処理及び経路指定装置１２はＳＡ
／ＤＡ処理ライン３２を活動化し、それに応答してＳＡ
／ＤＡ制御回路３４は、ＳＡ処理ロジック２６及びＤＡ
処理ロジック２４により発信アドレス及び宛先アドレス
を探索するプロセスをインターリーブするために、ライ
ン３６及びライン３８に制御信号を生成する。

【００３３】ライン３６及び３８にある制御信号は多重
(multiplex) 回路４０及び４２に供給される。ライン３
６及び３８にある制御信号はオーバラップしないパルス
である。ライン３６及び３８にある制御信号に応答し
て、多重回路４０は探索表アドレスをゲート(gate)し、
ＤＡ処理ロジック２４によりバス４８で又はＳＡ処理ロ
ジック２６によりバス５０でそれぞれ提供されたバス４
６を介してレジスタ４４に送り込む。

【００３４】探索表５２は制御ブロックを記憶する。制
御ブロックは後で詳細に説明するように探索を実行する
ために読取られる。

【００３５】ＳＡ／ＤＡアドレスを見つける探索プロセ
ス中に探索表が読取られる毎に、制御ブロック出力レジ
スタ５６に制御ブロックが記憶され、ライン３６及びラ
イン３８のゲート信号の制御の下に、多重回路４２及び
バス５８及びバス６０を介してＤＡ処理ロジック２４又
はＳＡ処理ロジック２６に供給される。

【００３６】ＤＡ処理ロジック２４によるＤＡ探索プロ
セスの結果、もし宛先アドレスが見つかれば、探索プロ
セスの終了時に読取られる制御ブロック内容であるＤＡ
葉が生成される。もし宛先アドレスが見つからなけれ
ば、発信ポート以外の各ブリッジ・ポートに対するフレ
ームの同報通信コマンドが生成される。従って、ＤＡ葉
は経路指定情報を含む。それはレジスタ６２に記憶さ
れ、バス２７を介してフレーム処理及び経路指定装置１
２に供給される。

【００３７】同様に、ＳＡ処理ロジック２６によるＳＡ
探索プロセスの結果、ＳＡ葉が生成されてレジスタ６４
に記憶される。復号器回路６６は、探索プロセスの終了
時にＳＡ葉レジスタ内容に応答し、ＳＡアドレスが見つ
からないこと及びこの発信アドレスを見つけるために必
要な制御ブロック情報により探索表が更新されねばなら
ないことを意味する放棄状態でＳＡ葉プロセスが終了し
たことを検出すると、その出力ライン７２を活動化す
る。

【００３８】信号はライン７２でゲート回路７０に供給
される。ゲート回路７０により、レジスタ２２内のＳＡ
値と発信端末が属するＬＡＮ番号を構成するＬＡＮ識別
とが更新機構７４に供給される。

【００３９】後で説明するように、更新機構７４は更新
情報（ＳＡ； ＬＡＮ Ｎ゜）を緩衝記憶し、フレーム処
理及び経路指定装置１２によってライン３３及びライン
３５に生成された信号により進行中のＳＡ／ＤＡプロセ
スがないとき活動化されて探索表制御ブロックを更新す
る。

【００４０】前記動作を行なうため、ライン３３が活動
化されると更新機構７４は探索プロセスを開始し、ＳＡ
／ＤＡ処理ロジックと同じ動作を実行する。この動作は
アドレス・バス７８による探索表のアドレス指定、バス
５７を介してレジスタ５６から受取った読取り制御ブロ
ックの処理、及びバス８０によるレジスタ８２内の更新
情報の作成を含む。フレーム処理及び経路指定装置１２
は各フレームの開始で活動化されるフレーム開始信号を
ライン３５に供給する。よって、更新機構７４は更新情
報を書込む前にこの信号を検査し、該信号が非活動状態
である場合にだけ更新情報を書込む。更新情報は該信号
が非活動状態でない場合に保管され、非ＳＡ／ＤＡプロ
セス・ラインが活動状態のときに書込まれる。これはＳ
Ａ／ＤＡ探索プロセス中の制御ブロックの完全性を保証
する。

【００４１】読取／書込制御信号は、ＳＡ／ＤＡ探索プ
ロセス中にＳＡ／ＤＡプロセス制御回路３４から又は更
新プロセス中に更新機構７４からライン８４で探索表５
２に供給される。

【００４２】図３は本発明に従って探索表５２を構築す
る方法を示す。説明を簡単にするために、図３の左側の
部分は１２ビット・アドレス・リストの最初の項目を示
すものとする。

【００４３】００００から１１１１までのビット位置０
〜３で同じ４ビットを有するアドレスの各セットにおい
て、ビット位置４〜１１にあるパターンは、図３の右側
の部分に示すように、２進数から独立した二分木として
表わすことができる。

【００４４】探索表５２は、探索を実行できる互いに連
鎖された制御ブロックＣＢを含む。図４は、図３に示す
７つのアドレスに対応する制御ブロックの内容を示す。

【００４５】アドレス００００〜１１１１（十進数表示
で０〜１５）に記憶された制御ブロックはパターンの探
索を開始し、対応する二分木で経路を見つける次の制御
ブロックを指す情報を含む。パターン探索のために読取
られた最初の制御ブロックは、該パターンの左側の位置
０〜３にある４ビットによりアドレス指定される。

【００４６】特定の制御ブロックのフォーマットが図３
に示されている。

【００４７】各制御ブロックはコマンド・フィールドＯ
Ｐを含む。このコマンド・フィールドは探索パターンで
実行せねばならない命令を指す値にセットされる。

【００４８】コマンド・フィールドＯＰは、このフィー
ルドの２ビットを符号化して１１、０１、１０又は００
にし、それぞれTEST(検査)、END(終了)、COMPARE(比較)
又はLEAF(葉)にセットすることができる。

【００４９】LEAFコマンド・フィールドの符号化は００
に等しくなるように選択される。なぜなら、アドレス０
０００〜１１１１の制御ブロックは決して葉制御ブロッ
クではありえず、従ってこれらの制御ブロックのコマン
ド・フィールドにある００は該制御ブロックが無効であ
る（即ち使用されない）ことを示すからである。

【００５０】TESTにセットされると、フィールドNBT(次
に検査するビット) は探索されるパターンのどのビット
が検査を要するかを示す値にセットされ、フィールドNC
A(次の制御ブロック・アドレス) は次の制御ブロックの
アドレスを示す。

【００５１】ENDにセットされたコマンド・フィールド
を有する制御ブロックはNCAフィールドを含む。

【００５２】COMP（比較）にセットされたコマンド・フ
ィールドを有する、CB1 として図示された制御ブロック
はパターン・フィールドを含み、次の制御ブロックCB2
は、次の制御ブロックを指すNCAフィールドを含む。

【００５３】LEAFにセットされたコマンド・フィールド
を有する、CB3 として図示された制御ブロックは経路指
定に用いられるＬＡＮ番号のような任意の所望の情報を
含む。次の制御ブロックCB4 は、発信アドレスの探索の
終了時にLEAF制御ブロックを読取る毎に現在時刻の値に
セットされるAGE(時刻) フィールドを含むとともに、対
応する端末アドレスも含む。更新機構７４で実行する背
景タスクは定期的に探索表を走査し、古すぎるAGE値が
葉のなかで見つかると、制御ブロックCB4で見つかった
対応するパターンに導く制御ブロックが更新機構７４に
よって削除されるように、このパターンのDELETE(削除)
コマンドを生成する。

【００５４】制御ブロックのサイズは、種々のフィール
ドを探索表の容量を最小にするのに最も都合よく配列す
る当業者には明白であるので、詳細には記述しない。

【００５５】本発明の良好な実施例では、探索表内のエ
ントリを見つけるためにTEST制御ブロックのNBT 値で決
定された探索すべきパターンの指定されたビットを検査
し、見つかったエントリが探索されるパターンに等しい
ことを検査する大域比較を実行することにより探索が実
行される。

【００５６】従って、探索パターンの４つの最上位ビッ
トが００００であると仮定すると、探索表のアドレス(A
DD) ０の制御ブロックは、探索機構のＤＡ処理ロジック
２４、ＳＡ処理ロジック２６又は更新機構７４によって
読取られる。図４に示すように、この制御ブロックの制
御フィールドはTESTにセットされ、NBT フィールドは８
にセットされ、NCA フィールドは２０にセットされる。
位置８のビットは図３に示すように検査されねばならな
いことを示す。もし検査されたビットが０に等しけれ
ば、アドレス NCA＝20の制御ブロックが読取られ、もし
それが１に等しければ、アドレス NCA+1＝21のNCAフィ
ールドが読取られる。

【００５７】アドレス20の制御ブロックの内容は次に検
査するビットNBT がビット９であることを示す。もしビ
ット９が０に等しければ、アドレス NCA＝25の制御ブロ
ックが読取られ、もしビット９が１に等しければ、アド
レス NCA+1＝26の制御ブロックが読取られる。

【００５８】アドレス２５及びアドレス２６の制御ブロ
ックはEND コマンド・フィールドを含む。

【００５９】制御ブロック２５のNCA フィールドは制御
ブロック３０を指し、制御ブロック２６のNCA フィール
ドは制御ブロック４０を指す。

【００６０】制御ブロック３０及び制御ブロック４０は
COMPコマンド・フィールドを含む。よって、探索機構の
最後の動作は、制御ブロック３０が読取られるか制御ブ
ロック４０が読取られるかにより、パターン０１１１０
０００又は０１１１０１１０を有する比較動作である。
制御ブロック・パターンと探索すべきパターンとが一致
すれば、制御ブロック３１又は制御ブロック４１で見つ
かった次の制御ブロック・アドレスが読取られる。この
ようにしてLEAFに達する。

【００６１】アドレス２１の制御ブロックはEND コマン
ド・フィールドを含む。もしビット８が１に等しけれ
ば、この制御ブロックは探索機構によって読取られる。
この制御ブロックは、COMPコマンド・フィールドを含む
アドレス NCA＝50の制御ブロック及び探索すべきパター
ンと比較せねばならないパターン０１１１１１１１を指
す。もし制御ブロック・パターンと探索すべきパターン
とが一致すれば、制御ブロック５１で見つかった次の制
御ブロック・アドレスが読取られる。このようにしてLE
AFに達する。

【００６２】もし探索の終了時に制御ブロック・パター
ンと探索すべきパターンの間に不一致が見つかれば、探
索機構がとる処置は探索されるパターンが発信アドレス
処理ロジックにより探索されたか、宛先アドレス処理ロ
ジックにより探索されたか又は更新機構により探索され
たかによる。

【００６３】もし発信アドレスが見つかれば、ＳＡ処理
ロジックは葉制御ブロックのAGE 値を現在時刻値に更新
する。そのために、時刻値はバス８０を介して更新レジ
スタ８２に書込まれる。

【００６４】もし発信アドレスが見つからなければ、探
索表は更新されねばならない。後で説明するように、こ
れは更新機構によって行なわれる。また、新しい発信ア
ドレスをフレーム処理及び経路指定装置１２が受取る限
り、探索表は更新機構によって構築される。

【００６５】図４の右側の部分は図３に示す二番目の二
分木で探索を実行するための制御ブロックの内容を示
す。

【００６６】図５は、ｎ＝４８及びｐ＝８０００と仮定
し、従って探索機構により実行される４８ビットのアド
レス・パターンを探索する動作の流れ図を示す。本発明
の良好な実施例では、探索すべきパターンの左側のｋ＝
１２ビットを用いて探索表をアドレス指定し、最初の制
御ブロックを見つけて探索を開始する。この流れ図か
ら、当業者はＳＡ処理ロジック２６及びＤＡ処理ロジッ
ク２４をハードウェア又はソフトウェアで設計できる
が、探索プロセスを高速にするためには、ハードウェア
による実現が推奨される。

【００６７】ＳＡ探索ロジック２６又はＤＡ探索ロジッ
ク２４の最初の動作100 は探索するパターンを記憶する
ことである。次に、動作102 で、探索すべきパターンの
１２の最上位ビットＭＳＢに等しいと仮定できる左側の
１２ビットがアドレス・レジスタ４４にゲートされる。

【００６８】動作102でアドレス・レジスタに記憶され
たアドレスの制御ブロックが動作104で読取られ保管さ
れる。

【００６９】動作106 でコマンド・フィールドＯＰが復
号され検査される。もしＯＰがTESTに等しければ、保管
されたNBT値により与えられた位置のビットが動作108で
検査される。

【００７０】もし前記ビットが０に等しければ、動作10
4で保管されたＣＢ(制御ブロック)のNCA値が動作110で
アドレス・レジスタ４４にゲートされ、動作104 のプロ
セスを再開する。

【００７１】もしNBT 位置のビットが１に等しければ、
動作112でNCAを１だけ増加してアドレス・レジスタ４４
にゲートし、動作104のプロセスを再開する。

【００７２】動作106でＯＰビットがENDに等しければ、
動作104 で保管された制御ブロックからのNCA値が動作1
14でアドレス・レジスタ４４にゲートされる。

【００７３】このアドレスの制御ブロックは動作116で
読取られ保管される。次に、動作118でコマンド・フィ
ールドが検査される。

【００７４】もしこのコマンド・フィールドがCOMPコマ
ンド・フィールドでなければ、誤り(ERROR)信号が生成
される。

【００７５】もしコマンド・フィールドがCOMPに等しけ
れば、動作116 で保管された制御ブロックのパターンは
動作120 で探索されるパターンのビット１３〜１７と比
較される。

【００７６】もし動作122 で比較されたパターンが等し
ければ、アドレス・レジスタ４４の内容は動作124 で１
だけ増加され、次の制御ブロックが読取られ保管され
る。保管された制御ブロックのNCAフィールドは動作126
でアドレス・レジスタ４４にゲートされる。このアドレ
スの制御フィールドは動作128で読取られ保管され、NCA
アドレスも保管される。

【００７７】保管された制御ブロックのＯＰフィールド
は動作130で検査される。

【００７８】もしＯＰフィールドがLEAFに等しければ、
動作132 で、葉制御ブロックのデータ出力内容は探索す
べきパターンが宛先アドレスの場合はレジスタ６２にロ
ードされ、又は探索すべきパターンが発信アドレスの場
合はNCA+1アドレス（このNCAは動作128で保管された値
である）のLEAFのAGE フィールドが更新される。

【００７９】動作130 でＯＰフィールドがLEAFでないこ
とが分かれば、誤り信号が生成される。

【００８０】動作122で不一致が見つかるか又は動作106
でTESTフィールド又はEND フィールドと異なるコマンド
・フィールドが見つかれば、動作134 でパターンが見つ
からないことを示す。

【００８１】次に、動作136 で、もし探索されるパター
ンが発信アドレスであれば、前に図２に関連して説明し
たように、レジスタ６４にＳＡ葉値がロードされる。

【００８２】もし探索すべきパターンが宛先アドレスで
あれば、ＤＡ葉レジスタ６２に同報通信コマンドがロー
ドされる。これは、発信ポートを除く全てのブリッジ・
ポートに前記フレームを同報通信せねばならないことを
意味する。従って、宛先アドレスを有する端末がもしあ
れば、そのアドレスを発信アドレスとして含む応答フレ
ームを送ることができるので、このアドレスの走査プロ
セスを実行することができる。

【００８３】本発明の良好な実施例では、最初の制御ブ
ロックに続く１０進表示のアドレス０〜４０９５の制御
ブロックは、互いに連鎖されるバッファ・レジスタに記
憶され、新しいパターンが挿入されると、更新機構によ
り、空きバッファ・キューからリース(lease) すること
ができ、パターンが削除されると空きバッファ・キュー
にリリース(release) することができる。このような実
施例は当業者には周知であるので、詳細な説明は行なわ
ない。ここで、図６乃至図１０に関連して、ＳＡ／ＤＡ
処理ロジックによって新しいパターンを見つけることが
できるように制御ブロックを探索表に挿入する更新機構
で実現された方法を説明する。この方法はロジック回路
により又はマイクロプロセッサにより実現できる。

【００８４】図６のステップ140 に示すように、図２の
回路６４、６６及び７０による決定に従ってパターンPT
Iの挿入を要するときプロセスが開始される。

【００８５】ステップ142 で、PTI を挿入するパターン
の左側の１２のビットに対応するアドレスA(MSB)の最初
の制御ブロックCB1が読取られ保管される。

【００８６】ステップ144 で制御ブロックCB1のOP1コマ
ンド・フィールドが検査される。

【００８７】もしそれがTEST又はENDに等しくなければ
ステップ146に進む。もしそれがENDに等しければステッ
プ148 に進む。もしそれがTESTに等しければ図７の上部
のステップ150に進む。

【００８８】ステップ146 で、更新機構は空きバッファ
・キューから４つのバッファ・アドレス、例えばアドレ
ス yi、yi+1、zi及び zi+1を取得する。次に、もしフレ
ーム行の開始が活動状態でなければ、ステップ152 で探
索表は下記のように書込まれて更新される： アドレス A(MSB) ： END, NCA＝yi アドレス yi ： COMP, PTIのビット 12〜
47 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【００８９】ステップ142でCB1から保管されたアドレス
NCA1にある次の制御ブロックCB2 がステップ148で読取
られ保管される。この制御ブロックの制御フィールドOP
2はステップ154で検査される。もしそれがCOMPと異なれ
ば、ERROR信号が生成される。もしそれがCOMPに等しけ
れば、更新機構はステップ156 で空きバッファ・キュー
から６つのバッファ・アドレス、例えばアドレス xi、x
i+1、yi、yi+1、zi 及びzi+1を取得する。次に、ステッ
プ158で、PTIを挿入するパターンのビット１２〜４７
は、ステップ148でCB2から保管されたパターンPTC2と比
較され、不一致がある場合に、最初のビット位置ｂｍを
左側から検出する。ステップ160 で、前記挿入するパタ
ーン内のｂｍ位置のビットの値が検出される。次に、ス
テップ162 及びステップ164 で、もしフレーム信号の開
始が非活動状態であれば、更新された制御ブロックが書
込まれる。

【００９０】ステップ162 は位置ｂｍのビットが０の等
しい場合に開始され、探索表は下記の探索表の書込みに
より更新される： アドレス A(MSB) ： TEST bm, NCA＝xi アドレス xi ： END, NCA＝yi アドレス xi+1 ： CB1 アドレス yi ： COMP, PTIのビット 12〜4
7 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【００９１】ステップ164 は位置ｂｍのビットが１の等
しい場合に開始され、探索表は下記の探索表の書込みに
より更新される： アドレス A(MSB) ： TEST bm, NCA＝xi アドレス xi ： CB1 アドレス xi+1 ： END, NCA＝yi アドレス yi ： COMP, PTIのビット 12〜4
7 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【００９２】ステップ144で制御ブロックCB1のコマンド
・フィールドがTESTに等しければ、ENDでそのＯＰフィ
ールドがセットされる制御ブロックCBeが読取られるま
で、連続する制御ブロックCBj+1(j＝1,2,3...)を読取る
ループが開始される。これは図７のステップ150、166、
168及び170に示す。ステップ150 で、連続する制御ブロ
ックCBj の位置NBTjのビットが検査される。もしそれら
が０に等しければ、ステップ166が開始され、アドレスN
CAjの次の制御ブロックCBj+1を読取る。CBj+1 アドレス
＝NCAjと制御ブロックCBj+1の内容とが保管される。

【００９３】もしそれらが１に等しければ、ステップ16
8が開始され、アドレス(NCAj)+1 にある次の制御ブロッ
クCBj+1を読取る。CBj+1アドレス＝(NCAj)+1と制御ブロ
ックCBj+1の内容とが保管される。

【００９４】ステップ170で、連続する制御ブロックCBj
のコマンド・フィールドOPj が検査され、もしそれらが
TESTに等しければ、ステップ150に戻る。

【００９５】ENDに等しいコマンド・フィールドOPeを有
する制御ブロックCBe が読取られると、ステップ172が
開始される。

【００９６】ステップ172で、アドレスNCAeの次の制御
ブロックCBe+1が読取られる。前に読取られた制御ブロ
ックCBe-1に含まれた制御ブロックCBeのアドレスが保管
される。NCAe＝CBe+1アドレスとCBe+1制御ブロックの内
容とが保管される。

【００９７】次に図８の上部のステップ174が開始され
る。

【００９８】ステップ174 で制御ブロックCBe+1のコマ
ンド・フィールドOPe+1が検査される。もしそれがCOMP
と異なれば、ERROR(誤り)信号が生成される。

【００９９】もしそれがCOMPに等しければ、ステップ17
6 で、更新機構は空きバッファ・キューから６つのバッ
ファ・アドレス、例えばアドレスxi、xi+1、yi、yi+1、
zi及びzi+1を取得する。

【０１００】次に、ステップ178で、PTIを挿入するパタ
ーンのビット12〜47が、ステップ172でCBe+1から保管さ
れたパターンPTCe+1と比較され、不一致がある場合に、
左側から最初のビット位置ｂｍを検出する。ビット位置
ｂｍと前記挿入するパターンの位置のビットの値とが保
管される。

【０１０１】ステップ180で、ビット位置ｂｍはステッ
プ142、166及び168で保管された全てのNBTjの値と比較
される。

【０１０２】ステップ182で、もしｂｍがNBT1よりも小
さければステップ184が開始され、もしｂｍが全てのNBT
jの値よりも大きければステップ 188（図９）が開始さ
れ、もしｂｍがNBT1と最後に見つかったNBTjとの間にあ
ればステップ194 （図１０）が開始される。

【０１０３】ステップ184において、ステップ178で保管
されたｂｍ位置のビット値が検査される。

【０１０４】もしそれが０に等しければ、ステップ186
において、ステップ162（図６）と同じように制御ブロ
ックが更新され、もしそれが１に等しければ、ステップ
187 において、ステップ164（図６）と同じように制御
ブロックが更新される。

【０１０５】ステップ188 において、ｂｍ位置のビット
値が検査され、ビット値に従って制御ブロックが検査さ
れる。

【０１０６】もしｂｍ位置のビットが０に等しければ、
ステップ190 が開始され、下記のように探索表が更新さ
れる： CBeアドレス ： TEST bm, NCA＝xi アドレス xi ： END, NCA＝yi アドレス xi+1 ： CBe アドレス yi ： COMP, PTIのビット 12〜
47 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【０１０７】もしｂｍ位置のビットが１に等しければ、
ステップ190 が開始され、下記のように探索表が更新さ
れる： CBeアドレス ： TEST bm, NCA＝xi アドレス xi ： CBe アドレス xi+1 ： END, NCA＝yi アドレス yi ： COMP, PTIのビット 12〜
47 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【０１０８】ステップ194(図１０)において、ｂｍの方
が大きい左側から最初の NBTj＝NBTfが決定され、NBTf
を含む制御ブロックのアドレスNCAf-1がステップ166及
び168で保管された制御ブロックから探索される。

【０１０９】ステップ196 において、ｂｍ位置のビット
値が検査される。ビット値に従って制御ブロックが更新
される。

【０１１０】もしｂｍ位置のビットが０に等しければ、
ステップ198 が開始され、下記のように探索表が更新さ
れる： NCAf-1アドレス ： TEST bm, NCA＝xi アドレス xi ： END, NCA＝yi アドレス xi+1 ： CBf アドレス yi ： COMP, PTIのビット 12〜
47 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【０１１１】もしｂｍ位置のビットが１に等しければ、
ステップ200 が開始され、下記のように探索表が更新さ
れる： NCAf-1アドレス ： TEST bm, NCA＝xi アドレス xi ： CBf アドレス xi+1 ： END, NCA＝yi アドレス yi ： COMP, PTIのビット 12〜
47 アドレス yi+1 ： NCA＝zi アドレス zi ： LEAF, LEAF 値 アドレス zi+1 ： AGE, PTI

【０１１２】本発明の他の実施例では、２つの異なるＳ
Ａ処理ロジック２６及びＤＡ処理ロジック２４を備える
ことができ、ＤＡ処理ロジック２４は図５に関連して説
明したように探索機能だけを実行し、ＳＡ処理ロジック
２６は図５乃至図１０の探索機能及び挿入機能を図１１
に示すように組合わせる。

【０１１３】このような実施例では、発信アドレスＳＡ
がＳＡ処理ロジック回路２６により探索される毎に、図
１１に示す動作が実行される。これらの動作は図５乃至
図１０に示されたものと同じ参照番号を有する。

【０１１４】図６乃至図１０に示す動作（即ちステッ
プ）のシーケンスは比較動作に達するまで実行され、ス
テップ158又はステップ178で、読取り制御ブロックにお
けるパターンと探索する発信アドレスのビット１２〜４
７の間の比較が実行される。ステップ158^又はステップ
178^に示すように、ステップ158又はステップ178で検出
された一致はＳＡアドレスが見つかることを意味する。
次に、図５に詳しく示されたステップ124、126、128、1
30及び132が実行される。

【０１１５】ステップ158又はステップ178で検出された
不一致は、ＳＡパターンが見つからずＳＡパターンが挿
入されねばならないことを意味し、従って不一致は図
６、図９及び図１０の制御ブロック更新ステップにつな
がる。

【０１１６】もしステップ142 で読取られた最初の制御
ブロックのコマンド・フィールドがTEST又はEND と異な
るならば、ＳＡパターンも挿入されねばならず、図６の
ステップ146及びステップ152が実行される。

【０１１７】次に、パターンの時刻値が許容できる範囲
から外れているとき探索表を更新してパターンを削除す
る方法を図１２乃至図１４に関連して説明する。

【０１１８】前述のように、削除するパターンは更新機
構により発見される。保留されているＳＡ／ＤＡプロセ
ス又はINSERT(挿入)プロセスがないとき、更新機構は図
１２乃至図１４に示す削除プロセスを開始する。

【０１１９】前記プロセスは210に示すように削除する
パターンPTDの選択で始まり、前記パターンは図５で説
明した探索方法を用いて探索される。

【０１２０】削除プロセスは下記の４つのレジスタを必
要とする： ・図１２乃至図１４でTESTレジスタと呼ばれ、OP＝TEST
コマンド・フィールドが検出されると現在の制御ブロッ
クのアドレスがロードされる、最後のTEST制御ブロック
・アドレス・レジスタ・END レジスタと呼ばれ、OP＝TE
STコマンド・フィールドが検出されると現在の制御ブロ
ックのアドレスがロードされる、END制御ブロック・ア
ドレス・レジスタ・COMPレジスタと呼ばれ、OP＝COMPコ
マンド・フィールドが検出されると、現在の制御ブロッ
クのアドレスがロードされる、COMP制御ブロック・アド
レス・レジスタ・LEAFレジスタと呼ばれ、OP＝LEAFコマ
ンド・フィールドが検出されると、現在の制御ブロック
のアドレスがロードされる、LEAF制御ブロック・アドレ
ス・レジスタ

【０１２１】削除プロセスの最初のステップ212で、削
除するパターンの１２個のMSBビットがアドレス・レジ
スタ４４にゲートされる。次に、ステップ214 で、前記
アドレス・レジスタに含まれたアドレスの制御ブロック
が読取られ保管される。

【０１２２】ステップ216でＯＰコマンド・フィールド
が検査される。

【０１２３】もしＯＰがTESTに等しければ、ステップ21
7 で、アドレス・レジスタの内容がTESTレジスタにロー
ドされる。

【０１２４】そして、ステップ218で、保管された制御
ブロックで見つかったNBTビットが検査される。もしNBT
ビットが０に等しければ、ステップ219 でNBTビットの
値０が保管され、ステップ220で、保管された制御ブロ
ックからのNCAフィールドがアドレス・レジスタ４４に
ゲートされる。

【０１２５】もしNBTビットが１に等しければ、ステッ
プ221 でNBTビットの値１が保管され、ステップ222で、
保管された制御ブロックからNCAフィールド+1が計算さ
れ、アドレス・レジスタ４４にゲートされる。

【０１２６】OP＝END コマンド・フィールドを有する制
御ブロックが読取られるまで、ステップ216のプロセス
が反復される。もしOP＝ENDの制御ブロックが読取られ
れば、ステップ223で、ENDレジスタにアドレス・レジス
タの内容がロードされる。

【０１２７】ステップ224で、読取られた制御ブロック
からのNCAフィールドがアドレス・レジスタ４４にゲー
トされ、ステップ226 で、前記アドレス指定された制御
ブロックが読取られ保管される。

【０１２８】ステップ228 で制御ブロックのＯＰコマン
ド・フィールドが検査される。もしＯＰがCOMPと異なれ
ばERROR 信号が生成される。もしＯＰがCOMPに等しけれ
ば、ステップ229 でCOMPレジスタにアドレス・レジスタ
の内容がロードされる。次に、ステップ230で、削除す
るパターンPTDが制御ブロックから読取られたパターン
と比較される。ステップ232で不一致が検出され又はス
テップ216でＯＰコードがEND 又はTESTと異なることは
パターンが見つからないことを意味し、その結果、ERRO
R信号が生成される。

【０１２９】ステップ232で一致が検出されれば、ステ
ップ234で次の制御ブロックが読取られる。この制御ブ
ロックには次の制御ブロック・アドレスNCA が含まれ、
ステップ236 でアドレス・レジスタ４４にゲートされ
る。アドレス指定された制御ブロックはステップ238で
読取られ保管される。

【０１３０】この制御ブロックのＯＰコマンド・フィー
ルドはステップ240 で検査され、もしＯＰがLEAFと異な
れば、誤り信号が生成される。もしＯＰがLEAFに等しけ
れば、ステップ242 でアドレス・レジスタ内容がLEAFレ
ジスタにロードされる。次にステップ246 で、バッファ
・アドレスがLEAFレジスタ内容及びLEAFレジスタ+1によ
り与えられる、LEAF制御ブロックを含む２つのバッファ
はリリースされる。

【０１３１】ステップ248 で、バッファ・アドレスがCO
MPレジスタ内容及びCOMPレジスタ内容+1によって与えら
れる、COMP制御ブロックを含む２つのバッファはリリー
スされる。

【０１３２】ステップ250 で、TESTレジスタがロードさ
れているかどうかを判定する検査が行なわれる。もしノ
ーなら、END レジスタで見つかったアドレスの制御ブロ
ックのコマンド・フィールドはステップ252で 00 にセ
ットされる。

【０１３３】もしイエスなら、ステップ219又はステッ
プ221で保管された NBTビット値がステップ254で検査さ
れる。

【０１３４】もしこの値が０に等しければ、ステップ25
6に示すように、ENDレジスタ内容+1により与えられたア
ドレスの制御ブロックが読取られて作業レジスタに保管
され、ENDレジスタ内容及びENDレジスタ内容+1により与
えられたアドレスのバッファはリリースされる。

【０１３５】もしこの値が１に等しければ、ステップ25
8に示すように、ENDレジスタ内容-1により与えられたア
ドレスの制御ブロックが読取られて作業レジスタに保管
され、ENDレジスタ内容及びENDレジスタ内容-1により与
えられたアドレスのバッファはリリースされる。

【０１３６】ステップ256又はステップ258が終了する
と、ステップ260 で、TESTレジスタにより与えられたア
ドレスに作業レジスタ内容が書込まれる。

【０１３７】前記プロセスが終了すると、TESTレジスタ
はリセットされる。

【０１３８】次に、ＴＣＰ／ＩＰ経路指定機能機能を実
行するために前述の方法及び装置をどのように使用でき
るかについて説明する。

【０１３９】ＴＣＰ／ＩＰは、異質のシステムの相互接
続を可能にする周知の相互作用アーキテクチャである。
これは下記の４つの層を含むアーキテクチャである： ・物理的なネットワーク・インタフェース ・ＩＰ層（インターネット層） ・ＴＣＰ層 ・アプリケーション層

【０１４０】この環境で二種類のノードが定義される。
ホスト・ノードはアプリケーションを実行してＴＣＰ／
ＩＰ層スタックの４つの層の機能を実現し、経路指定機
能は複数の物理的なネットワークの全域でメッセージの
経路指定を担当して物理的なネットワーク・インタフェ
ース及びＩＰ層の機能だけを実現する。

【０１４１】経路指定機能はＩＰアドレス指定方式に基
づいて経路指定を行なう。

【０１４２】ＩＰアドレスは４バイト即ち３２ビットを
含み、可変長の３つのフィールド、すなわちネットワー
ク番号フィールド、サブネットワーク番号フィールド及
びホスト番号フィールドに分割される。

【０１４３】ネットワーク番号フィールドはネットワー
ク・クラスにより８、１６又は３２ビット長フィールド
である。サブネットワーク番号フィールドも可変であ
る。

【０１４４】各経路指定機能はＩＰアドレスを特定のネ
ットワーク・インタフェースに関連づける経路指定表を
含み、１つのインタフェースにメッセージを受取ると、
ＩＰ経路指定機能はメッセージ宛先アドレスを調べ、経
路指定表で探索を実行し、出力インタフェースを見つ
け、当該インタフェースを介して前記メッセージを送付
する。

【０１４５】論理的な観点から、経路指定表は： ・ネットワーク番号（８、１６又は２４ビット） ・サブネットワーク番号（可変長） ・３つのフィールド（３２ビット）から成るホスト・ア
ドレスを含む。

【０１４６】従って、到来するメッセージの宛先ＩＰア
ドレスが経路指定表で探索に付託されると、複数の一致
の発生がありうる。

【０１４７】例えば、表中に下記のエントリがあるもの
と仮定する： バイト0 バイト1 バイト2 バイト3 パターン0 64 - 0 - 0 - 0 ネットワーク経路 パターン1 64 - 3 - 0 - 0 サブネットワーク経路 パターン2 64 - 3 - 2 -56 ホスト経路 （64、3、2及び56のようなバイト値は１０進数表示で示
されている）

【０１４８】64-3-5-9のＩＰ宛先アドレスを有するメッ
セージは64-0-0-0及び64-3-0-0エントリと一致するが、
最後のエントリ 64-3-2-56とは一致しない。選択される
エントリは最良の一致、即ち64-3-0-0を供給するエント
リに相違ない。

【０１４９】この問題を解決するために、探索すべきパ
ターンと選択されたパターン１及び２との比較の後、図
４に関連して説明した探索表に等しい経路指定表は中間
の葉に通じる制御ブロックを包含する。

【０１５０】図１５はこれらの３つのパターン、探索す
べきパターン64-3-5-9及び対応する制御ブロックを示
し、ビット ba及び bcが位置 "a"及び "c"で検査されね
ばならないと仮定する。

【０１５１】例示されたバイト０の内容、即ち"64"を用
いて対応する探索表のアドレス"64"の制御ブロックを読
取る。このアドレスの空の制御ブロックは一致が発見で
きないことを意味している。

【０１５２】図１５に示すように、もし制御ブロックが
TEST制御ブロックであるならば、位置 "a"のNBTビット
が検査され、かつ、もし位置 "a"のビット baが０であ
れば、アドレスNCA1にある次の制御ブロックが読取られ
る。

【０１５３】アドレスNCA1の制御ブロックはCOMP制御ブ
ロックを指すアドレスNCA2を有するEND 制御ブロックで
あり、そのパターンの値はパターン１のバイトB1であ
る。アドレスNCA2+1の制御ブロックは次の制御ブロック
・アドレスNCA3を含み、アドレスNCA3の制御ブロックは
０にセットされた中間葉標識 IL を有する中間LEAFを包
含する制御ブロックのアドレスを含む。中間葉の内容は
作業レジスタにロードされる。最初の中間葉の内容は、
もし不一致が検出されれば、64-0-0-0ネットワーク経路
の最良の一致を指すためのLEAF値を含み、もし一致が検
出されれば、サブネットワーク経路の一致を指すための
LEAF値を含む。後者の場合、アドレスNCA3+1の制御ブロ
ックは、探索を続けるために次の制御ブロックを指すア
ドレスNCA5を有する位置 "c"のビットのTEST制御ブロッ
クである。

【０１５４】もしbcが０に等しければ読取られるアドレ
スNCA5の制御ブロックは例示の END制御ブロックであ
る。これはアドレスNCA6のCOMP制御ブロックを指し、そ
のパターンの値はパターン２のバイトB1、B2及びB3であ
る。もし探索パターンとの一致が見つかれば、アドレス
NCA6+1にある次の制御ブロックが読取られ、この制御ブ
ロックは１にセットされた標識 IL を有する最後のLEAF
のアドレスNCA7を含み、このLEAFが最後の葉であること
を示す。

【０１５５】アドレスNCA7の制御ブロックは最後のLEAF
値を含む。もし一致が見つかれば、この値は中間のLEAF
値を廃棄し、さもなければ、探索の終りに中間のLEAF値
が用いられる。

【０１５６】特定の制御ブロックの配列は、ＴＣＰ／Ｉ
Ｐアーキテクチャに適用されたときの本発明の概念を示
すために与えられるだけであり、制御ブロックのサイズ
により変更することができる。

【０１５７】本発明はTEST制御ブロック内のNBT フィー
ルドによって決定されたビットについて簡単な検査を実
行すると仮定して記述されている。しかしながら、探索
の速度を速くするために、２つ又は３つ以上のビットに
ついて検査を実行することができる。

【０１５８】２つのビットに関する検査が用いられると
仮定すると、TEST制御ブロックの内容は： TEST, NBT＝X, になる。

【０１５９】NCAは位置X及びX+1のビットが検査される
ことを意味し、アドレスNCAは、検査される２つのビッ
トの値、即ち00、01、10、11による読取り制御ブロック
を含むアドレスNCA、NCA+1、NCA+2、NCA+3の４つの隣接
制御ブロックのグループ内の最初の制御ブロックのアド
レスである。

【０１６０】３つのビットに関する検査は、検査される
３つのビットの値、即ち000〜111による読取りアドレス
NCA〜NCA+7の８つの隣接制御ブロックを必要とする。

【０１６１】１ビットよりも多くのビットに関する検査
の実行は探索時間を短縮するが、探索表にはより多くの
制御ブロックを必要とする。

【０１６２】

【発明の効果】本発明により、多数の参照パターンのう
ちから１つのビット・パターンを非常に短い時間で発見
できる探索アルゴリズムを実現する方法及び装置を提供
できる。

【図面の簡単な説明】

【図１】本発明による探索装置及び方法を実現できる２
つの通信ネットワークの間のブリッジの概要を示す図で
ある。

【図２】本発明による方法を実現するパターン探索機構
をより詳細に示す図である。

【図３】本発明の概念及び制御ブロック・フォーマット
を表わすアドレスのリストを示す図である。

【図４】図３に示されたパターンから１つのパターンを
探索する制御ブロックの内容を示す図である。

【図５】図２の探索ロジック回路２４又は２６で実現さ
れた、パターンを探索する方法を示す図である。

【図６】制御ブロックを更新して新しいパターンを挿入
する図２の更新機構で実現された方法を示す図である。

【図７】制御ブロックを更新して新しいパターンを挿入
する図２の更新機構で実現された方法を示す図である。

【図８】制御ブロックを更新して新しいパターンを挿入
する図２の更新機構で実現された方法を示す図である。

【図９】制御ブロックを更新して新しいパターンを挿入
する図２の更新機構で実現された方法を示す図である。

【図１０】制御ブロックを更新して新しいパターンを挿
入する図２の更新機構で実現された方法を示す図であ
る。

【図１１】制御ブロックを更新して新しいパターンを挿
入する探索ロジック回路２６で実現できる別の方法を示
す図である。

【図１２】制御ブロックを更新してパターンを削除する
更新機構で実現された方法を示す図である。

【図１３】制御ブロックを更新してパターンを削除する
更新機構で実現された方法を示す図である。

【図１４】制御ブロックを更新してパターンを削除する
更新機構で実現された方法を示す図である。

【図１５】本発明の方法及び装置がＴＣＰ−ＩＰ経路指
定機能で実現されるときに用いる制御ブロック内容を示
す図である。

【符号の説明】

１０ ブリッジ １２ フレーム処理及び経路指定装置 １４ リンク １６ リンク １８ ローカル・エリア・ネットワーク（ＬＡＮ
Ｘ） ２０ ローカル・エリア・ネットワーク（ＬＡＮ
Ｙ） ２２ レジスタ ２３ パターン探索機構 ２４ ＤＡ処理ロジック ２５ 出力バス ２６ ＳＡ処理ロジック ２７ バス ２８ バス ３０ バス ３４ ＳＡ／ＤＡプロセス制御回路 ４０ 多重回路 ４２ 多重回路 ４４ レジスタ ４６ バス ４８ バス ５０ バス ５２ 探索表 ５６ 制御ブロック出力レジスタ ５７ バス ５８ バス ６０ バス ６２ レジスタ ６４ レジスタ ６６ 復号器回路 ７０ ゲート回路 ７４ 更新機構 ７８ アドレス・バス ８０ バス ８２ レジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/28

Claims (7)

【特許請求の範囲】
1. 【請求項１】ｎ及びｐは整数であり、ｐは２^ｎよりも小
   さくかつｐ個のパターンはｎビットから生じうる２^ｎ個
   のパターンのうちの任意のパターンであるとき、ｐ個の
   ｎビット・パターンのうちから１つのｎビット・パター
   ンを探索する方法であって、前記方法は記憶手段に記憶
   された探索表の使用を含むとともに互いに連鎖される制
   御ブロックを含み、前記制御ブロックの内容は探索すべ
   きパターンについて実行される動作を表わし、 (a) 探索すべきパターンの選択されたビットの検査動作
   を示す第１のタイプの制御ブロック、指定された値との
   比較動作を示す第２のタイプの制御ブロック及びオペレ
   ーションが実行されてはならないことを示す第３のタイ
   プの制御ブロックを供給するステップと、 (b) ｐ個のパターンの値により、ｐ個のパターンから１
   つのパターンの発見に至る動作を各制御ブロック連鎖が
   決定するように連鎖で制御ブロックを連鎖するステップ
   と、 (c) ｋがｎよりも小さい整数であるとき、探索すべきパ
   ターンにおけるｋビットの選択されたフィールドによっ
   て示される探索表アドレスにある最初の制御ブロックを
   読取るステップと、 (d) もし読取られた制御ブロックが第３のタイプであれ
   ばパターンが見つからないことを示す信号を返送し、そ
   うでなければ第２のタイプの制御ブロックに到達するま
   で制御ブロックとそれに連鎖された制御ブロックに示さ
   れた動作を実行するステップと、 (e) 第２のタイプの制御ブロックに到達すると、探索す
   べきパターンを前記制御ブロック内の指定された値と比
   較するステップと、 (f) 探索すべきパターンがｐ個のパターンのうちの１つ
   のパターンであるか又はそうではないことをそれぞれ示
   すために、もしステップ(e) で一致が検出されればパタ
   ーンが見つかったことを示す情報を返送し、又はもしス
   テップ(e) で不一致が検出されればパターンが見つから
   なかったことを示す情報を返送するステップとを含むこ
   とを特徴とするパターン探索方法。
2. 【請求項２】(g) ステップ(e) で一致が検出されると、
   第２のタイプの制御ブロックに連鎖されかつ見つかった
   パターンに関連した情報を含む最後の制御ブロックを読
   取るステップを含むことを特徴とする請求項１のパター
   ン探索方法。
3. 【請求項３】ｎ及びｐは整数でありｐは２^ｎよりも小さ
   くｐ個のパターンは２^ｎ個のパターンのうちの任意のパ
   ターンであるとき、ｐ個のｎビット・パターンのうちか
   ら１つのｎビット・パターンを探索するために、記憶手
   段に記憶された探索表（５２）を備え、前記探索表は互
   いに連鎖される制御ブロック（ＣＢ）を含みかつその内
   容は探索すべきパターンで実行される動作を示す探索装
   置であって、 ・探索すべきパターンの選択されたビットの検査動作を
   示す第１のタイプの制御ブロック、指定された値との比
   較動作を示す第２のタイプの制御ブロック、オペレーシ
   ョンが実行されてはならないことを示す第３のタイプの
   制御ブロックを探索表に書込み、ｐ個のパターンの値に
   より、ｐ個のパターンの１つの発見に至る動作を各制御
   ブロック連鎖が決定するように、連鎖の制御ブロックを
   連鎖する手段（７４、８２、６図ないし１０図）と、 ・ｋがｎよりも小さい整数であるとき、探索すべきパタ
   ーンの選択されたｋ個のフィールドから取出される探索
   表アドレスの最初の制御ブロックを読取る手段（４４、
   ５４、５６、１０２）と、 ・もし読取られた制御ブロックが第３のタイプであれば
   パターンが見つからないことを示す信号を生成する手段
   （１０６、１３４、１３６）と、 ・最初に読取られた制御ブロックとそれに連鎖された制
   御ブロックに表示された動作を第２のタイプの制御ブロ
   ックに達するまで実行する手段（１１４、１０８、１１
   ８）と、 ・探索すべきパターンを第２のタイプの制御ブロック内
   の指定された値と比較する手段（１２０）と、 ・もし前記比較手段によって不一致が検出されればパタ
   ーンが見つからないことを示す情報を生成する手段（１
   ３４、１３６）と、 ・もし前記比較手段によって一致が検出されればパター
   ンが見つかったことを示して探索すべきパターンがｐ個
   のパターンのうちの１つのパターンであることを表わす
   情報を生成する手段（１３０、１３２）とを備えること
   を特徴とする探索装置。
4. 【請求項４】前記比較手段による一致の検出に応答し
   て、第２のタイプの制御ブロックに連鎖された最後の制
   御ブロック(LEAF)及び前記見つかったパターンに関連し
   た構成情報を読取る手段（１２４、１２６）を備えるこ
   とを特徴とする請求項３の探索装置。
5. 【請求項５】前記制御ブロック書込み手段は ・ｐ個のパターンの選択されたｋビットのフィールドの
   値から取出されたアドレスの探索表内で見つかった制御
   ブロックに、前記選択されたｋビットのフィールド内の
   ｋビットの同じ組合せを有するパターンのうちの残りの
   (ｎ−ｋ)ビットから成る二分木で探索を開始する動作を
   示す情報を書込む手段（１５２、１６４、１６２）と、 ・選択されたｋビットのフィールドの値から取出された
   アドレスの制御ブロックの各々に対応する二分木の葉の
   数に等しい複数の連鎖の制御ブロックを連鎖し、前記連
   鎖の各々の制御ブロックに葉に至る動作を書込み、前記
   動作は、もしあれば、二分木内の飛越しが存在する位置
   のビットに関する第１のタイプの検査動作、及び少なく
   とも１つの第２のタイプの比較動作を含み、前記指定さ
   れた値は前記二分木のｐ個のパターンの１つの（ｎ−
   ｋ）ビットの値である手段（１７６、１９２、１９４）
   とを備えることを特徴とする請求項３の探索装置。
6. 【請求項６】端末の各々はｎビットのアドレスを有し、
   従って接続装置により入力ポートと出力ポートを介して
   接続できる通信ネットワークに属する活動状態の端末の
   アドレスのセットはｐ個のｎビットのパターンを含み、
   前記接続装置は入力ポートで受取った発信端末からの、
   発信端末アドレス・フィールド及び宛先アドレス・フィ
   ールドを含むフレームに応答して、前記フレームが経路
   指定されねばならない出力ポートを決定する端末連結用
   通信ネットワーク間接続装置（１０）において、 ・宛先アドレス・パターンを探索する宛先アドレスに応
   答し、もし宛先アドレス・パターンが見つかれば、関連
   したパターン情報がフレーム経路指定情報である最後の
   制御ブロックを読取る、請求項３、請求項４又は請求項
   ５の第１の探索装置と、 ・発信アドレス・パターンを探索する発信アドレスに応
   答し、もし発信アドレス・パターンが見つからなけれ
   ば、前記アドレス・パターンを見つけるために必要な制
   御ブロックを探索表に挿入するように探索表内の制御ブ
   ロックを更新して新しい制御ブロックを書込む請求項
   ３、請求項４又は請求項５の第２の探索装置とを備える
   ことを特徴とする通信ネットワーク間接続装置。
7. 【請求項７】発信アドレス・パターン及び宛先アドレス
   ・パターンで実行される動作がインターリーブされるよ
   うに第１の探索装置と第２の探索装置を交互に活動化す
   る順序づけ手段を備えることを特徴とする請求項６の装
   置。