JP3178645B2 - スワップ処理をともなうデータ通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力値が出力値にスワッ
プされることを可能にする通信装置に関し、特に、入力
値が通信システムにより受信されたデータ・ストリーム
のヘッダであり、出力値がその通信システムにより送信
される対応するデータ・ストリームのヘッダである、そ
うした通信システムにおいて使用される装置に関する。
またこの装置は、任意のテーブル・ルックアップ機能を
実現するためにも使用される。

【０００２】

【従来の技術】ほとんどの通信システムはスイッチ及び
リンクを含み、入力リンクにおいて受信されたデータ・
ストリームをアドレス指定される出力リンクに移送する
ための機能を有する。

【０００３】今日、将来の通信網における高速伝送及び
交換に備え、いわゆる非同期転送モード（ＡＴＭ）を使
用する傾向がある。このモードでは、全てのデータがセ
ルとして移送され、各セルは５３バイト長を有する。最
初の５バイトは、１２ビットＶＰ（仮想パス）フィール
ド及び１６ビットＶＣ（仮想チャネル）フィールドを含
むヘッダであり、セルの宛先を示すアドレスを含む。

【０００４】交換ノードの入力において、ＶＰ／ＶＣフ
ィールドが新たなフィールドにより置換（スワップ）さ
れ、セルがスイッチを介して経路指定されるように、経
路指定ヘッダが追加される。経路指定ヘッダが次に除去
され、セルが適切な出力リンクに送信される。

【０００５】ＶＰ／ＶＣフィールドの高速スワッピング
は困難な課題である。なぜなら、２²⁸＝２６８．１０⁶
以上のＶＰ／ＶＣの組合わせが可能であり、１５５ギガ
ビット／秒の伝送レートで、セルが２．５マイクロ秒以
下で処理されなければならないからである。

【０００６】従って、全てのこれらの組合わせを処理す
ることは現実的ではない。実際には、移送ノードは、一
方が物理リンクに、他方がスイッチに接続される通信ア
ダプタから構成される。各アダプタは１物理リンクにつ
き、約２０００のＶＰ／ＶＣフィールド（エントリ）を
認識できなければならない。従って、それが４つの物理
リンクに接続される場合には、約８０００のエントリを
認識できなければならない。

【０００７】この機能を達成するために、通信アダプタ
はテーブルを含み、このテーブルがアダプタにより確立
される接続の関数として、ネットワーク・マネジャによ
り更新される。

【０００８】結果的に、ＶＰ／ＶＣスワッピング機能を
実行するために、セル間隔内で探索され更新される８０
００エントリを有するテーブルが、各通信アダプタにお
いて実現される必要がある。

【０００９】こうしたテーブルを実現する１つの従来方
法では、連想記憶装置（content addressable memory）
を提供する。別の方法では、２進探索アルゴリズムまた
はハッシング法を実現する。

【００１０】これらの技法の第１の欠点は、探索オペレ
ーションがセル処理時間の大部分を占めることである。
第２の欠点は、テーブルの新たなエントリが正確な位置
において生成されなければならず、従って、テーブルの
更新が容易でないという事実に起因する。

【００１１】探索アルゴリズムの例がＩＥＥＥ会報Vo
l．135 No．1（１９８８年１月）の記事に述べられてい
る。

【００１２】

【発明が解決しようとする課題】本発明の目的は、低価
格のメモリを使用することにより、２マイクロ秒以下の
非常に短い時間内に、入力値を出力値にスワップするス
ワッピング機能を可能にする装置を提供することであ
る。

【００１３】本発明の別の目的は、スワップされる入力
値を変更するように、メモリが容易に更新可能なこうし
た装置を提供することである。

【００１４】

【課題を解決するための手段】本発明によれば、スワッ
プ機能がカスケード式ルックアップ・テーブルにより実
行され、これらのテーブルは、その幅が等価の連想記憶
装置で許容されるエントリ数に依存するパスにより結合
される。探索パスが全ての可能なエントリに対して明瞭
にマークされるように、ポインタがテーブル内にセット
され、更新されなければならない。

【００１５】スワップ機能は従って、Ｅ（Ｅ＝２^p−
１）個のｎビット入力値に対応する出力値を提供する擬
似連想記憶装置により実行される。

【００１６】擬似連想記憶装置は、少なくとも２^dのア
ドレス容量を有する複数のカスケード式ランダム・アク
セス・メモリから構成される。ここで、ｄはｐよりも大
である。

【００１７】各ランダム・アクセス・メモリにｐビット
・ポインタをセットするための制御論理回路が提供され
る。各ポインタは他のポインタとは異なったものであ
り、入力値にランダムに割当てられる。入力値に対応す
る出力値を見い出すために、制御論理回路はランダム・
アクセス・メモリを順次アドレスして読出す。第１のメ
モリは入力値のｎ１ビットを含む部分によりアドレスさ
れ、続くそれぞれのメモリは入力値のｎｉビット部分と
連結される先行メモリから読出されるポインタによりア
ドレスされる。ここで、ｎｉはｎ−ｐ以下である。出力
値が最後のメモリのアドレス指定の結果として見い出さ
れる。

【００１８】

【実施例】図１は通信ノードの受信側を図式的に表し、
入力値を出力値にスワップする回路が使用される。明ら
かに、こうした回路は任意の他の環境においても使用す
ることができる。図１に示されるように、入力リンクか
ら受信されるビット・ストリームを処理する受信回路２
に対して、入力リンク１−１乃至１−４が提供される。
本発明の好適なアプリケーションでは、ビット・ストリ
ームがいわゆる非同期転送モード（ＡＴＭ）に従い、セ
ルに配列される。

【００１９】受信回路２の機能の１つは、スワップ回路
４に提供されるセルのヘッダを検出することである。ス
ワップ回路４は、ヘッダに含まれるＶＰ／ＶＣフィール
ドを新たなＶＰ／ＶＣフィールドに変更し、これがセル
に挿入されてノードにより送信される。

【００２０】セルは回路６を通じて処理され経路指定さ
れ、新たなヘッダを提供されて、回路８によりノード出
力リンク１０−１乃至１０−３上に送信される。新たな
ヘッダは回路４により、バス５を通じて提供される。ノ
ードはノード・マネジャ１２を含み、この１つの機能は
スワップ回路４を制御することである。

【００２１】スワップ回路４は、セル処理時間内にＶＰ
／ＶＣ入力値に対応するＶＰ／ＶＣ出力値を提供するＸ
エントリ・テーブルとして機能する擬似連想記憶装置に
より構成される。

【００２２】本発明の好適な実施例では、受信回路２か
らバス１４を介して提供される入力値は、ＡＴＭセルの
２８ビットのＶＰ／ＶＣフィールド及び追加の５ビット
を含み、後者は入力リンク物理アドレス及びセルの処理
方法を示す制御情報などの追加の情報を含む。

【００２３】スワップ回路４が図２に示される。これは
メモリ構成２０及び制御論理２２からなり、擬似連想記
憶装置として機能する。

【００２４】上述のように、入力値が３３ビットを含
み、２¹³個のエントリを有するテーブルが要求されるも
のと仮定すると、メモリ構成は３つのランダム・アクセ
ス・メモリ２４−Ａ、２４−Ｂ及び２４−Ｃを含む。

【００２５】今日容易に入手可能な最大のランダム・ア
クセス・メモリ（ＲＡＭ）は１６メガビット・ダイナミ
ックＲＡＭ（ＤＲＡＭ）である。様々な構成が可能であ
る。こうしたＤＲＡＭデバイスのほとんどの供給メーカ
は、本発明に好適な１メガビット×１６構成のデバイス
を提供している。全ての最近のＤＲＡＭはＣＡＳ（列ア
ドレス選択）ビフォアＲＡＳ（行アドレス選択）機構を
実現し、デバイスの直接的なリフレッシュを可能にす
る。ＤＲＡＭのリフレッシュ動作はタイマだけを必要と
し、１受信セル当たり１回のメモリ問い合わせが存在す
るだけなので、２つのセル間において、通常動作と干渉
することなく、メモリのリフレッシュ動作を実行する十
分な時間が存在する。１５５メガビット／秒において、
２．７マイクロ秒毎にセルは受信される。

【００２６】後述のように、スワップ機能を実行するた
めに、４回のＲＡＭアクセス（各々が１５０ナノ秒）が
必要となり、セル処理時間の１０％以下がメモリに問い
合わせるために必要となる。

【００２７】ダイナミック・ランダム・アクセス・メモ
リ２４−Ａ、２４−Ｂ及び２４−Ｃはパスを通じて結合
され、その幅は等価の連想記憶装置において許容される
エントリの深さまたは数に対応する。従って、３３ビッ
トの探索が必要であると仮定すると、Ｅ＝２¹³−１＝８
１９１の可能な入力値が存在し、制御論理２２はメモリ
制御ラインすなわち読出し／書込み（Ｒ／Ｗ）２８、Ｒ
ＡＳ／ＣＡＳ３０、３２及び３４を活動化することによ
り、順次メモリ２４−Ａ、２４−Ｂ及び２４−Ｃをアド
レスする。Ｒ／Ｗライン２８は３つのメモリに共通であ
り、ライン３０、３２及び３４として表される各メモリ
に対応する３本のＲＡＳ／ＣＡＳラインが存在する。

【００２８】最初に、メモリ２４−Ａが制御論理２２を
介してアドレスされ、制御論理はアドレス・バス２６上
に入力値のｎ１ビットを含む第１の部分を提供する。メ
モリ２４−Ａから読出される１３ビットのデータは、デ
ータ・バス３６を介して制御論理２２に提供される。制
御論理２２は次に第２の部分（第１の部分とは異な
る）、すなわちｎｉ＝ｎ２ビットの入力値に、２４−Ａ
からの１３ビットを付加したアドレスにより、メモリ２
４−Ｂをアドレスする。メモリ２４−Ｂから読出される
１３ビットのデータが、データ・バス３６を介して制御
論理２２に提供され、制御論理２２は次に第３の部分
（第１及び第２の部分とは異なる）、すなわちｎｉ＝ｎ
３ビットの入力値に、２４−Ｂからの１３ビットを付加
したアドレスにより、メモリ２４−Ｃをアドレスする。

【００２９】メモリ２４−Ｃから読出された１３ビット
のデータは、メモリの１つ例えばメモリ２４−Ａに確保
される制御ブロック部分をアドレスするために使用さ
れ、これはメモリ２４−Ａ、２４−Ｂ及び２４−Ｃを順
次アドレスするために使用されるＶＰ／ＶＣ入力値に対
応するＶＰ／ＶＣ出力値を含む。

【００３０】明らかに、ＤＲＡＭのアドレス機能すなわ
ちエントリの数及び入力値のビット数に依存して、異な
る数のＤＲＡＭが必要となる。当業者には、各特定のア
プリケーションに必要な数のＤＲＡＭをカスケードする
ことが理解されよう。

【００３１】本発明の好適な実施例では、スワップ機能
が３つのＤＲＡＭにより達成され、次のことを仮定す
る。すなわち、入力値がｎビット幅である。Ｅ＝２^p−
１のエントリを有する連想記憶装置が必要とされる。各
メモリは２^dのアドレス容量を有する。ここで、ｄはｐ
よりも大である。ｎ１＋ｎ２＋ｎ３＝ｎ、すなわち探索
が実行されなければならない入力値のビット数に関し、
ｎ１はｄ以下であり、ｎ２＋ｐ及びｎ３＋ｐはｄ以下で
ある。

【００３２】ｄ＝２０及びｐ＝１３を仮定すると、本発
明の好適な実施例では、メモリ２４−Ａはｎ１＝１９ビ
ットの入力値によりアドレスされ、メモリ２４−Ｂはｎ
２＝７ビットの入力値と、メモリ２４−Ａから読出され
る１３ビットとによりアドレスされ、メモリ２４−Ｃは
ｎ３＝７ビットと、メモリ２４−Ｂから読出される１３
ビットとによりアドレスされる。

【００３３】各メモリは２²⁰のアドレス容量を有するの
で、探索オペレーションにおいてメモリ２４−Ａの半分
だけが使用され、残りの半分については、後述のよう
に、メモリ内容の更新に必要な制御ブロック及びポイン
タ・スタックを記憶するために使用される。

【００３４】ポインタは探索パスが擬似連想記憶構成２
０において明瞭にマークされるように、３つのメモリ２
４−Ａ、２４−Ｂ及び２４−Ｃ内でセット及び更新され
なければならない。

【００３５】このために、２¹³−１の異なるポインタの
３つのスタックＳＡ、ＳＢ及びＳＣが、メモリ２４−Ａ
内において各メモリ２４−Ａ、２４−Ｂ及び２４−Ｃに
対して割当てられる。

【００３６】擬似連想記憶装置がフルでない間に新たな
エントリを追加することは、ポインタ・スタックから新
たな特定のポインタを拾い出すことにより達成される。
マークされた新たなパスが、他の全てと総合的に異なる
形式を有する場合、新たなポインタが各スタックから引
出され、それらの各々の中身を１つ空にする。

【００３７】新たなエントリが以前のエントリと共通な
ものを有する場合、対応するテーブルは以前に確立され
たパスを破壊しないように、更新されてはならない。従
って、新たなエントリが擬似連想記憶装置内で実行され
る度に、パスが既に記されているか否かを判断するため
に、探索が実行されなければならない。ＤＲＡＭ Ａ、
ＢまたはＣのいずれかが、"全て０"（空ロケーションを
示す）以外のものを返却する場合には、内容は変更され
てはならず、対応するスタックからポインタは除去され
ない。

【００３８】最後のＤＲＡＭ２４−Ｃは、新たなパスが
以前のエントリの完全な複製でない限り、常に更新され
る。完全な複製の場合には、特定のアプリケーションに
依存して、スワップ・テーブルが可能な新たな値により
置換されるか、ユーザに対してエラーとしてフラグ化さ
れる。

【００３９】エントリが擬似連想記憶装置から消去され
なければならない場合、対応するエントリが実際にそこ
に存在することを確認するために、チェックが行われな
ければならない。チェック処理の間、メモリＡ、Ｂ及び
Ｃの読出しの結果返却されるポインタが収集されなけれ
ばならない。

【００４０】Ｃから読出されるポインタは常に除去さ
れ、スタックＣの先頭に再度配置されて、即時再使用可
能なように準備される。

【００４１】Ｂから読出されるポインタは、それが複数
のパスにより使用される場合、除去されてはならない。
このためのチェックが実行されなければならない。

【００４２】最後にＡから読出されるポインタが、メモ
リＢにおける複数使用に対応して、同様にチェックされ
なければならない。

【００４３】これらのオペレーションについては、図４
乃至図１１を参照して説明する。

【００４４】制御論理２２が図３に示され、これは論理
回路４０を含み、論理回路４０は受信回路２からバス１
４を介して、変更された入力値を受信し、またノード・
マネジャ１２からはバス１６を介して、制御データを受
信する。

【００４５】論理回路４０はＲＡＳ／ＣＡＳライン３
０、３２、３４及びＲ／Ｗライン２８上にメモリ制御信
号を生成し、これらの信号は擬似連想記憶装置２０のリ
セット、更新、探索及び消去オペレーションを実行する
ために必要である。また、論理回路４０はバス４２を介
して、アドレス形成レジスタ４３にアドレス・ビットを
提供する。レジスタ４３では、アドレス・ビットが後述
のように編成される。本発明の好適な実施例では、ＤＲ
ＡＭ Ａ、Ｂ及びＣは行及び列アドレス機構を備え、ア
ドレス・ビット形成レジスタ４３から得られるアドレス
・ビットが、１２ビットの行アドレスと８ビットの列ア
ドレスに分離され、それぞれ行アドレス・レジスタ４４
及び列アドレス・レジスタ４６に提供され、更にマルチ
プレクサ４８に供給されて、回路４０によりライン５０
上に生成される行／列選択信号の制御により、アドレス
・バス２６上に出力される。

【００４６】データ・バスが受信回路５２に提供され、
このバスから受信されるビットがデータ入力レジスタ５
４に入力される。レジスタ５４に記憶された受信ビット
は、バス５６を介して、論理回路４０に提供される。選
択されたＤＲＡＭ Ａ、ＢまたはＣに書込まれるデータ
は、回路４０によりデータ出力レジスタ６０に提供さ
れ、更にドライバ６２を介して、アドレスされたロケー
ションに書込まれる。ドライバ６２は、回路４０により
ライン６４上に生成される書込み時イネーブル信号によ
り活動化される。

【００４７】図４を参照して説明すると、擬似連想記憶
装置がノード・マネジャ１２により開始されるパワー・
オン・リセット・オペレーションにおいて、初期化され
る様子が示される。

【００４８】ステップ７０で示されるように、パワー・
オン・リセット・コマンドがバス１６上で検出される
と、ステップ７２で回路４０がデータ出力レジスタ６０
を全て０にセットする。３つのＤＲＡＭ Ａ、Ｂ及びＣ
が、２²⁰のアドレスを走査し、各アドレスされるロケー
ションに"全て０"を書込むことにより、並列にクリアさ
れる。

【００４９】これはステップ７４に示されるように、Ｒ
ＡＳ／ＣＡＳ及びＲ／Ｗラインを活動化することによ
り、ＤＲＡＭ Ａ、Ｂ及びＣに対して、２⁸回の連続書
込みオペレーションをページ・モードで並列に実行する
ことにより達成される。

【００５０】各書込みオペレーションにおいて、ステッ
プ７６でページ境界がクロスするか（ページ境界をこえ
るか）どうかがテストされ、否定の場合、ステップ７７
で列アドレスが１増分されて、バースト書込みオペレー
ションが継続される。各ページ・クロスに際しては、こ
れが最後のページ・クロスかどうかがステップ７８でテ
ストされ、否定の場合、行アドレスがステップ７９で増
分され、次にＲＡＳ／ＣＡＳラインが活動化されて、Ｄ
ＲＡＭ Ａ、Ｂ及びＣに対する新たな２⁸回のバースト
書込みが実行される。肯定の場合には、初期化オペレー
ションがステップ８０で完了する。

【００５１】次に、ポインタ・スタックＳＡ、ＳＢ及び
ＳＣが、ＤＲＡＭ２４−Ａの上位部分に準備されなけれ
ばならない。

【００５２】図５に示されるのと同一の処理が、各スタ
ックＳＡ、ＳＢ及びＳＣに対して実行される。各スタッ
クに対して、ノード・マネジャはスタック生成コマンド
をバス１６を介して発行する。これがステップ９０に示
されるように、回路４０により復号化される。このオペ
レーションは初期化オペレーションの一部である。回路
４０において、この機能を実行するために、３つの１３
ビット・アップ／ダウン・カウンタが提供される。この
カウンタの１つＣＴＮ−９２が図５に示され、各スタッ
クに割当てられる。回路４０はＣＴＮ−９２を増分また
は減分するための制御信号を制御バス９４上に生成し、
これらの信号は、図５乃至図１１を参照して述べられる
オペレーションを実行するために使用される。

【００５３】最初にステップ９６で示されるように、カ
ウンタ９２が第１のポインタ値、例えば"000000000000
1"にリセットされ、第１のスタック・アドレスがレジス
タ４３にロードされる。

【００５４】次にステップ９８で、ＤＲＡＭ−Ａがアド
レスされる。ステップ１００で、アップ／ダウン・カウ
ンタ９２にセットされた値が、スタックのアドレスされ
たロケーションに書込まれ、レジスタ４３内のスタック
・アドレスが１増分される。

【００５５】ステップ１０２では、アップ／ダウン・カ
ウンタ値がテストされ、最後のポインタ値すなわち"111
1111111111"に達したかどうかが判断される。これはフ
ル・ライン１０３の最上位の１により示される。否定の
場合、アップ／ダウン・カウンタがステップ１０４で１
増分され、処理がステップ９８から再開される。

【００５６】肯定の場合には、処理はステップ１０６で
終了する。

【００５７】図６乃至図８を参照すると、全ての可能な
エントリに対応するパスをマークするために、ＤＲＡＭ
２４−Ａ、２４−Ｂ及び２４−Ｃが更新される様子が示
される。

【００５８】これはノード・マネジャ１２を通じて達成
され、ノード・マネジャ１２はステップ１２０で示され
るように、バス１６上に"エントリ"xxx"の更新"コマン
ドを発行する。ここで、xxxは３３ビットの入力値であ
る。

【００５９】ステップ１２２では、スタックＣに関連す
るアップ／ダウン・カウンタ９２の値がテストされ、Ｄ
ＲＡＭ−Ｃがフルかどうかが判断される。肯定の場合、
これは新たな値が追加されていないことを意味し、エラ
ーまたは警告が報告される。否定の場合には、ステップ
１２４で示されるように、エントリ"xxx"の１９最上位
ビット（ＭＳＢ）が、２０ビット・アドレス形成レジス
タ４３の位置０乃至１８に送信され、０が上記レジスタ
の位置１９にセットされ、ＤＲＡＭ２４−Ａの下位部分
をアドレスし、このアドレスに記憶される値を読出す。
このアドレス値は保管される。

【００６０】次にステップ１２６で、読出された値が"
全て０"かどうかがテストされる。否定の場合、これは
同一の１９ＭＳＢビットを含むエントリが既に存在する
ことを意味し、ステップ１２４で読出された現ポインタ
がステップ１２８で、アドレス形成レジスタ４３にロー
ドされる。

【００６１】肯定の場合には、ステップ１３０で示され
るように、スタックＳＡの先頭のロケーションをアドレ
スし、ポインタ"ＰＡ"を読出すことにより、新たなポイ
ンタがスタックＡからフェッチされる。次にステップ１
３２で示されるように、スタックＳＡに関連するアップ
／ダウン・カウンタ９２（９２−Ａと命名される）が減
分され、ステップ１３４で、フェッチされたポインタＰ
Ａがステップ１２４で保管されたＤＲＡＭ２４−Ａのア
ドレスに書込まれ、ＰＡがアドレス形成レジスタ４３の
位置１９乃至７にロードされる。

【００６２】処理は図７に示されるように継続し、最初
にステップ１３６で、エントリ"xxx"の次の７ビットを
レジスタ４３の位置６乃至０にロードする。レジスタ４
３にこのようにセットされたアドレスは保管され、ＤＲ
ＡＭ２４−Ｂが読出される。

【００６３】次にステップ１３８で、読出された値が"
全て０"かどうかがテストされる。否定の場合、これは
同一の７ビットを含むエントリが既に存在することを意
味し、ステップ１３６で読出された現ポインタがステッ
プ１４０で、アドレス形成レジスタ４３にロードされ
る。

【００６４】肯定の場合には、ステップ１４２で示され
るように、スタックＳＢの先頭のロケーションをアドレ
スし、ポインタ"ＰＢ"を読出すことにより、新たなポイ
ンタがスタックＢからフェッチされる。次にステップ１
４４で示されるように、スタックＳＢに関連するアップ
／ダウン・カウンタ９２（９２−Ｂと命名される）が減
分され、ステップ１４４で、フェッチされたポインタＰ
Ｂが、ステップ１３６で保管されたＤＲＡＭ２４−Ｂの
アドレスに書込まれ、ＰＢがアドレス形成レジスタ４３
の位置１９乃至７にロードされる。

【００６５】処理は図８に示されるように継続し、最初
にステップ１４８で、エントリ"xxx"の残りの７ビット
をレジスタ４３の位置６乃至０にロードする。レジスタ
４３にこのようにセットされたアドレスは保管され、Ｄ
ＲＡＭ２４−Ｃが読出される。

【００６６】次にステップ１５０で、読出された値が"
全て０"かどうかがテストされる。否定の場合、これは
同一の７ビットを含むエントリが既に存在することを意
味し、ステップ１４８で読出された現ポインタが、ステ
ップ１５２で保管される。更新中のパスが既に記されて
いることを示す警告信号が、ノード・マネジャに送信さ
れる。

【００６７】肯定の場合には、ステップ１５４で示され
るように、スタックＳＣの先頭のロケーションをアドレ
スし、ポインタ"ＰＣ"を読出すことにより、新たなポイ
ンタがスタックＣからフェッチされる。次にステップ１
５６で示されるように、スタックＳＣに関連するアップ
／ダウン・カウンタ９２（９２−Ｃと命名される）が減
分され、ステップ１５８で、フェッチされたポインタＰ
Ｃが、ステップ１４８で保管されたＤＲＡＭ２４−Ｃの
アドレスに書込まれ、ＰＣが保管される。

【００６８】次にステップ１６０で示されるように、Ｐ
Ｃにもとづくアドレスを有するＤＲＡＭ−２４の上位部
分の制御ブロックがアドレスされ、エントリ"xxx"に対
応する出力値がこの制御ブロックに書込まれる。

【００６９】更新処理はステップ１６２で終了する。

【００７０】次に図９を参照すると、受信された３３ビ
ット入力値に対応する出力値を探索するために、制御論
理４０により実行されるオペレーションが示される。

【００７１】これらのオペレーションは、ステップ１７
０で示されるように、３３ビット入力値を含むヘッダが
バス１４上に提供されるときに開始される。

【００７２】ステップ１７２で示されるように、入力値
の１９ＭＳＢビットがアドレス形成レジスタ４３の位置
０乃至１８にロードされ、上記レジスタの位置１９は０
にセットされる。ＤＲＡＭ２４−Ａがアドレスされて読
出され、ポインタＰＡがレジスタ５４を介して論理回路
４０に返却される。

【００７３】ＰＡポインタ値がステップ１７４でテスト
され、これが全て０に等しい場合には、不一致信号がラ
イン６５を介して処理／経路指定回路６に返却される。

【００７４】全て０でない場合には、ステップ１７６
で、ポインタＰＡがアドレス形成レジスタ４３の位置１
９乃至７にロードされ、入力値の次の７ビットが位置６
乃至０にロードされる。

【００７５】次にステップ１７８でＤＲＡＭ２４−Ｂが
読出され、レジスタ５４を介して回路４０に返却された
ポインタＰＢが、ステップ１８０で、全て０か否かがテ
ストされる。全て０の場合、不一致信号がライン６５を
介して返却される。

【００７６】全て０でない場合、１ステップ１８２で、
３ビット・ポインタＰＢがレジスタ４３の位置１９乃至
７にロードされ、入力値の残りの７ビットがレジスタ４
３の位置６乃至０にロードされる。

【００７７】次にステップ１８４で、ＤＲＡＭ２４−Ｃ
が読出され、ポインタＰＣが論理回路４０に返却され
る。

【００７８】ポインタＰＣの値がステップ１８６でテス
トされ、全て０の場合、不一致信号がライン６５を介し
て返却される。

【００７９】全て０でない場合、これは一致を表し、ポ
インタ値がＤＲＡＭ−Ａの上位部分の制御ブロックをア
ドレスするために使用され、出力値を含む制御ブロック
が読出され、出力バス６４を介して、処理／経路指定回
路６に提供される。

【００８０】次に図１０及び図１１を参照しながら、エ
ントリ"yyy"が消去される様子について説明する。

【００８１】オペレーションは、ステップ１９０で示さ
れるように、ノード・マネジャ１２からバス１６を介し
て受信される"エントリ"yyy"の消去"コマンドの受信に
より開始される。

【００８２】最初にステップ１９２で示されるように、
図９のステップ１７２乃至１８４を実行することによ
り、探索オペレーションが３３ビットの"yyy"エントリ
を用いて開始される。ポインタＰＡ、ＰＢ及びＰＣ、並
びにそれらのＤＲＡＭ２４−Ａ、２４−Ｂ及び２４−Ｃ
内におけるアドレスが保管される。

【００８３】次にステップ１９４で、一致が見い出され
たかどうかがテストされ、否定の場合には消去オペレー
ションが終了する。なぜなら、これはエントリ"yyy"が
擬似連想記憶装置内に存在しないことを意味するからで
ある。

【００８４】肯定の場合には、ポインタＰＣがスタック
ＳＣの先頭のアップ／ダウン・カウンタ９２−Ｃの内容
により示されるアドレスに書込まれ、次にこのカウンタ
が１増分される。全て０がステップ１９２で保管された
ＰＣアドレスに書込まれる。

【００８５】次にステップ１９８で示されるように、ポ
インタＰＢ及び７ビットの全ての可能な組合わせにもと
づき、ＤＲＡＭ２４−Ｃの読出しがＰＢと0000000との
連結から開始する。各読出しオペレーションにおいて返
却されるポインタＰＣがステップ２００でテストされ、
これが全て０でないと判明すると、消去オペレーション
が終了する。なぜなら、これはポインタが異なるパスを
記すために、まだ使用されることを意味するからであ
る。ポインタが全て０と判明すると、ステップ２０２で
２⁷回の読出しオペレーションが実行されたがどうかが
テストされ、否定の場合、ステップ２０４でアドレスが
１増分され、ステップ１９８に戻りループする。

【００８６】肯定の場合、全て０がステップ１９２で保
管されたＰＢアドレスに書込まれ、ＰＢがスタックＳＢ
の先頭のカウンタ９２−Ｂにより示されるアドレスに書
込まれ、カウンタが１増分される。

【００８７】次にステップ２０８で示されるように、ポ
インタＰＡ及び７ビットの全ての可能な組合わせにもと
づき、ＤＲＡＭ２４−Ｂの読出しがＰＡと0000000との
連結から開始する。各読出しオペレーションにおいて返
却されるポインタＰＢがステップ２１０でテストされ、
これが全て０でないと判明すると、消去オペレーション
が終了する。なぜなら、これはポインタが異なるパスを
記すために、まだ使用されることを意味するからであ
る。

【００８８】ポインタが全て０と判明すると、ステップ
２１２で２⁷回の読出しオペレーションが実行されたが
どうかがテストされ、否定の場合、ステップ２０８でア
ドレスが１増分され、ステップ２０８に戻りループす
る。

【００８９】肯定の場合、全てゼロがステップ１９２で
保管されたＰＡアドレスに書込まれ、ＰＡがスタックＳ
Ａの先頭のカウンタ９２−Ａにより示されるアドレスに
書込まれ、カウンタが１増分される。

【００９０】これで消去オペレーションがステップ２１
８で終了する。

【００９１】本発明の好適な実施例において、ＶＰなど
の入力値の一部に対して探索オペレーションが実行され
なければならない場合、入力値のＶＰパターンとの一致
が見い出された時点で、探索処理は終了する。入力値の
どの部分が探索されなければならないかに依存して、探
索が図９のステップ１７４、１８０または１８６で終了
する。

【００９２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００９３】（１） ２^p−１以下の整数Ｅに相当する
数のｎビット入力値に対応する出力値を提供するデータ
通信装置であって、２^d（ｄはｄ＞ｐなる整数）のアド
レス容量を有する複数のカスケード式メモリ（２４−
Ａ、２４−Ｂ及び２４−Ｃ）と、上記の各メモリに、各
々が他とは異なり、１つの上記入力値に割当てられる複
数のｐビット・ポインタをセットする手段と、上記メモ
リの少なくとも１つを順次アドレスし読出す手段であっ
て、第１の上記メモリが上記入力値のうちｎ１（ｎ１は
ｎ１≦ｄなる整数）ビットを含む部分によりアドレスさ
れ、上記のそれぞれの後続メモリが、該入力値のｎｉ
（ｎｉ≦ｎ−ｎ１）ビット部分と連結された先行メモリ
から読出される上記ポインタによりアドレスされる、ア
ドレス手段と、順序的に最後の上記メモリのアドレス指
定の結果得られる出力値を出力する手段と、を含む、デ
ータ通信装置。 （２）上記ｐビット・ポインタをセットする手段が、上
記の各メモリに割当てられる上記ポインタのスタック
と、上記各スタック内に２^p−１の異なる上記ポインタ
をセットする手段と、を含む、上記（１）記載の装置。 （３）上記ｐビット・ポインタをセットする手段が、上
記入力値に応答して、上記メモリを順次アドレスし書込
む手段であって、第１の上記メモリが、該入力値のｎ１
ビットと該第１のメモリに割当てられた上記ポインタ・
スタックからフェッチされる上記ポインタとによりアド
レスされて該アドレス位置に書込まれ、かつ上記のそれ
ぞれの後続メモリが、該入力値のｎｉビット部分と連結
される上記先行メモリに書込まれる該ポインタと、該メ
モリのアドレス指定ロケーションに書込まれ、割当てら
れる該ポインタ・スタックからフェッチされる該ポイン
タとによりアドレスされて該アドレス位置に書込まれる
書込み手段を含む、上記（２）記載の装置。 （４）ｎビット入力値に対応して、上記メモリに記憶さ
れた上記ポインタを消去する手段を含む、上記（１）乃
至（３）のいずれかに記載の装置。 （５）上記消去手段が、消去されるｎビット値に応答し
て、順次上記メモリをアドレスする手段であって、第１
の上記メモリが上記入力値のうちｎ１ビットによりアド
レスされ、上記のそれぞれの後続メモリが、上記入力値
のｎｉビット部分と連結された上記先行メモリから読出
される上記ポインタによりアドレスされる、アドレス手
段と、上記メモリから順次読出された上記ポインタを保
管する手段と、最後の上記メモリから読出された上記ポ
インタを、該メモリに割当てられた上記スタックの先頭
に書込み、最後の上記メモリのアドレス指定ロケーショ
ンを示す該ポインタを取り消す手段と、上記最後のメモ
リを除く上記メモリから読出された上記ポインタを、該
メモリに割当てられた上記スタックの先頭に書込み、該
ポインタが、消去されない上記入力値に対応するロケー
ションをアドレスするために使用されない場合、該メモ
リのアドレス指定ロケーションを示す該ポインタを取り
消す手段と、を含む、上記（４）記載の装置。 （６）上記出力値を出力する上記手段が、各々が上記最
後のメモリから読出される上記ポインタによりアドレス
され、上記入力値に対応する該出力値を記憶する上記メ
モリの１つに編成される制御ブロックを含む、上記
（１）乃至（５）のいずれかに記載の装置。 （７）上記メモリがダイナミック・ランダム・アクセス
・メモリである、上記（１）乃至（６）のいずれかに記
載の装置。 （８）ｎ＝３３、ｐ＝１３である、上記（６）または
（７）記載の装置。 （９）ｎ１＝２０、ｎｉ＝７である、上記（８）記載の
装置。 （１０）上記スタック及び上記制御ブロックが上記第１
のメモリに記憶される、上記（６）記載の装置。

【００９４】

【発明の効果】以上説明したように、本発明によれば、
低価格のメモリを使用することにより、２マイクロ秒以
下の非常に短い時間内に、入力値を出力値にスワップす
るスワッピング機能を実行する装置を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明が実現される通信ノードを表す図であ
る。

【図２】カスケード式ダイナミック・ランダム・アクセ
ス・メモリを含むスワップ回路を表す図である。

【図３】スワップ機能を実現するために必要なメモリ・
オペレーションを制御する制御論理を表す図である。

【図４】メモリ内容を初期化するために制御論理により
実行されるオペレーションを表す図である。

【図５】ポインタ・スタックを生成するために制御論理
により実行されるオペレーションを表す図である。

【図６】新たなエントリに対してメモリ内容を更新する
ために制御論理により実行されるオペレーションを表す
図である。

【図７】新たなエントリに対してメモリ内容を更新する
ために制御論理により実行されるオペレーションを表す
図である。

【図８】新たなエントリに対してメモリ内容を更新する
ために制御論理により実行されるオペレーションを表す
図である。

【図９】入力値に対応する出力値を獲得するために制御
論理により実行されるオペレーションを表す図である。

【図１０】エントリを消去するために制御論理により実
行されるオペレーションを表す図である。

【図１１】エントリを消去するために制御論理により実
行されるオペレーションを表す図である。

【符号の説明】

２ 受信回路 ４ スワップ回路 ５、１４ バス ６ セル回路 ８ 回路 １２ ノード・マネジャ ２０ メモリ構成 ２２ 制御論理 ２６ アドレス・バス ２８ 読出し／書込み（Ｒ−Ｗ） ３０、３２、３４ ＲＡＳ／ＣＡＳ ５０、６４ ライン ５２ 受信回路 ５４ データ入力レジスタ ６０ データ出力レジスタ ６２ ドライバ ９２ アップ／ダウン・カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 レネ・ジェイ・グレイス フランス06000、ニース、ルー・マセナ 24 (72)発明者 フランコイス・カーマレック フランス06600、アンチベス、インパ ス・デ・ラ・ブラギュー、マグダ・コテ ージ・シィ （番地なし) (72)発明者 エリック・ラルマンド フランス06610、ラ・ガウデ、シェミ ン・デ・バレストレッチェ 57、マス・ カブリ （番地なし) (72)発明者 タン・ハム フランス06600、アンチベス、シェミ ン・デス・コンベス 120 (72)発明者 ハンス・ルドルフ・シンドラー スイス、シィ・エイチ−8135 ランナ ウ・アム・アルビス、ウィルデンビュッ ヒルストラッセ 40 (56)参考文献 特開 平５−199256（ＪＰ，Ａ) 特開 平２−233023（ＪＰ，Ａ) 特開 平５−268241（ＪＰ，Ａ) 特開 平７−30554（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】Ｅ（≦２^ｐ−１）個のｎビット入力値に対
   応する出力値を供給するデータ通信装置であって、 ２^ｄ（ｄはｄ＞ｐなる整数）のアドレス容量を有する複
   数のカスケード式メモリと、 上記複数のメモリのうちの第１のメモリをｎビット入力
   値のうちｎ１（ｎ１はｎ１≦ｄなる整数）ビットを含む
   部分によりアドレスし、後続の各メモリを、該ｎビット
   入力値のｎｉ（ｎｉ≦ｎ−ｎ１）ビット部分及び先行メ
   モリから読出されたメモリ内容を連結することによって
   アドレスするアドレス手段と、 各メモリに割り当てられる複数の異なったｐビット・ポ
   インタをそれぞれ保持する複数のスタックと、 上記スタックを順次に読み出すことによって、特定のｎ
   ビット入力値に対しポインタを割り当て、上記アドレス
   手段を利用して該ポインタをそれぞれ対応するメモリに
   書き込む手段と、 入力されたｎビット入力値に応答して、上記アドレス手
   段を利用して上記複数のメモリを順次にアドレスし読み
   出す手段と、 上記複数のメモリのうち最後にアドレス指定されたメモ
   リの内容を上記出力値として出力する手段と、 を含む、データ通信装置。
2. 【請求項２】上記複数のスタックは、それぞれ２^p−１
   の異なるポインタを保持する、 請求項１記載の装置。
3. 【請求項３】ｎビット入力値に応答して、上記メモリに
   記憶された対応するポインタを消去する手段を含む、請
   求項１または２に記載の装置。
4. 【請求項４】上記消去する手段は、上記アドレス手段を
   利用して上記メモリから対応するポインタを読み出し、
   該ポインタを上記スタックの先頭に保管した後、上記メ
   モリから消去する、請求項３に記載の装置。
5. 【請求項５】上記スタック及び上記出力値が上記第１の
   メモリに記憶される、請求項１乃至４のいずれかに記載
   の装置。