JPH07111096A - Mask rom device with relieving function - Google Patents
Mask rom device with relieving functionInfo
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- JPH07111096A JPH07111096A JP25713693A JP25713693A JPH07111096A JP H07111096 A JPH07111096 A JP H07111096A JP 25713693 A JP25713693 A JP 25713693A JP 25713693 A JP25713693 A JP 25713693A JP H07111096 A JPH07111096 A JP H07111096A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体メモリの内製造
工程でデータを書き込むマスクROMに関し、特に不良
ビット品を救済し、歩留りを向上させる救済機能付きマ
スクROM装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask ROM for writing data in a manufacturing process of a semiconductor memory, and more particularly to a mask ROM device with a relief function for relieving defective bit products and improving yield.
【0002】[0002]
【従来の技術】従来の救済機能付きマスクROM装置の
例を特開平2−201800号に記載されている発明を
用いて説明する。図7は特開平2−201800号に記
載されている発明の一実施例のブロック図である。2. Description of the Related Art An example of a conventional mask ROM device with a relief function will be described with reference to the invention disclosed in Japanese Patent Laid-Open No. 2-201800. FIG. 7 is a block diagram of an embodiment of the invention described in JP-A-2-201280.
【0003】この発明は、半導体記憶装置の発明で、デ
ータはマスクROM116に予め固定され、その固定さ
れたデータはアドレス信号に従って読み出される。PR
OM123は書換可能でかつ不揮発性メモリである。指
令手段112は、前記アドレス信号がマスクROM11
6の欠陥セルを示す冗長アドレスに一致すると切換指令
信号を出力する。選択回路125は、通常は前記固定さ
れたデータを選択する一方、指令手段112から切換指
令信号が出力されるとPROM123からのデータを選
択して、選択データを出力回路126を経由して出力す
る。The present invention is an invention of a semiconductor memory device, in which data is fixed in advance in a mask ROM 116, and the fixed data is read according to an address signal. PR
The OM 123 is a rewritable and non-volatile memory. The command means 112 outputs the address signal to the mask ROM 11
When it coincides with the redundant address indicating the defective cell of 6, the switching command signal is output. The selection circuit 125 normally selects the fixed data, and when the switching command signal is output from the command means 112, selects the data from the PROM 123 and outputs the selected data via the output circuit 126. .
【0004】上記のような構成において、マスクROM
116内に欠陥セルが見つかると、欠陥セルを含む行ま
たは列を示すアドレスを冗長判定回路113に設定し、
欠陥セルを含む1行分または1列分のセルアレイに書き
込まれるべきデータと同一のデータ(冗長用のデータ)
を書込制御回路119に与えてPROM123に書き込
む。そして、欠陥セルを含む行または列を示すアドレス
信号が入力されると、指令手段112から出力される切
換指令信号により、選択回路125においてPROMか
らの読み出しに切り換え、欠陥の救済を行う。救済する
行または列は必要に応じて複数本設定できる。In the above structure, the mask ROM
When a defective cell is found in 116, an address indicating a row or a column including the defective cell is set in the redundancy judgment circuit 113,
The same data as data to be written to the cell array for one row or one column including the defective cell (redundant data)
Is supplied to the write control circuit 119 and written in the PROM 123. Then, when an address signal indicating a row or a column including a defective cell is input, the selection circuit 125 switches to reading from the PROM in response to a switching command signal output from the commanding unit 112 to repair the defect. A plurality of rows or columns to be relieved can be set as necessary.
【0005】ここにPROMとして、大電流を流して溶
断するポリシリコンヒューズ型、あるいはフローティン
グゲートに電荷を注入して書き込むEPROMを用いて
構成することができるが、フィールドプログラマブルロ
ジックアレイになるため、書込回路が複雑になる傾向が
あった。The PROM can be configured by using a polysilicon fuse type in which a large current is caused to flow and blow it out, or an EPROM in which charges are injected into a floating gate for writing, but since it becomes a field programmable logic array, it is written. Embedded circuits tended to be complicated.
【0006】これに対して、レーザーで溶断するポリシ
リコンヒューズには、書込回路が不要であり回路構成が
簡単にできる利益がある。この書き込みは、ウエハース
測定(P/W)時に不良ビットのアドレスを測定器のフ
ロッピーディスクに記憶しておき、レーザートリマーで
カットする方法である。On the other hand, a polysilicon fuse which is blown by a laser has an advantage that a writing circuit is unnecessary and the circuit structure is simple. This writing is a method in which the address of the defective bit is stored in the floppy disk of the measuring device at the time of wafer measurement (P / W) and cut by the laser trimmer.
【0007】[0007]
【発明が解決しようとする課題】LSIは集積度が高く
なり、チップサイズが大きくなるとゴミ、欠陥によるビ
ット不良が多発する。従来の技術による、冗長用データ
の置き換えによるマスクROMの救済回路では、16M
ビットのマスクROMの場合、1行分のPROMが4k
ビットにもなるため、PROMのサイズが大きくなる。
またチップサイズが10%ほど大きくなることにより有
効チップが減少する。特に、1ワード分に含まれる不良
の99%を占める1ビットの不良の場合でも、1行分の
データを書き込む必要があり救済セルを多く必要とす
る。When the LSI has a high degree of integration and the chip size becomes large, bit defects due to dust and defects frequently occur. In the mask ROM relief circuit by replacing the redundant data according to the conventional technique, 16M
In case of bit mask ROM, PROM for one row is 4k
Since it also becomes bits, the size of the PROM becomes large.
In addition, the effective chip decreases as the chip size increases by about 10%. In particular, even in the case of a 1-bit defect that occupies 99% of defects contained in 1 word, data for 1 row needs to be written, and a large number of repair cells are required.
【0008】またレーザーで溶断するポリシリコンヒュ
ーズの場合、書き込み不良0.1%×約2kビットで良
品が取れなくなる。また書き込み時間がウエハース1枚
当たり1ないし2時間と長くなり、書き込み不良も多
く、救済工程自体に欠陥を起こしやすく、書き込み歩留
りが低下して実用化が困難である。In the case of a polysilicon fuse which is blown by a laser, a defective product cannot be obtained due to a write error of 0.1% × about 2 k bits. Further, the writing time becomes as long as 1 to 2 hours per wafer, many writing failures occur, defects are likely to occur in the relief process itself, and the writing yield decreases, which makes practical application difficult.
【0009】本発明は、このような点に鑑み、少数のビ
ットの救済で効果的にビット不良を救済することができ
る救済機能付きマスクROM装置を提供することを目的
とする。In view of the above points, the present invention has an object to provide a mask ROM device with a relief function capable of effectively relieving a bit defect by relieving a small number of bits.
【0010】[0010]
【課題を解決するための手段】本発明の救済機能付きマ
スクROM装置は、欠陥セルを含み、その欠陥セルのア
ドレスが予め知られているマスクROMを有するマスク
ROM装置であり、欠陥セルに起因する不良ビットが訂
正された正しい信号を出力する救済機能付きマスクRO
M装置であって、プログラム可能な救済メモリと、プロ
グラム可能なデコーダと、訂正回路とを有し、前記救済
メモリの、前記欠陥セルのアドレスに対応して定められ
たアドレスには、当該欠陥セルに起因する不良ビットの
訂正を指示する訂正信号が予め書き込まれ、前記デコー
ダには、不良ビットを含むワードが書き込まれているマ
スクROMのアドレスが、不良アドレスとして予め書き
込まれ、当該アドレスを指定するアドレス信号が入力さ
れたときには、デコーダは当該不良ビットを訂正する訂
正信号が書き込まれている救済メモリセルのワード線を
選択するデコード信号を出力し、前記訂正回路は、マス
クROMの出力信号と前記訂正信号を入力し、訂正信号
が示す訂正指示に対応して前記不良ビットを訂正する。A mask ROM device with a relief function of the present invention is a mask ROM device having a mask ROM including a defective cell and the address of the defective cell is known in advance. Mask RO with a relief function that outputs a correct signal in which the defective bit is corrected
An M device having a programmable repair memory, a programmable decoder, and a correction circuit, wherein the address of the defective memory in the repair memory is determined to correspond to the address of the defective cell. A correction signal for instructing the correction of a defective bit caused by is written in advance, and an address of a mask ROM in which a word including a defective bit is written is written in advance as a defective address in the decoder to specify the address. When the address signal is input, the decoder outputs a decode signal for selecting the word line of the relief memory cell in which the correction signal for correcting the defective bit is written, and the correction circuit outputs the mask ROM output signal and the mask ROM output signal. A correction signal is input and the defective bit is corrected according to the correction instruction indicated by the correction signal.
【0011】[0011]
【作用】本発明のビット不良の救済においては、出力1
ワード単位で不良ビット箇所のみを訂正することによ
り、少数のビットの救済で効果的にビット不良を救済す
ることができる。In the relief of the bit defect of the present invention, the output 1
By correcting only the defective bit portion on a word-by-word basis, it is possible to effectively repair the defective bit by repairing a small number of bits.
【0012】また、不良ビットに対応する箇所のみを書
き込み訂正することにより、書き込み箇所を少なくする
ことができ、すなわち書き込み不良、および書き込み時
間も少なくすることができる。Further, by writing and correcting only the portion corresponding to the defective bit, the writing portion can be reduced, that is, the writing failure and the writing time can be reduced.
【0013】さらに、ゴミ、欠陥によりセルアレイの一
部領域に集中して発生するビット不良を、レイアウトの
ビット配列に対応して、ブロック単位での置き換えがで
きるようにすることにより、不良ビットのかたまり部を
訂正することができ、訂正が簡略化できる。Furthermore, bit defects that are concentrated in a partial area of the cell array due to dust or defects can be replaced in block units in accordance with the bit arrangement of the layout, so that defective bit clusters can be obtained. The part can be corrected, and the correction can be simplified.
【0014】以上のことから、少ないビット数で不良を
効果的に救済できることにより、ビット容量を少なくす
ることができ、チップサイズの増大も1ないし2%で収
まり、ビット不良の救済は10ないし20%ほどの歩留
り向上が期待できる。From the above, by effectively repairing defects with a small number of bits, the bit capacity can be reduced, the increase in chip size can be suppressed by 1 to 2%, and the repair of bit defects is 10 to 20. % Yield improvement can be expected.
【0015】[0015]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明を適用したマスクROM装
置の一実施例の構成を示すブロック図である。図1にお
いて、マスクROM装置はアドレスバッファ10、X−
デコーダ11、Y−デコーダ12、マスクROM13、
Y−セレクタ14、センスアンプ15、出力バッファ2
0により構成されている。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of a mask ROM device to which the present invention is applied. In FIG. 1, the mask ROM device is an address buffer 10, X-
Decoder 11, Y-decoder 12, mask ROM 13,
Y-selector 14, sense amplifier 15, output buffer 2
It is composed of 0s.
【0016】さらに、不良ビットを訂正するために、訂
正回路19、PROM16、PROMデコーダ17、セ
ンスアンプ18が設けられている。訂正回路19は、マ
スクROM13から読み出された信号(S0、S1、…
…、Sk)と訂正信号C(C0、C1、……、Ck)を入力
し、マスクROM13の不良ビットxから読み出された
信号Sxを訂正して出力する。ここで、PROM16の
アドレスを訂正アドレスとすると、PROMデコーダ1
7はマスクROM13のアドレス信号(A0、A1、…
…、Am)を入力し、不良ビットxに対応する、PRO
M16の訂正アドレスyを指定する。ここで、信号のハ
イレベルをHレベルとし、ローレベルをLレベルとする
と、PROM16の訂正アドレスyにはHレベルの訂正
信号Cyが格納され、その他のアドレスにはLレベルの
訂正信号Cj(j=0、1、……、k、ただしj≠y)
が格納されている。センスアンプ18は、PROM16
から読み出された信号を増幅して訂正回路19に出力す
る。Further, a correction circuit 19, a PROM 16, a PROM decoder 17, and a sense amplifier 18 are provided to correct the defective bit. The correction circuit 19 reads the signals (S 0 , S 1 , ...) From the mask ROM 13.
, S k ) and the correction signal C (C 0 , C 1 , ..., C k ) are input, and the signal S x read from the defective bit x of the mask ROM 13 is corrected and output. Here, assuming that the address of the PROM 16 is the correction address, the PROM decoder 1
7 is an address signal (A 0 , A 1 , ...) Of the mask ROM 13.
, A m ), and the PRO bit corresponding to the defective bit x
The corrected address y of M16 is designated. Here, if the high level of the signal is H level and the low level is L level, the correction address y of the PROM 16 stores the correction signal C y of H level, and the correction signals C j of L level are stored at the other addresses. (J = 0, 1, ..., k, where j ≠ y)
Is stored. The sense amplifier 18 is the PROM 16
The signal read from is amplified and output to the correction circuit 19.
【0017】図2、3、および4は、訂正回路19の各
ビットを構成する訂正回路要素の回路図である。ここ
で、本来ならばLレベルであるべきビットが、マスクR
OM13の不良のためにHレベルを示している場合をL
レベルビット不良とし、本来ならばHレベルであるべき
ビットが、マスクROM13の不良のためにLレベルを
示している場合をHレベルビット不良とする。2, 3 and 4 are circuit diagrams of the correction circuit elements constituting each bit of the correction circuit 19. Here, if the bit that should originally be at the L level is the mask R
When the H level is indicated due to the defect of the OM13, the L
If the level bit is defective, and the bit that should originally be at the H level indicates the L level due to a defect in the mask ROM 13, it is considered as the H level bit defect.
【0018】図2は、Lレベルビット不良の入力信号を
訂正する訂正回路要素を示す図である。訂正信号Cのi
番目のビットCiがHレベルである場合、すなわち、訂
正信号Ciが訂正アドレスから読み出されたデータであ
る場合においてHレベルの入力信号Siが入力されたと
き、ANDゲートからLレベルが出力される。したがっ
て、Lレベルビット不良の入力信号Siは、Lレベルの
信号に訂正されたことになる。一方、訂正信号CiがL
レベルの場合には、入力信号Siが訂正されないで、そ
のまま出力される。表1は図2の回路要素の真理値表で
ある。FIG. 2 is a diagram showing a correction circuit element for correcting an input signal having an L level bit defect. I of correction signal C
When the th bit C i is at the H level, that is, when the correction signal C i is the data read from the correction address, when the H level input signal S i is input, the L level is output from the AND gate. Is output. Therefore, the L-level defective bit input signal S i is corrected to the L-level signal. On the other hand, the correction signal C i is L
In the case of the level, the input signal S i is not corrected and is output as it is. Table 1 is a truth table of the circuit elements of FIG.
【0019】[0019]
【表1】 図3は、Hレベルビット不良の入力信号を訂正する訂正
回路要素を示す図である。この回路においても訂正信号
CiがLレベルのときには、入力信号Siが訂正されない
でそのまま、ORゲートから出力される。しかし、訂正
信号CiがHレベルの場合には、Lレベルの入力信号Si
に対してHレベルの信号Biが出力される。したがっ
て、Hレベルビット不良の入力信号Siは、Hレベルの
信号に訂正されたことになる。表2は図3の回路要素の
真理値表である。[Table 1] FIG. 3 is a diagram showing a correction circuit element for correcting an input signal having an H level bit defect. Also in this circuit, when the correction signal C i is at the L level, the input signal S i is not corrected and is output as it is from the OR gate. However, when the correction signal C i is at the H level, the L level input signal S i
A high-level signal B i is output for Therefore, the input signal S i having the H-level bit defect is corrected to the H-level signal. Table 2 is a truth table of the circuit elements of FIG.
【0020】[0020]
【表2】 表1の上から5行目より明らかなように、図2の回路
は、Hレベルビット不良の入力信号(Lレベル)を訂正
することはできない。また、表2の上から4行目より明
らかなように、図3の回路はLレベルビット不良の入力
信号(Hレベル)を訂正することはできない。[Table 2] As is clear from the fifth row from the top of Table 1, the circuit of FIG. 2 cannot correct the input signal (L level) having an H level bit failure. Further, as is clear from the fourth row from the top of Table 2, the circuit of FIG. 3 cannot correct the input signal (H level) having the L level bit failure.
【0021】図4は、Hレベルビット不良、Lレベルビ
ット不良の入力信号のいずれも訂正することができる訂
正回路要素を示す図である。この回路は、トランスファ
ゲートG1とトランスファゲートG2が並列に接続されて
構成されている。このうち、トランスファゲートG
1は、入力信号Siの反転信号を伝達し、トランスファゲ
ートG2は、入力信号Siを伝達する。トランスファゲー
トG1、G2のオン・オフ制御は訂正信号Ciによって
行われ、訂正信号CiがHレベルのときトランスファゲ
ートG1がオンになり、トランスファゲートG2はオフに
なる。その結果、入力信号Siの反転信号が、訂正され
た信号としてトランスファゲートG1から出力される。
訂正信号CiがLレベルのときには、トランスファゲー
トG1はオフになり、トランスファゲートG2がオンにな
る。したがって、入力信号Siが訂正されないでそのま
まトランスファゲートG2から出力される。これによ
り、入力信号SiがHレベルビット不良の入力信号また
はLレベルビット不良の入力信号のどちらの場合でも、
訂正された信号Biが出力される。表3は図4の回路要
素の真理値表である。FIG. 4 is a diagram showing a correction circuit element capable of correcting both an input signal having an H level bit defect and an L level bit defect. This circuit is configured by connecting a transfer gate G 1 and a transfer gate G 2 in parallel. Of these, Transfer Gate G
1 transfers the inverted signal of the input signal S i , and the transfer gate G 2 transfers the input signal S i . On-off control of the transfer gates G1, G2 are carried out by the correction signal C i, the correction signal C i is the transfer gates G 1 when the H-level to turn on the transfer gate G 2 is turned off. As a result, the inverted signal of the input signal S i is output from the transfer gate G 1 as a corrected signal.
When the correction signal C i is at L level, the transfer gate G 1 is turned off and the transfer gate G 2 is turned on. Therefore, the input signal S i is directly output from the transfer gate G 2 without being corrected. As a result, regardless of whether the input signal S i is the input signal with the H level bit failure or the L level bit failure,
The corrected signal B i is output. Table 3 is a truth table of the circuit elements shown in FIG.
【0022】[0022]
【表3】 図2、3および4において、訂正信号CiがHレベルで
あるときに不良ビットを訂正する例を示したが、訂正信
号CiがLレベルであるときに不良ビットを訂正する回
路で実現することも可能である。[Table 3] In FIGS. 2, 3 and 4, an example in which the defective bit is corrected when the correction signal C i is at the H level is shown, but it is realized by a circuit which corrects the defective bit when the correction signal C i is at the L level. It is also possible.
【0023】以上のことから、図1の構成における動作
を説明する。ビット不良が発生すると、不良ビットのア
ドレスをPROMデコーダ17に設定し、レーザーでポ
リシリコンヒューズを溶断して出力ビットの位置に相当
する箇所のPROMセルにHレベルを書き込む。これに
より、不良ビットのアドレスを指定すると、当該アドレ
スのPROMセルのデータをセンスアンプ18を通して
読み出し、不良ビット出力Oiに相当する訂正信号Ciが
Hレベルであるので、入力信号Siを訂正した信号Biが
出力され、出力バッファ20を通して出力Oiに正しい
データが出力される。From the above, the operation in the configuration of FIG. 1 will be described. When a bit defect occurs, the address of the defective bit is set in the PROM decoder 17, the polysilicon fuse is blown by the laser, and the H level is written in the PROM cell at the position corresponding to the position of the output bit. Thus, by specifying the address of the defective bit, it reads the data of the PROM cell of the address through the sense amplifier 18, since the correction signal C i which corresponds to the defective bit output O i is H level, correcting the input signal S i The output signal B i is output, and correct data is output to the output O i through the output buffer 20.
【0024】図1中の訂正回路19について、他の実施
例を説明する。図5は、出力のHレベルまたはLレベル
の強制訂正回路例を示す図である。図5において、出力
kビットの1ワードごとに、出力のHレベルビット不良
またはLレベルビット不良の情報Pを1ビット付加して
(k+1)ビットのPROMセルとすることにより、1
ワードごとに1ビットのHレベルビット不良またはLレ
ベルビット不良の訂正を行う。ここで、情報Pの反転出
力をP*とする。Another embodiment of the correction circuit 19 in FIG. 1 will be described. FIG. 5 is a diagram showing an example of an H level or L level forcible correction circuit of the output. In FIG. 5, by adding 1 bit of information P of output H-level bit failure or L-level bit failure for each word of output k bits to form a (k + 1) -bit PROM cell, 1
A 1-bit H-level bit defect or L-level bit defect is corrected for each word. Here, the inverted output of the information P is P * .
【0025】図5の実施例においては、情報PはHレベ
ルビット不良のときにはHレベルに設定され、Lレベル
ビット不良のときにはLレベルに設定される。したがっ
て、ANDゲート、NORゲート、インバータで成る論
理回路によって情報Pと訂正信号Ciから論理合成され
たP・Ci、P*・Ciは、訂正信号CiがLレベルの場合
においてはいずれもLレベルになる。したがって、入力
信号Siは訂正されずに信号Biとして出力される。訂正
信号CiがHレベルの場合において、情報PがHレベル
のときにはHレベルの信号Biが出力される。したがっ
て、Hレベルビット不良の入力信号Si(Lレベル)が
訂正されたことになる。また、訂正信号CiがHレベル
の場合において、情報PがLレベルのときにはLレベル
の信号Biが出力される。したがって、Lレベルビット
不良の入力信号Si(Hレベル)が訂正されたことにな
る。このように、ある1ワードについてビット不良があ
るときに、訂正信号CiをHレベルとし、情報PがHレ
ベルのとき、Hレベルビット不良の入力信号Siを訂正
したHレベルの信号Biが出力され、情報PがLレベル
のとき、Lレベルビット不良の入力信号Siを訂正した
Lレベルの信号Biが出力される。なお、情報Pと訂正
信号Ciの信号で論理合成したP・CiおよびP*・Ciを
出力ビットk個分作らずに1個にまとめてもよい。1ワ
ードに対して2ビット以上の不良があり、Hレベルビッ
ト不良とLレベルビット不良が混在する場合には、図5
の回路では訂正できない。図5において、1ワード分の
訂正を行う場合について説明したが、アドレスの連続し
た複数の出力ワード数を1ブロックとして訂正すること
も可能である。In the embodiment of FIG. 5, the information P is set to the H level when the H level bit is defective and is set to the L level when the L level bit is defective. Therefore, the AND gates, NOR gates, logic synthesized P · C i by a logic circuit composed of the inverter from the information P and correction signal C i, P * · C i are all in the case the correction signal C i is at L level Also becomes L level. Therefore, the input signal S i is output as the signal B i without being corrected. When the correction signal C i is H level and the information P is H level, the H level signal B i is output. Therefore, the input signal S i (L level) having the H level bit defect is corrected. Further, when the correction signal C i is at the H level and the information P is at the L level, the L level signal B i is output. Therefore, the input signal S i (H level) having the L level bit defect is corrected. Thus, when there is a bit defect for a 1 word, the correction signal C i to H level, when the information P is at H level, the signal of the H level correcting the input signal S i of H level bit defects B i There is outputted, the information P is at L level, L level of the signal B i correcting the input signal S i of L level bit failure is output. It may be combined into one without creating P · C i and P * · C i output bits of k min of the logically synthesized signal information P and correction signal C i. If there are defects of 2 bits or more for one word, and H level bit defects and L level bit defects coexist, FIG.
It cannot be corrected by the circuit of. Although the case of correcting one word has been described with reference to FIG. 5, it is also possible to correct a plurality of output words having continuous addresses as one block.
【0026】図6はPROMブロックの回路例を示す図
である。図6において、不良ビットのアドレスが“A0
=L、A1=H、A2=L、……、Am=L”と、A1のみ
Hレベルで他は全てLレベルである場合について説明す
る。このとき、Amの反転出力をAm *とすると、ベース
入力がA0 *、A1、A2 *、……、Am *のデコーダ部のト
ランジスタのポリシリコンヒューズを溶断して、オープ
ン状態にする。これにより、上記のアドレスが入力され
たときに、出力XiがHレベルになり、XiのPROMセ
ルが選択される。上記のアドレスに対応する出力がO1
であるときに、Xiとセル部のD1とが交差する部分のト
ランジスタのポリシリコンヒューズを溶断して、オープ
ン状態にする。これにより、そのトランジスタに対応す
るセンスアンプの出力である訂正信号Cの内C1のみが
Hレベルになり、他は全てLレベルになる。FIG. 6 is a diagram showing a circuit example of the PROM block. In FIG. 6, the address of the defective bit is "A 0.
= L, A 1 = H, A 2 = L, ......, and A m = L ", the other with H level only A 1 will be described for the case all at the L level. The inverted output at this time, A m Assuming A m * , the polysilicon fuses of the transistors in the decoder section whose base inputs are A 0 * , A 1 , A 2 * , ..., A m * are blown to be in an open state. When an address is input, the output X i becomes H level and the PROM cell of X i is selected.The output corresponding to the above address is O 1
Then, the polysilicon fuse of the transistor at the intersection of X i and D 1 of the cell portion is blown to open. Thus, only the inner C 1 of the correction signal C which is the output of the sense amplifier corresponding to the transistor becomes H level, all others to L level.
【0027】[0027]
【発明の効果】本発明は、ビット不良の救済において、
出力1ワード単位で不良ビット箇所のみを訂正するの
で、少ないビット数で効果的にビット不良を救済すると
いう効果を有する。According to the present invention, in repairing a bit defect,
Since only the defective bit portion is corrected in units of one output word, it is possible to effectively repair the defective bit with a small number of bits.
【0028】また、不良ビットに対応する箇所のみを書
き込み訂正するので、書き込み箇所を少なくすることが
でき、すなわち書き込み不良、および書き込み時間も少
なくすることができるという効果を有する。Further, since only the portion corresponding to the defective bit is written and corrected, the writing portion can be reduced, that is, the writing failure and the writing time can be shortened.
【0029】さらに、ゴミ、欠陥によりセルアレイの一
部領域に集中して発生するビット不良を、レイアウトの
ビット配列に対応して、ブロック単位での置き換えがで
きるようにするので、不良ビットのかたまり部を訂正す
ることができ、訂正が簡略化できるという効果を有す
る。Further, since the bit defects generated in a partial area of the cell array due to dust and defects can be replaced in block units corresponding to the bit arrangement of the layout, the defective bit cluster portion can be replaced. Can be corrected and the correction can be simplified.
【0030】以上のことから、少ないビット数で不良を
効果的に救済できるので、ビット容量を少なくすること
ができ、チップサイズの増大も1ないし2%で収まり、
ビット不良の救済は10ないし20%ほどの歩留り向上
が期待できるという効果を有する。From the above, a defect can be effectively remedied with a small number of bits, so that the bit capacity can be reduced and the increase in chip size can be suppressed by 1 to 2%.
Relieving a bit defect has an effect that a yield improvement of about 10 to 20% can be expected.
【図1】本発明を適用したマスクROM装置の一実施例
の構成を示すブロック図FIG. 1 is a block diagram showing the configuration of an embodiment of a mask ROM device to which the present invention is applied.
【図2】Lレベルビット不良の入力信号を訂正する訂正
回路要素を示す図FIG. 2 is a diagram showing a correction circuit element for correcting an input signal having an L level bit defect.
【図3】Hレベルビット不良の入力信号を訂正する訂正
回路要素を示す図FIG. 3 is a diagram showing a correction circuit element for correcting an input signal having an H level bit defect.
【図4】Hレベルビット不良、Lレベルビット不良の入
力信号のいずれも訂正することができる訂正回路要素を
示す図FIG. 4 is a diagram showing a correction circuit element capable of correcting both an input signal having an H level bit defect and an L level bit defect.
【図5】出力のHレベルまたはLレベルの強制訂正回路
例を示す図FIG. 5 is a diagram showing an example of a forced correction circuit for H level or L level of output.
【図6】図1のPROMブロックの回路例を示す図6 is a diagram showing a circuit example of the PROM block in FIG. 1;
【図7】従来の救済機能付きマスクROM装置の一実施
例を示すブロック図FIG. 7 is a block diagram showing an embodiment of a conventional mask ROM device with a relief function.
10、111 アドレスバッファ 11 X−デコーダ 12 Y−デコーダ 13、116 マスクROM 14 Y−セレクタ 15、18、117、122 センスアンプ 16、123 PROM 17 PROMデコーダ 19 訂正回路 20 出力バッファ 112 指令手段 113 冗長判定回路 114、120 行デコーダ 115、121 列デコーダ 119 書込制御回路 125 選択回路 126 出力回路 10, 111 Address buffer 11 X-decoder 12 Y-decoder 13, 116 Mask ROM 14 Y-selector 15, 18, 117, 122 Sense amplifier 16, 123 PROM 17 PROM decoder 19 Correction circuit 20 Output buffer 112 Command means 113 Redundancy determination Circuits 114, 120 Row decoder 115, 121 Column decoder 119 Write control circuit 125 Selection circuit 126 Output circuit
Claims (10)
スが予め知られているマスクROMを有するマスクRO
M装置であり、欠陥セルに起因する不良ビットが訂正さ
れた正しい信号を出力する救済機能付きマスクROM装
置において、 プログラム可能な救済メモリと、プログラム可能なデコ
ーダと、訂正回路とを有し、 前記救済メモリの、前記欠陥セルのアドレスに対応して
定められたアドレスには、当該欠陥セルに起因する不良
ビットの訂正を指示する訂正信号が予め書き込まれ、 前記デコーダには、不良ビットを含むワードが書き込ま
れているマスクROMのアドレスが、不良アドレスとし
て予め書き込まれ、当該アドレスを指定するアドレス信
号が入力されたときには、デコーダは当該不良ビットを
訂正する訂正信号が書き込まれている救済メモリセルの
ワード線を選択するデコード信号を出力し、 前記訂正回路は、マスクROMの出力信号と前記訂正信
号を入力し、訂正信号が示す訂正指示に対応して前記不
良ビットを訂正する、ことを特徴とする救済機能付きマ
スクROM装置。1. A mask RO having a mask ROM including a defective cell, the address of which is known in advance.
A mask ROM device with a repair function, which is an M device and outputs a correct signal in which a defective bit due to a defective cell is corrected, having a programmable repair memory, a programmable decoder, and a correction circuit. A correction signal for instructing correction of a defective bit caused by the defective cell is written in advance at an address of the relief memory corresponding to the address of the defective cell, and the decoder includes a word including the defective bit. When the address of the mask ROM in which is written is previously written as a defective address and an address signal designating the address is input, the decoder of the relief memory cell in which the correction signal for correcting the defective bit is written. A decode signal for selecting a word line is output, and the correction circuit outputs the mask ROM output signal. And a mask ROM device with a relief function, wherein the defective bit is corrected in response to a correction instruction indicated by the correction signal.
トが、マスクROMの欠陥のために第2の論理レベルで
あるとき、この不良ビットを第1の不良ビットとし、本
来、第2の論理レベルであるべきビットが、マスクRO
Mの欠陥のために第1の論理レベルであるとき、この不
良ビットを第2の不良ビットとすると、第1の不良ビッ
トを訂正するか、第2の不良ビットを訂正するかを指定
する信号が、救済セルに予め設定される、請求項1に記
載の救済機能付きマスクROM装置。2. When the bit originally supposed to be at the first logic level is at the second logic level due to a defect in the mask ROM, the defective bit is regarded as the first defective bit, and the second defective bit is supposed to be originally the second defective bit. The bit that should be at the logical level is the mask RO
When the defective bit is the second defective bit at the first logic level due to the defect of M, a signal designating whether to correct the first defective bit or the second defective bit. The mask ROM device with a relief function according to claim 1, wherein is set in advance in the relief cell.
き込まれている複数のワードのアドレス領域をブロック
とするとき、デコーダへの不良アドレスの書き込み、救
済メモリへの訂正信号の書き込みは、ブロック単位で行
われる、請求項1に記載の救済機能付きマスクROM装
置。3. When the address area of a plurality of words written in consecutive addresses in the mask ROM is used as a block, writing of a defective address to the decoder and writing of a correction signal to the relief memory are performed in block units. The mask ROM device with a relief function according to claim 1, which is performed.
MOSFETを有し、それぞれのMOSFETのゲート
は、デコード信号によって選択されるワード線に接続さ
れ、それぞれのMOSFETのドレイン電流は、マスク
ROMの出力信号の各ビットに対応するビット線を経由
して供給され、各MOSFETのドレイン電流の流路に
はプログラム用切断部が設けられ、マスクROMの欠陥
セルのアドレスに対応するアドレスにあるセルのプログ
ラム用切断部に訂正信号が書き込まれる、請求項1に記
載の救済機能付きマスクROM装置。4. Each cell of the programmable relief memory has a MOSFET, the gate of each MOSFET is connected to a word line selected by a decode signal, and the drain current of each MOSFET is the output of a mask ROM. It is supplied via the bit line corresponding to each bit of the signal, and a program cutting section is provided in the drain current flow path of each MOSFET to program the cell at the address corresponding to the address of the defective cell in the mask ROM. The mask ROM device with a relief function according to claim 1, wherein a correction signal is written in the cutting section.
ム可能なワード線ごとに、当該ワード線にデコード信号
を与えるための論理積回路を有し、前記論理積回路は、
並列に定電流源に接続されている複数のMOSFETを
有し、その接続部は前記ワード線に接続され、各MOS
FETのドレイン電流の流路にはプログラム用切断部が
設けられ、各々のMOSFETのゲートは、マスクRO
Mに入力されるアドレス信号およびその反転信号の各ビ
ットに接続され、前記プログラム用切断部は、マスクR
OMの、不良ビットを含む出力信号の読み出しを指示す
るアドレス信号が入力されたときにワード線を活性にす
るようにプログラムされている、請求項1に記載の救済
機能付きマスクROM装置。5. The programmable decoder has, for each programmable word line, a logical product circuit for applying a decode signal to the word line, and the logical product circuit includes:
It has a plurality of MOSFETs connected in parallel to a constant current source, the connecting portion of which is connected to the word line,
A cutting section for programming is provided in the flow path of the drain current of the FET, and the gate of each MOSFET has a mask RO
The program cutting unit is connected to each bit of the address signal and its inverted signal input to M,
2. The mask ROM device with a relief function according to claim 1, which is programmed to activate a word line when an address signal instructing reading of an output signal including a defective bit of an OM is input.
ビットごとに訂正用論理回路を有し、訂正用論理回路
は、マスクROMの出力信号の当該ビットを第1の入力
信号とし、当該ビットに対応する訂正信号のビットを第
2の入力信号とし、第2の入力信号が不良ビットの訂正
を指示する第1の論理レベルのとき、第1の入力信号を
訂正して出力し、第2の入力信号が第2の論理レベルの
とき、第1の入力信号を出力する、請求項1に記載の救
済機能付きマスクROM装置。6. The correction circuit has a correction logic circuit for each bit of an output signal of the mask ROM, and the correction logic circuit uses the bit of the output signal of the mask ROM as a first input signal, and the bit concerned. Is used as a second input signal, and when the second input signal has a first logic level instructing correction of a defective bit, the first input signal is corrected and output, The mask ROM device with a relief function according to claim 1, wherein the first input signal is output when the input signal of 1 is at the second logic level.
1の論理レベルのとき、第2の論理レベルを出力し、第
2の入力信号が第2の論理レベルのとき、第1の入力信
号を出力する、論理積ゲート回路である、請求項6に記
載の救済機能付きマスクROM装置。7. The correction logic circuit outputs a second logic level when the second input signal is at the first logic level, and outputs a first logic level when the second input signal is at the second logic level. 7. The mask ROM device with a relief function according to claim 6, which is a logical product gate circuit that outputs the input signal.
1の論理レベルのとき、第1の論理レベルを出力し、第
2の入力信号が第2の論理レベルのとき、第1の入力信
号を出力する、論理和ゲート回路である、請求項6に記
載の救済機能付きマスクROM装置。8. The correcting logic circuit outputs a first logic level when the second input signal is at the first logic level, and outputs a first logic level when the second input signal is at the second logic level. 7. The mask ROM device with a relief function according to claim 6, which is a logical sum gate circuit that outputs the input signal.
1の論理レベルのときオンになる第1のトランスファゲ
ートと、第2の入力信号が第2の論理レベルのときオン
になる第2のトランスファゲートとを有し、第1と第2
のトランスファゲートは並列に接続され、第1のトラン
スファゲートは第1の入力信号の反転信号を入力とし、
第2のトランスファゲートは第1の入力信号を入力とす
る、請求項6に記載の救済機能付きマスクROM装置。9. The correcting logic circuit is turned on when the second input signal is at the first logic level, and is turned on when the second input signal is at the second logic level. A second transfer gate, the first and second
Transfer gates are connected in parallel, the first transfer gate receives the inverted signal of the first input signal,
7. The mask ROM device with a relief function according to claim 6, wherein the second transfer gate receives the first input signal.
を出力すべきビットが、マスクROMの欠陥のために第
2の論理レベルを出力するビット不良を第1のビット不
良とし、第2の論理レベルを出力すべきビットが、マス
クROMの欠陥のために第1の論理レベルを出力するビ
ット不良を第2のビット不良とすると、第1のビット不
良のときには第1の論理レベルになり、第2のビット不
良のときには第2の論理レベルになる、第3の入力信号
を入力し、第3の入力信号と第2の入力信号との論理積
である第1の論理合成信号と、第3の入力信号の反転信
号と第2の入力信号との論理積である第2の論理合成信
号を生成する論理合成回路と、第1の入力信号と第1、
第2の論理合成信号を入力し、第2の入力信号が第2の
論理レベルの場合には第1の入力信号を出力し、第2の
入力信号が第1の論理レベルの場合であって第3の入力
信号が第1のビット不良を示すときには第1の論理レベ
ルを出力し、第2の入力信号が第1の論理レベルの場合
であって第3の入力信号が第2のビット不良を示すとき
には第2の論理レベルを出力する論理和ゲート回路を有
する、請求項6に記載の救済機能付きマスクROM装
置。10. The correction logic circuit defines a bit failure in which a bit for outputting a first logic level outputs a second logic level due to a defect in a mask ROM as a first bit failure, and a second bit failure. If the bit defective in outputting the first logic level is the second defective bit due to the defect in the mask ROM, the bit whose logical level is to be output becomes the first logical level in the case of the first defective bit. , A second logic level when the second bit failure occurs, a third input signal is input, and a first logical combined signal which is a logical product of the third input signal and the second input signal, A logic synthesis circuit for generating a second logic synthesis signal which is a logical product of an inverted signal of the third input signal and the second input signal; a first input signal;
A second logic composite signal is input, the first input signal is output when the second input signal is at the second logic level, and the second input signal is at the first logic level. When the third input signal indicates the first bit defect, the first logic level is output, and when the second input signal is the first logic level, the third input signal indicates the second bit defect. 7. The mask ROM device with a relief function according to claim 6, further comprising a logical sum gate circuit that outputs a second logical level when indicating.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25713693A JPH07111096A (en) | 1993-10-14 | 1993-10-14 | Mask rom device with relieving function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25713693A JPH07111096A (en) | 1993-10-14 | 1993-10-14 | Mask rom device with relieving function |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07111096A true JPH07111096A (en) | 1995-04-25 |
Family
ID=17302223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25713693A Pending JPH07111096A (en) | 1993-10-14 | 1993-10-14 | Mask rom device with relieving function |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07111096A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR200446204Y1 (en) * | 2007-12-18 | 2009-10-08 | 대성전기공업 주식회사 | Module switch for locking windows for vehicles |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6284498A (en) * | 1985-10-08 | 1987-04-17 | Nippon Texas Instr Kk | Semiconductor memory device |
JPH03252997A (en) * | 1990-03-02 | 1991-11-12 | Hitachi Ltd | Semiconductor memory device |
-
1993
- 1993-10-14 JP JP25713693A patent/JPH07111096A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6284498A (en) * | 1985-10-08 | 1987-04-17 | Nippon Texas Instr Kk | Semiconductor memory device |
JPH03252997A (en) * | 1990-03-02 | 1991-11-12 | Hitachi Ltd | Semiconductor memory device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR200446204Y1 (en) * | 2007-12-18 | 2009-10-08 | 대성전기공업 주식회사 | Module switch for locking windows for vehicles |
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