JPH07106924A - Delayed flip-flop circuit - Google Patents
Delayed flip-flop circuitInfo
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- JPH07106924A JPH07106924A JP5249245A JP24924593A JPH07106924A JP H07106924 A JPH07106924 A JP H07106924A JP 5249245 A JP5249245 A JP 5249245A JP 24924593 A JP24924593 A JP 24924593A JP H07106924 A JPH07106924 A JP H07106924A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル回路におけ
るフリップフロップ（以下、ＦＦという）、特に、遅延
形フリップフロップ（以下、Ｄ−ＦＦという）に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop (hereinafter referred to as FF) in a digital circuit, and more particularly to a delay type flip-flop (hereinafter referred to as D-FF).
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、電気通信学会技術研究報告，ＳＳＤ８４−１１
５（１９８５），Ｐ．８９〜９６ 市岡・田中・角谷・
松浦・川上・石田 「１ＧＨｚ低消費電力ＧａＡｓ可変
分周器」に示すようなものがあった。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, Technical Report of IEICE, SSD84-11
5 (1985), p. 89-96 Ichioka, Tanaka, Sumiya
Matsuura / Kawakami / Ishida There was something like "1GHz low power consumption GaAs variable frequency divider".
【０００３】図３はかかる従来のＤ−ＦＦの一構成例を
示す回路図である。図３に示すように、このＤ−ＦＦ回
路は、超高速、低消費電力の可変分周器に用いられた回
路をデータ信号Ｄ用の入力端子１、クロック信号ＣＫ用
の入力端子２、出力信号Ｑ用の正相出力端子３及び逆相
出力信号Ｑ（Ｎ−）用の出力端子４を有し、それらの
入、出力端子１〜４間には６個のノアゲート（以下、Ｎ
ＯＲゲートという）１１〜１６が接続されている。各Ｎ
ＯＲゲート１１〜１６は、例えば、ＧａＡｓを用いた複
数個のショット・キー障壁ゲート電界効果トランジスタ
（以下、ＭＥＳＦＥＴという）でそれぞれ構成される。FIG. 3 is a circuit diagram showing a configuration example of such a conventional D-FF. As shown in FIG. 3, this D-FF circuit has a circuit used for a variable frequency divider of ultra-high speed and low power consumption, which has an input terminal 1 for a data signal D, an input terminal 2 for a clock signal CK, and an output. It has a positive-phase output terminal 3 for the signal Q and an output terminal 4 for the negative-phase output signal Q (N-), and 6 NOR gates (hereinafter, N
11 to 16 (referred to as OR gates) are connected. Each N
The OR gates 11 to 16 are each composed of, for example, a plurality of Schottky barrier gate field effect transistors (hereinafter referred to as MESFETs) using GaAs.
【０００４】以上の構成において、クロック信号ＣＫ及
びデータ信号Ｄが高レベル（以下、“Ｈ”という）の場
合、ＮＯＲゲート１１の出力が“Ｈ”、ＮＯＲゲート１
２，１３の出力が低レベル（以下“Ｌ”という）にな
り、クロック信号ＣＫが“Ｈ”から“Ｌ”に移るとき、
ＮＯＲゲート１３の出力が“Ｌ”から“Ｈ”に変わり、
ＮＯＲゲート１５の出力信号が“Ｈ”に確定する。In the above structure, when the clock signal CK and the data signal D are at a high level (hereinafter referred to as "H"), the output of the NOR gate 11 is "H", and the NOR gate 1 is
When the outputs of 2 and 13 become low level (hereinafter referred to as “L”) and the clock signal CK shifts from “H” to “L”,
The output of the NOR gate 13 changes from "L" to "H",
The output signal of the NOR gate 15 is fixed at "H".
【０００５】クロック信号ＣＫが“Ｈ”、データ信号Ｄ
が“Ｌ”の場合、ＮＯＲゲート１４の出力が“Ｈ”、Ｎ
ＯＲゲート１１〜１３の出力が“Ｌ”になり、クロック
信号ＣＫが“Ｈ”から“Ｌ”に移るとき、ＮＯＲゲート
１２の出力が“Ｌ”から“Ｈ”に変わり、ＮＯＲゲート
１５の正相出力信号Ｑが“Ｌ”に確定する。したがっ
て、クロック信号ＣＫに同期した正相出力信号Ｑ及び逆
相出力信号Ｑ（Ｎ−）が正相出力端子３，逆相出力端子
４から出力される。Clock signal CK is "H", data signal D
Is "L", the output of the NOR gate 14 is "H", N
When the outputs of the OR gates 11 to 13 become "L" and the clock signal CK shifts from "H" to "L", the output of the NOR gate 12 changes from "L" to "H", and the NOR gate 15 outputs a positive signal. The phase output signal Q is fixed at "L". Therefore, the positive-phase output signal Q and the negative-phase output signal Q (N−) synchronized with the clock signal CK are output from the positive-phase output terminal 3 and the negative-phase output terminal 4.
【０００６】ここで、２入力ＮＯＲ回路は、例えば、図
４に示すように、ＭＥＳＦＥＴで構成すると、１個のデ
ィプレッション型ＦＥＴ（Ｄ−ＦＥＴ）と、２個のエン
ハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）からなる合計３個
の素子を必要とし、また、３入力ＮＯＲ回路は、図５に
示すように、ＭＥＳＦＥＴで構成すると、１個のディプ
レッション型ＦＥＴ（Ｄ−ＦＥＴ）と、３個のエンハン
スメント型ＦＥＴ（Ｅ−ＦＥＴ）からなる合計４個の素
子を必要とすることになる。Here, when the 2-input NOR circuit is composed of MESFETs as shown in FIG. 4, for example, one depletion type FET (D-FET) and two enhancement type FETs (E-FET) are provided. In addition, when a 3-input NOR circuit is composed of MESFETs as shown in FIG. 5, one depletion type FET (D-FET) and three enhancement type FETs are required. Therefore, a total of four elements composed of (E-FET) are required.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来のＤ−ＦＦ回路では、ゲートを６個用いているた
め、消費電力が大きく、また、それに伴い素子数が多
く、高集積化に適しないという問題があった。本発明
は、上記した消費電力が大きいという問題点と、高集積
化に適さないという問題点を解決するために、ＮＯＲゲ
ート５個で構成することによって、消費電力が低減さ
れ、しかも素子数が少ない遅延形フリップフロップ回路
を提供することを目的とする。However, in the above-mentioned conventional D-FF circuit, since six gates are used, the power consumption is large, and the number of elements is accordingly large, which is not suitable for high integration. There was a problem. According to the present invention, in order to solve the above-mentioned problems that the power consumption is large and the problems that the high integration is not suitable, by using five NOR gates, the power consumption is reduced and the number of elements is reduced. An object of the present invention is to provide a delay-type flip-flop circuit having a small number.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、遅延形フリップフロップ回路において、
クロック信号ＣＫを第１の２入力ＮＯＲゲート（１１）
の第１の入力と第１の３入力ＮＯＲゲート（１２）の第
２の入力とに接続し、データ信号Ｄを第２の３入力ＮＯ
Ｒゲート（１３）の第３の入力に接続し、前記第１の２
入力ＮＯＲゲート（１１）の出力を前記第１の３入力Ｎ
ＯＲゲート（１２）の第１の入力と前記第２の３入力Ｎ
ＯＲゲート（１３）の第２の入力と第２の２入力ＮＯＲ
ゲート（１４）の第１の入力とに接続し、前記第１の３
入力ＮＯＲゲート（１２）の出力を前記第１の２入力Ｎ
ＯＲゲート（１１）の第２の入力と前記第２の３入力Ｎ
ＯＲゲート（１３）の第１の入力と第３の２入力ＮＯＲ
ゲート（１５）の第２の入力とに接続し、前記第２の３
入力ＮＯＲゲート（１３）の出力を前記第１の３入力Ｎ
ＯＲゲート（１２）の第３の入力に接続し、前記第２の
２入力ＮＯＲゲート（１４）の出力を前記第３の２入力
ＮＯＲゲート（１５）の第１の入力と正相出力端子Ｑと
に接続し、前記第３の２入力ＮＯＲゲート（１５）の出
力を前記第２の２入力ＮＯＲゲート（１４）の第２の入
力と逆相出力端子Ｑ（Ｎ−）とに接続し、前記第１の２
入力ＮＯＲゲート（１１）の立ち上がり時間を前記第１
の３入力ＮＯＲゲート（１２）の立ち上がり時間より遅
くするようにしたものである。In order to achieve the above object, the present invention provides a delay type flip-flop circuit, comprising:
First two-input NOR gate (11) for clock signal CK
Of the data signal D is connected to the second input of the first 3-input NOR gate (12) and
Connected to the third input of the R-gate (13),
The output of the input NOR gate (11) is connected to the first 3-input N
The first input of the OR gate (12) and the second 3-input N
Second input and second two-input NOR of OR gate (13)
Connected to the first input of the gate (14), said first 3
The output of the input NOR gate (12) is connected to the first 2-input N
The second input of the OR gate (11) and the second 3-input N
OR gate (13) first input and third two-input NOR
Connected to the second input of the gate (15),
The output of the input NOR gate (13) is connected to the first 3-input N
The output of the second two-input NOR gate (14) is connected to the third input of the OR gate (12) and the first input of the third two-input NOR gate (15) and the positive-phase output terminal Q. And the output of the third two-input NOR gate (15) is connected to the second input of the second two-input NOR gate (14) and the negative-phase output terminal Q (N-), The first two
The rising time of the input NOR gate (11) is set to the first
The three-input NOR gate (12) has a rise time that is later than the rise time.
【０００９】[0009]
【作用】本発明によれば、上記したように、遅延形フリ
ップフロップ回路において、クロック信号を入力する２
つのＮＯＲゲート（１１，１２）の立ち上がり時間を異
ならせる。すなわち、第１の２入力ＮＯＲゲート（１
１）の立ち上がり時間を前記第１の３入力ＮＯＲゲート
（１２）の立ち上がり時間より遅くすることによって、
消費電力が低減され、しかも素子数が少ない遅延形フリ
ップフロップ回路を得ることができる。According to the present invention, as described above, in the delay type flip-flop circuit, the clock signal is inputted to the delay flip-flop circuit 2.
The rise times of the two NOR gates (11, 12) are made different. That is, the first 2-input NOR gate (1
By making the rise time of 1) slower than the rise time of the first 3-input NOR gate (12),
A delay-type flip-flop circuit with reduced power consumption and a small number of elements can be obtained.
【００１０】[0010]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す遅延
形フリップフロップ回路図である。この図に示すよう
に、クロック信号ＣＫは、クロック入力端子２より入力
され、データ信号Ｄはデータ入力端子１より入力され
る。Embodiments of the present invention will be described in detail below with reference to the drawings. 1 is a delay type flip-flop circuit diagram showing an embodiment of the present invention. As shown in this figure, the clock signal CK is input from the clock input terminal 2 and the data signal D is input from the data input terminal 1.
【００１１】そこで、クロック入力端子２は、第１の２
入力ＮＯＲゲート１１の第１入力と、第１の３入力ＮＯ
Ｒゲート１２の第２入力とに接続され、データ信号Ｄは
第２の３入力ＮＯＲゲート１３の第３入力に接続され
る。第１の２入力ＮＯＲゲート１１の第２の入力は、第
１の３入力ＮＯＲゲート１２の出力に接続され、第１の
２入力ＮＯＲゲート１１の出力は、第２の２入力ＮＯＲ
ゲート１４の第１入力と、第１の３入力ＮＯＲゲート１
２の第１入力と第２の３入力ＮＯＲゲート１３の第２入
力とに接続される。Therefore, the clock input terminal 2 is connected to the first 2
The first input of the input NOR gate 11 and the first 3-input NO
Connected to the second input of the R gate 12, the data signal D is connected to the third input of the second 3-input NOR gate 13. The second input of the first 2-input NOR gate 11 is connected to the output of the first 3-input NOR gate 12, and the output of the first 2-input NOR gate 11 is the second 2-input NOR gate.
The first input of the gate 14 and the first 3-input NOR gate 1
It is connected to the first input of 2 and the second input of the second 3-input NOR gate 13.
【００１２】第１の３入力ＮＯＲゲート１２の第３入力
は、第２の３入力ＮＯＲゲート１３の出力に接続され、
第１の３入力ＮＯＲゲート１２の出力は、第１の２入力
ＮＯＲゲート１１の第２入力と、第３の２入力ＮＯＲゲ
ート１５の第２入力と、第２の３入力ＮＯＲゲート１３
の第１入力とに接続される。第２の２入力ＮＯＲゲート
１４の第２入力は、第３の２入力ＮＯＲゲート１５の出
力に接続され、第２の２入力ＮＯＲゲート１４の出力
は、正相出力端子３と第３の２入力ＮＯＲゲート１５の
第１入力に接続される。The third input of the first 3-input NOR gate 12 is connected to the output of the second 3-input NOR gate 13,
The output of the first 3-input NOR gate 12 is the second input of the first 2-input NOR gate 11, the second input of the third 2-input NOR gate 15, and the second 3-input NOR gate 13.
Connected to the first input of. The second input of the second two-input NOR gate 14 is connected to the output of the third two-input NOR gate 15, and the output of the second two-input NOR gate 14 is connected to the positive phase output terminal 3 and the third two-input NOR gate 14. It is connected to the first input of the input NOR gate 15.
【００１３】第３の２入力ＮＯＲゲート１５の出力は、
逆相出力端子４と、第２の２入力ＮＯＲゲート１４の第
２入力に接続される。ここで、第１の２入力ＮＯＲゲー
ト１１と第２の３入力ＮＯＲゲート１３は、ラッチ回路
を構成しており、クロック信号ＣＫが“０”のとき、い
ずれかの出力が“１”になり、第２の３入力ＮＯＲゲー
ト１３の出力は、データ信号Ｄに無関係に“０”とな
る。第２の２入力ＮＯＲゲート１４及び第３の２入力Ｎ
ＯＲゲート１５はラッチ回路を構成しており、クロック
信号ＣＫが“１”のとき、このラッチ回路によって、第
１の２入力ＮＯＲゲート１１と第２の３入力ＮＯＲゲー
ト１３のラッチ回路の状態が保持される。The output of the third two-input NOR gate 15 is
It is connected to the negative phase output terminal 4 and the second input of the second two-input NOR gate 14. Here, the first 2-input NOR gate 11 and the second 3-input NOR gate 13 constitute a latch circuit, and when the clock signal CK is "0", either output becomes "1". , The output of the second 3-input NOR gate 13 becomes "0" regardless of the data signal D. The second 2-input NOR gate 14 and the third 2-input N
The OR gate 15 constitutes a latch circuit, and when the clock signal CK is "1", this latch circuit changes the states of the latch circuits of the first 2-input NOR gate 11 and the second 3-input NOR gate 13. Retained.
【００１４】図２に本発明のＤ−ＦＦ回路の動作タイム
チャートを示す。まず、時刻Ａにおいて、図２（ａ）に
示すように、クロック信号ＣＫは“１”、図２（ｂ）に
示すように、データ信号Ｄは“０”で、図２（ｆ）に示
すように、第２の２入力ＮＯＲゲート１４の出力Ｑは
“１”となる。次いで、時刻Ｂにおいて、図２（ａ）に
示すように、クロック信号が“１”から“０”に変わる
と、図２（ｃ）に示すように、第１の２入力ＮＯＲゲー
ト１１の出力が、時間τ11遅れて“０”から“１”に変
わる。FIG. 2 shows an operation time chart of the D-FF circuit of the present invention. First, at time A, the clock signal CK is "1" as shown in FIG. 2A, the data signal D is "0" as shown in FIG. 2B, and the data signal D is shown in FIG. 2F. Thus, the output Q of the second 2-input NOR gate 14 becomes "1". Next, at time B, when the clock signal changes from "1" to "0" as shown in FIG. 2A, the output of the first 2-input NOR gate 11 is changed as shown in FIG. 2C. However, it changes from “0” to “1” with a delay of time τ 11 .
【００１５】第１の２入力ＮＯＲゲート１１の出力が
“１”になると、図２（ｅ）に示すように、第２の３入
力ＮＯＲゲート１３の出力と、図２（ｆ）に示すよう
に、第２の２入力ＮＯＲゲート１４の出力Ｑが、“１”
から“０”に変わり、また、図２（ｇ）に示すように、
第３の２入力ＮＯＲゲート１５の出力Ｑ（Ｎ−）が
“０”から“１”に変わる。When the output of the first 2-input NOR gate 11 becomes "1", as shown in FIG. 2 (e), the output of the second 3-input NOR gate 13 and as shown in FIG. 2 (f). Then, the output Q of the second 2-input NOR gate 14 becomes "1".
Changes to “0”, and as shown in FIG.
The output Q (N−) of the third two-input NOR gate 15 changes from “0” to “1”.
【００１６】図２（ｃ）に示すように、第１の２入力Ｎ
ＯＲゲート１１の出力が“１”になると、第２の３入力
ＮＯＲゲート１３の出力は、データ信号Ｄに無関係に
“０”となる。図２（ａ）に示すように、クロック信号
ＣＫが“１”になると、図２（ｅ）に示すように、第２
の３入力ＮＯＲゲート１３の出力は、データ信号Ｄの逆
相を出力する。第２の２入力ＮＯＲゲート１４及び第３
の２入力ＮＯＲゲート１５によるラッチ回路は、図２
（ｆ）に示すように、第２の２入力ＮＯＲゲート１４の
出力が“０”で、図２（ｇ）に示すように、第３の２入
力ＮＯＲゲート１５の出力が“１”の状態を保持する。As shown in FIG. 2C, the first two-input N
When the output of the OR gate 11 becomes "1", the output of the second 3-input NOR gate 13 becomes "0" regardless of the data signal D. When the clock signal CK becomes “1” as shown in FIG. 2A, the second signal is generated as shown in FIG.
The output of the 3-input NOR gate 13 outputs the opposite phase of the data signal D. Second 2-input NOR gate 14 and third
The latch circuit using the 2-input NOR gate 15 of FIG.
As shown in (f), the output of the second 2-input NOR gate 14 is "0", and as shown in FIG. 2 (g), the output of the third 2-input NOR gate 15 is "1". Hold.
【００１７】次いで、時刻Ｃにおいて、図２（ｂ）に示
すように、データ信号Ｄが“０”から“１”に変わる
と、図２（ｅ）に示すように、第２の３入力ＮＯＲゲー
ト１３の出力が“０”になる。次に、時刻Ｄにおいて、
図２（ａ）に示すように、クロック信号ＣＫが“１”か
ら“０”になると、図２（ｃ）に示すように、第１の２
入力ＮＯＲゲート１１の出力と、図２（ｄ）に示すよう
に、第１の３入力ＮＯＲゲート１２の出力が“１”にな
ろうとする。Next, at time C, as shown in FIG. 2B, when the data signal D changes from "0" to "1", as shown in FIG. The output of the gate 13 becomes "0". Next, at time D,
When the clock signal CK changes from "1" to "0" as shown in FIG. 2A, the first 2
The output of the input NOR gate 11 and the output of the first 3-input NOR gate 12 tend to become "1" as shown in FIG. 2 (d).
【００１８】ここで、図２（ｃ）に示すように、第１の
２入力ＮＯＲゲート１１の出力よりも、図２（ｄ）に示
すように、第１の３入力ＮＯＲゲート１２の出力の方が
速く“１”になるように設定すると、第１の２入力ＮＯ
Ｒゲート１１と、第２の３入力ＮＯＲゲート１３で構成
するラッチ回路の状態は、図２（ｃ）に示すように、第
１の２入力ＮＯＲゲート１１の出力は“０”、図２
（ｄ）に示すように、第１の３入力ＮＯＲゲート１２の
出力は“１”に安定する。Here, as shown in FIG. 2 (c), the output of the first 3-input NOR gate 12 as shown in FIG. 2 (d) is more than the output of the first 2-input NOR gate 11. If you set it to "1" faster, the first 2 input NO
The state of the latch circuit formed by the R gate 11 and the second 3-input NOR gate 13 is, as shown in FIG. 2C, that the output of the first 2-input NOR gate 11 is “0”,
As shown in (d), the output of the first 3-input NOR gate 12 stabilizes at "1".
【００１９】図２（ｄ）に示すように、第１の３入力Ｎ
ＯＲゲート１２の出力が“１”になると、図２（ｇ）に
示すように、第３の２入力ＮＯＲゲート１５の出力は
“０”になり、図２（ｆ）に示すように、第２の２入力
ＮＯＲゲート１４の出力は“１”になる。また、図２
（ｄ）に示すように、第１の３入力ＮＯＲゲート１２の
出力は、図２（ｂ）に示すように、データ信号Ｄが
“１”でも“０”でも“０”となる。As shown in FIG. 2D, the first 3-input N
When the output of the OR gate 12 becomes "1", the output of the third 2-input NOR gate 15 becomes "0" as shown in FIG. 2 (g), and as shown in FIG. The output of the 2-input 2-input NOR gate 14 becomes "1". Also, FIG.
As shown in (d), the output of the first 3-input NOR gate 12 becomes "0" whether the data signal D is "1" or "0" as shown in FIG. 2 (b).
【００２０】その後、図２（ａ）に示すように、クロッ
ク信号ＣＫが“１”になると、図２（ｃ），図２（ｄ）
に示すように、第１の２入力ＮＯＲゲート１１と第１の
３入力ＮＯＲゲート１２の出力は“０”となる。上記し
たように、第１の２入力ＮＯＲゲート１１の出力の立ち
上がり時間よりも、第１の３入力ＮＯＲゲート１２の出
力の立ち上がり時間τ12を短く設定すれば、このＤ−Ｆ
Ｆは動作する。After that, as shown in FIG. 2A, when the clock signal CK becomes "1", the clock signal CK shown in FIG.
As shown in, the outputs of the first 2-input NOR gate 11 and the first 3-input NOR gate 12 are "0". As described above, if the rise time τ 12 of the output of the first 3-input NOR gate 12 is set shorter than the rise time of the output of the first 2-input NOR gate 11, this DF
F works.
【００２１】そこで、時間τ11よりも時間τ12を短くす
るため、以下に示す２つの方法の併用が考えられる。 （１）第１の方法は、第１の２入力ＮＯＲゲート１１の
出力の立ち上がり時の駆動能力を、第１の３入力ＮＯＲ
ゲート１２の出力の立ち上がり時の駆動能力よりも小さ
くする。第１の２入力ＮＯＲゲート１１の出力に接続さ
れている負荷と第１の３入力ＮＯＲゲート１２の出力に
接続されている負荷が等しいとすると、１／３〜１／２
程度駆動能力を下げれば、有意な遅延差が生じる。Therefore, in order to make the time τ 12 shorter than the time τ 11, it is possible to use the following two methods together. (1) In the first method, the drive capability at the time of rising of the output of the first 2-input NOR gate 11 is calculated as follows.
It is made smaller than the drive capability at the time of rising of the output of the gate 12. Assuming that the load connected to the output of the first 2-input NOR gate 11 and the load connected to the output of the first 3-input NOR gate 12 are equal, 1/3 to 1/2
If the driving ability is lowered to a certain degree, a significant delay difference occurs.
【００２２】（２）第２の方法は、第１の２入力ＮＯＲ
ゲート１１の論理閾値を、第１の３入力ＮＯＲゲート１
２の論理レベルよりも低めに設定する。論理振幅の５％
〜１０％低めに設定すると、素子ばらつきによって、論
理振幅がばらついた場合、また、クロック入力信号の立
ち下がり波形がゆるやかな場合でも、安定に動作すると
考えられる。(2) The second method is the first 2-input NOR.
The logic threshold value of the gate 11 is set to the first 3-input NOR gate 1
Set lower than the logic level of 2. 5% of logic amplitude
When set to be lower by 10%, it is considered that stable operation is achieved even when the logical amplitude varies due to element variation and when the falling waveform of the clock input signal is gentle.
【００２３】なお、正論理と負論理とを逆転することに
より、上記実施例で示したと同様の構成でＮＡＮＤゲー
トを用いたＤ−ＦＦが構成できることは言うまでもな
い。また、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づき種々の変形が可能であり、そ
れらを本発明の範囲から排除するものではない。Needless to say, by reversing the positive logic and the negative logic, a D-FF using a NAND gate can be constructed in the same configuration as shown in the above embodiment. Further, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【００２４】[0024]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、５個のＮＯＲゲートを用いて、Ｄ−ＦＦを構成
するようにしたので、消費電力を低減することができ
る。更に、従来のＤ−ＦＦでは素子の総数が１９個と多
かったが、本発明によれば、素子の総数は１７個に低減
でき、高集積化を図ることができる。As described in detail above, according to the present invention, since the D-FF is configured by using five NOR gates, it is possible to reduce power consumption. Further, the conventional D-FF has a large total number of elements of 19, but according to the present invention, the total number of elements can be reduced to 17 and high integration can be achieved.
【図１】本発明の実施例を示す遅延形フリップフロップ
回路図である。FIG. 1 is a delay flip-flop circuit diagram showing an embodiment of the present invention.
【図２】本発明の実施例を示す遅延形フリップフロップ
回路の動作タイムチャートである。FIG. 2 is an operation time chart of the delay type flip-flop circuit showing the embodiment of the present invention.
【図３】従来の遅延形フリップフロップ回路図である。FIG. 3 is a conventional delay flip-flop circuit diagram.
【図４】２入力ＮＯＲ回路図である。FIG. 4 is a 2-input NOR circuit diagram.
【図５】３入力ＮＯＲ回路図である。FIG. 5 is a 3-input NOR circuit diagram.
１ データ入力端子 ２ クロック入力端子 ３ 正相出力端子 ４ 逆相出力端子 １１ 第１の２入力ＮＯＲゲート １２ 第１の３入力ＮＯＲゲート １３ 第２の３入力ＮＯＲゲート １４ 第２の２入力ＮＯＲゲート １５ 第３の２入力ＮＯＲゲート 1 Data Input Terminal 2 Clock Input Terminal 3 Positive Phase Output Terminal 4 Reverse Phase Output Terminal 11 First Two-Input NOR Gate 12 First Three-Input NOR Gate 13 Second Three-Input NOR Gate 14 Second Two-Input NOR Gate 15 Third 2-input NOR gate
Claims (1)
ゲートの第１の入力と第１の３入力ＮＯＲゲートの第２
の入力とに接続し、 （ｂ）データ信号を第２の３入力ＮＯＲゲートの第３の
入力に接続し、 （ｃ）前記第１の２入力ＮＯＲゲートの出力を前記第１
の３入力ＮＯＲゲートの第１の入力と前記第２の３入力
ＮＯＲゲートの第２の入力と第２の２入力ＮＯＲゲート
の第１の入力とに接続し、 （ｄ）前記第１の３入力ＮＯＲゲートの出力を前記第１
の２入力ＮＯＲゲートの第２の入力と前記第２の３入力
ＮＯＲゲートの第１の入力と第３の２入力ＮＯＲゲート
の第２の入力とに接続し、 （ｅ）前記第２の３入力ＮＯＲゲートの出力を前記第１
の３入力ＮＯＲゲートの第３の入力に接続し、 （ｆ）前記第２の２入力ＮＯＲゲートの出力を前記第３
の２入力ＮＯＲゲートの第１の入力と正相出力端子とに
接続し、 （ｇ）前記第３の２入力ＮＯＲゲートの出力を前記第２
の２入力ＮＯＲゲートの第２の入力と逆相出力端子とに
接続し、 （ｈ）前記第１の２入力ＮＯＲゲートの立ち上がり時間
を前記第１の３入力ＮＯＲゲートの立ち上がり時間より
遅くすることを特徴とする遅延形フリップフロップ回
路。1. A first two-input NOR for a clock signal.
The first input of the gate and the second of the first three-input NOR gate
And (b) connecting the data signal to the third input of the second 3-input NOR gate, and (c) outputting the output of the first 2-input NOR gate to the first input.
A first input of a three-input NOR gate, a second input of the second three-input NOR gate, and a first input of a second two-input NOR gate, and (d) the first three The output of the input NOR gate is the first
A second input of the two-input NOR gate, a first input of the second three-input NOR gate and a second input of the third two-input NOR gate, and (e) the second three The output of the input NOR gate is the first
Connected to the third input of the 3-input NOR gate of (f) the output of the second 2-input NOR gate of the third input.
Connected to the first input of the 2-input NOR gate and the positive-phase output terminal, and (g) the output of the third 2-input NOR gate is connected to the second input.
Connecting the second input of the 2-input NOR gate and the negative-phase output terminal, and (h) making the rise time of the first 2-input NOR gate slower than the rise time of the first 3-input NOR gate. Delay-type flip-flop circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249245A JPH07106924A (en) | 1993-10-05 | 1993-10-05 | Delayed flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249245A JPH07106924A (en) | 1993-10-05 | 1993-10-05 | Delayed flip-flop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106924A true JPH07106924A (en) | 1995-04-21 |
Family
ID=17190091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249245A Pending JPH07106924A (en) | 1993-10-05 | 1993-10-05 | Delayed flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106924A (en) |
-
1993
- 1993-10-05 JP JP5249245A patent/JPH07106924A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |