JPH0693216B2 - The information processing apparatus - Google Patents

The information processing apparatus

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JPH0693216B2
JPH0693216B2 JP62101930A JP10193087A JPH0693216B2 JP H0693216 B2 JPH0693216 B2 JP H0693216B2 JP 62101930 A JP62101930 A JP 62101930A JP 10193087 A JP10193087 A JP 10193087A JP H0693216 B2 JPH0693216 B2 JP H0693216B2
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロツク信号により制御される情報処理装置及び情報処理システムに係り、特に高速化のためにクロツクサイクルを短くするのに好適な情報処理装置及び情報処理システムに関する。 DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] relates to an information processing apparatus and an information processing system controlled by clock signals, suitable in particular for shortening the black poke cycle for speed The information processing apparatus and an information processing system.

〔従来の技術〕 [Prior art]

クロツク信号により制御される情報処理の第1の従来例を第2図に示す。 The first conventional example of the information processing that is controlled by the clock signal shown in Figure 2. 201は原クロツク信号211を送出するクロツク発振器、202は原クロツク信号211を受け、論理装置203−206を制御するのに必要なクロツク信号212を生成するクロツク生成器である。 201 clock oscillator for delivering an original clock signal 211, 202 receives an original clock signal 211, a clock generator for generating a clock signal 212 needed to control the logic unit 203-206. また、213は、クロツク2 In addition, 213, clock 2
12によりタイミング制御された論理装置間のインターフエース手段である。 A INTERFACE means between logical device that is timing controlled by 12.

論理装置を制御するクロツク212には夫々位相が異なる通常2〜4相の多相クロツクが用いられる。 Each phase multiphase clock different normal 2-4 phase is used for clock 212 which controls the logic unit. このクロツクを例示したのが、第4図,第5図,第6図である。 The illustrated this clock is, FIG. 4, FIG. 5, a sixth view. 第4図に示したのはノンオーバラツプ2相クロツクと呼ばれるもので、ともに低レベルである区間t 1 ,t 2を有するクロツクである。 Shown in Figure 4 is called the Non'obaratsupu 2-phase clock, a clock having a period t 1, t 2 are both low level. また、第5図に示したのは、互いに略 Also, to that shown in Fig. 5, substantially each other
90度ずつ位相のずれたデユテイ50%のオーバラツプクロツクである。 Of phase by 90 degrees out of Deyutei 50% over Raţ is flop black poke. また、第6図は、互いに略90度ずつ位相ずれた、幅の短い4相クロツクである。 Also, FIG. 6 is shifted phase by approximately 90 degrees with respect to each other, is a short 4-phase clock width. これらのクロツクは、論理装置を構成する論理回路の回路形式、あるいは、論理装置の設計手法により、取捨選択される。 These clock, the circuit form of the logic circuits constituting the logic device, or by the design method of the logical device, is sift.

これらの多相クロツク信号は、クロツク生成器202により、クロツク211をもとに生成され、各論理装置に分配される。 These multi-phase clock signals, the clock generator 202 is generated based on the clock 211, it is distributed to each logical unit. 論理装置内では、クロツク信号の加工は行なわれない。 Within the logic device, processing of the clock signal is not performed. また、論理装置間のデータのやりとりは、クロツク信号211に同期して行なわれる。 Also, exchange of data between the logical device is performed in synchronization with clock signal 211.

第3図は、クロツク信号を用いる情報処理装置の第2の従来例を示すものである。 Figure 3 shows a second conventional example of the information processing apparatus using a clock signal. 301,302はクロツク発振器、3 301 and 302 clock oscillator, 3
11,312は原クロツク信号、303,304はクロツク信号311,3 11,312 is the original clock signal, 303 and 304 clock signal 311,3
12により制御される情報処理部、313は、情報処理部303 The information processing unit controlled by 12, 313, the information processing unit 303
と情報処理部304の間のインタフエース信号である。 And an in-tough ace signal between the information processing unit 304. この情報処理装置は、2つの情報処理部より構成されており、各々の情報処理装置は別個のクロツク発振器301,30 The information processing apparatus is composed of two information processing unit, each of the information processing apparatus separate clock oscillator 301,30
2を有している。 It has two. 原クロツク信号を加工して、第4図, By processing the original clock signal, FIG. 4,
第5図,第6図に示した様に多相クロツク信号を生成するクロツク生成器は各情報処理部の中に設けられている。 Figure 5, clock generator for generating multiphase clock signals as shown in FIG. 6 is provided in each information processing unit. また、情報処理部303と304の間のデータのやりとりは、インタフエース313を通して非同期に行なわれる。 The exchange of data between the information processing unit 303 and 304 is performed asynchronously through in tough Ace 313.

第7図〜第9図は、クロツク信号により制御される情報処理装置の第3の従来例を示したものである。 Figure 7 - FIG. 9 is a diagram showing a third conventional example of the information processing apparatus is controlled by a clock signal. この方式については、アイ・イー・イー・イー,ジヤーナル オブ ソリツドステート サーキツト、エス シー17,(1 For this method, eye-e-e-e, journal of the sled each time state Sakitsuto, es Sea 17, (1
982)第51頁から第56頁(IEEE Jaurnal of Solid-State 982) 56 pp 51 pp (IEEE Jaurnal of Solid-State
Circuits vol SC−17,PP51−56)において論じられている。 Circuits vol SC-17, are discussed in PP51-56).

第7図は全体図である。 Figure 7 is an overall view. 701はクロツク信号711を送出する発振器、702はクロツク信号711をN分の1に分周する分周器である。 701 oscillator sends a clock signal 711, 702 is a divider for 1 half circumference of the N content of the clock signal 711. 情報処理部703と情報処理部704は、クロツク信号711とクロツク信号712の両方を受ける。 The information processing unit 703 and the information processing unit 704 receives both the clock signal 711 and clock signal 712. 両処理部間のインタフエースが713である。 In tough ace between the two processing section is 713.

情報処理部703の内部構成を示したものが、第8図である。 It shows the internal structure of the information processing unit 703 is a Figure 8. 801は、クロツク信号711をクロツク信号712と特定の位相関係になるように遅延させるPLL(Phase lock lo 801, PLL delaying the clock signal 711 so that the specific phase relationship with the clock signal 712 (Phase lock lo
op)回路である。 op) is a circuit. PLL回路801は論理装置802を制御するクロツク信号811を送出する。 PLL circuit 801 sends the clock signal 811 for controlling the logic device 802. 一方クロツク信号712は、 Meanwhile clock signal 712,
先に述べたようにクロツク711のN分の1に分周したクロツクであり、インタフエース回路803を制御する。 A clock by one half circumference of the N content of the clock 711 as described above, to control the in-Tough Ace circuit 803. すなわち、情報処理部内部の論理装置は高速クロツク信号 In other words, the logical device in the information processing unit is a high speed clock signal
711で制御され、信号伝搬に時間のかかる情報処理部間の通信には低速クロツク712で制御されるわけである。 Is controlled by 711, for communication between the information processing portion of the time signal propagation it is not controlled by the low-speed clock 712.

第8図のように2種のクロツク信号を用いる場合、インタフエース回路803と論理装置802の間のデータのやりとりに関して、メタスタビリテイ(Metastability)と呼ばれる問題が生ずる。 When using two kinds of clock signals as FIG. 8, with respect to exchange of data between the in-Tough Ace circuit 803 and logic device 802, it arises the problem called Metasutabiritei (Metastability). これを第9図を用いて説明する。 This will be described with reference to FIG. 9.
インタフエース回路803から、論理装置802へデータを送る場合を考える。 From in Tough Ace circuit 803, consider the case to send the data to the logical device 802. インタフエースにはエツヂトリガ型のフリツプフロツプが使われているとする。 The inn tough ace and are used the flip-flop of Etsudjitoriga type. インタフエース回路803では、クロツク信号712が第1のポテンシヤルレベルであるLowから第2のポテンシヤルレベルHighに立上がる時に、インタフエース713よりデータが取込まれ、論理回路802にデータが信号812を通して送出される。 In in-Tough Ace circuit 803, when the clock signal 712 rises from Low a first potentiator dial level to a second potentiator dial level High, captured data from the in-Tough Ace 713, sends the data to the logic circuit 802 through a signal 812 It is. 一方、論理装置802では、クロツク信号811がLowからHighに立上る時に、送出されたデータを取込む。 On the other hand, the logic device 802, when the clock signal 811 rises to High from Low, taking in the sent data. さて、クロツク信号712とクロツク信号811との位相関係がスキユーによりずれ、クロツク712の立上りが、クロツク811の立上り近辺(第9図でt と示した部分)と重なると、論理装置内のフリツプフロツプの入力が、クロツク信号811でたたかれた時に不安定になり、フリツプフロツプに出力が長時間定まらない現象がおこる。 Now, out of phase relationship between the clock signal 712 and clock signal 811 by skew, the rise of the clock 712, overlaps the vicinity rise of clock 811 (indicated as t c in FIG. 9), flip-flops in the logic unit input of, becomes unstable when it was hit by the clock signal 811, it takes place a long time not determined phenomenon output to flip-flop. これが、メタスタビリテイである。 This is the Metasutabiritei.

上記メタスタビリテイを避けるため、本従来例では、第8図に示したようにPLL回路801により、クロツク信号71 To avoid the Metasutabiritei, in this conventional example, the PLL circuit 801 as shown in FIG. 8, clock signal 71
1とクロツク信号712の位相関係を、第9図に示す関係に固定している。 The phase relationship between 1 and clock signal 712, is fixed to the relationship shown in Figure 9.

〔発明が解決しようとする問題点〕 [Problems to be Solved by the Invention]

最初に第2図の第1の従来例について述べる。 First described first conventional example of FIG. 2. この従来例の第1の問題点は、情報処理装置全体に多相クロツク信号212を分配しなくてはならないことである。 The first problem with this prior art is that which has to be distributed multiphase clock signal 212 to the entire information processing apparatus. このため通常、クロツクスキユーが大きくなり、各々のクロツク信号のデユーテイも望ましい値からずれてしまう。 Therefore usually Kurotsukusukiyu increases, deviates from the desired value also Deyutei of each clock signal. この問題は特に、高速化のためにマシンサイクルが高まり、多相クロツク信号212が高周波となつた時に著しい。 This problem is particularly increased machine cycle for speed, multiphase clock signal 212 is significant when becomes such a high frequency. すなわち、マシンサイクルの多くの部分をクロツクスキユーのために取られてしまう。 In other words, thus taken much of the machine cycle for Kurotsukusukiyu. 一方、この従来例の利点は、情報処理装置全体に同一の多相クロツク信号21 On the other hand, the advantages of the conventional example, the information processing apparatus to the same overall multiphase clock signal 21
2が分配されているために、論理装置間のデータのやりとりを同期式に行なえるというところである。 To 2 are distributed, it is where that enables the exchange of data between the logical device synchronously.

次に、第3図の第2の従来例について述べる。 It will now be described a second conventional example of FIG. 3. この構成は、マイクロプロセツサシステム等に見られる。 This configuration can be found in microprocessor systems, and the like. 情報処理部はLSIチツプに対応する。 Information processing unit corresponds to the LSI chip. この従来例の第1の問題点は、各々の情報処理部が、別々のクロツク信号により制御されているため、情報処理部間のインタフエースを非同期式に行なわなくてはならないところにある。 The first problem with this prior art example, each of the information processing unit, since it is controlled by a separate clock signal is an in-Tough ace between the information processing unit to the place where must be performed asynchronously. 非同期式インタフエースは、非同期信号の同期化が必要となり、同期式インタフエースに比較して低速である。 Asynchronous Inn tough Ace, synchronization of asynchronous signals is required, it is slow compared to the synchronous in tough Ace. これは、特に、情報処理部間でデータのやりとりが多い高速システムを作りたい場合に問題となる。 This is particularly a problem when you want to make a high-speed system data exchange is large between the information processing unit. ただし、本従来例の利点は、クロツク信号の生成が、各情報処理部内部で行なわれ、また、そのクロツク信号の分配も、1つの情報処理部内であるために、クロツクスキユーを小さくできるという点がある。 However, the advantages of the present conventional example, generation of the clock signal is carried out inside the information processing units, also the distribution of the clock signal, to be in one information processing unit, is that it can reduce the Kurotsukusukiyu is there.

この従来例の第2の問題点は、情報処理部外部から高周波の原クロツク信号を供給しなくてはならない点である。 The second problem with this prior art is that which has to be supplied to the high frequency of the original clock signal from the information processing unit outside. 通常、デユーテイの正しいクロツク信号を生成するために、原クロツク信号は情報処理部内部で分周される。 Usually, in order to produce the correct clock signal Deyutei original clock signal is divided by the internal processing unit. このため、例えば2分周、かつ、マシンサイクル40 Thus, for example, divided by two, and the machine cycle 40
MHzの場合を考えると、外部より80MHzの原クロツク信号を供給しなくてはならない。 Considering the case of MHz, it must supply the original clock signal of 80MHz from the outside. これは、情報処理部ハードウエアとして、パツケージに格納されたLSIチツプを考えると、困難である。 This is an information processing unit hardware, given the LSI chip stored in the bobbin, is difficult. さらにマシンサイクルが高まつた時には、ますますこの問題点が著しくなる。 Furthermore, when the machine cycle was high pine is, this problem becomes significantly more.

次に、第7図〜第9図に示した第3の実施例についての問題点について述べる。 Next, we described problem with the third embodiment shown in FIG. 7 to 9 FIG. この従来例の第1の問題点は、 The first problem with this conventional example,
情報処理部外部より、高速クロツク信号711を供給しなくてはならないことである。 From the information processing unit external, is that which has to be supplied to high-speed clock signal 711. また第2の問題点は、情報処理部内部で使うクロツクデユーテイについて配慮されていない点である。 The second problem is that not care for black poke de Yu Tay used inside information processing unit.

本発明の第1の目的は、情報装置内にある複数の情報処理部間のクロツク信号を同期することである。 A first object of the present invention is to synchronize the clock signal between a plurality of information processing unit within the information device.

また、本発明の第2の目的は、各情報処理部内にクロツクスキユ小、かつ、デユーテイの正確なクロツク信号を供給することである。 A second object of the present invention, Kurotsukusukiyu small in each processing unit, and is to provide an accurate clock signal Deyutei.

また、本発明の第3の目的は、情報処理部内部から高速のクロツク信号を供給することを避けることにある。 A third object of the present invention is to avoid having to provide a high-speed clock signal from the internal processing unit.

〔問題点を解決するための手段〕 [Means for Solving the Problems]

上記目的は、少なくとも1つの第1のクロツク信号となる原クロツク信号Kを送出する原クロツク発振器と、原クロツク信号Kに接続される複数の情報処理部よりなる情報処理システムにおいて、前記複数の情報処理部の各々を、前記少なくとも1つの原クロツク信号Kと位相同期し、かつ、あらかじめ、定められたデユーテイの少なくとも1つの第2のクロツク信号K 1を生成するクロツク生成手段と、前記第2のクロツク信号K 1によりタイミング制御される論理装置とにより構成し、少なくとも1対の前記論理装置間にあるインタフエースを、前記クロツク信号K 1により、同期してタイミング制御することにより達成される。 Above object, the original clock oscillator for delivering an original clock signal K as the at least one first clock signal, in the information processing system comprising a plurality of information processing units connected to the original clock signal K, the plurality of information each of the processing unit, the synchronization at least one original clock signal K and the phase, and, in advance, and at least one second clock generating means for generating a clock signal K 1 of Deyutei defined, the second constituted by logical unit and which is timing controlled by clock signals K 1, the in-tough ace in between at least one pair of said logic device, by the clock signal K 1, is accomplished by timing control in synchronization.

〔作用〕 [Action]

前記、情報処理部内部で生成される少なくとも1相のクロツク信号K 1は、原クロツク信号Kと位相同期している。 Wherein, clock signal K 1 of at least one phase is generated within the information processing unit is in the original clock signal K and phase synchronization. それによつて、ある情報処理部内部のクロツク信号 And go-between, there is information processing unit inside of the clock signal
K 1は、原クロツク信号Kを通して、他の情報処理内部のクロツク信号K 1と位相同期させることができる。 K 1, through an original clock signal K, may be clock signals K 1 and phasing of the internal other information.

また、各情報処理部内部に、少なくとも1つの原クロツク信号Kと位相同期し、かつ、あらかじめ定められたデユーテイの少なくとも1つの第2のクロツク信号K 1を生成するクロツク生成手段を内蔵しているために、各情報処理部内に、クロツクスキユー小、かつ、デユーテイの正確なクロツク信号を供給することができる。 Moreover, inside each information processing unit, in synchronism least one original clock signal K and the phase, and incorporates at least one second clock generating means for generating a clock signal K 1 of Deyutei predetermined for, in each information processing unit, Kurotsukusukiyu small, and it is possible to provide an accurate clock signal Deyutei.

また、前記クロツク生成手段は、原クロツク信号Kと、 Further, the clock generating means, the original clock signal K,
内部クロツク信号K 1を位相同期させるわけであるが、原クロツクKの周波数は内部クロツク信号K 1の周波数と等しい必要も、高い必要もない。 Although the internal clock signal K 1 is not to be phase-locked, frequency of the original clock K is also needed equal to the frequency of the internal clock signal K 1, there is no great need. このため、高速化のために内部クロツク信号K 1の周波数を高めた、複数の情報処理部よりなる情報処理装置において、各情報処理部外部から高速のクロツク信号を供給することを避けることができる。 Thus, increased frequency of the internal clock signal K 1 for speed, the information processing apparatus comprising a plurality of information processing unit, it is possible to avoid supplying the high-speed clock signal from the information processing units external .

〔実施例〕 〔Example〕

以下、本発明の一実施例を説明する。 Hereinafter, a description will be given of an embodiment of the present invention.

第10図は、本発明の一実施例である情報処理装置の全体図である。 Figure 10 is an overall view of an information processing apparatus according to an embodiment of the present invention. 1001は原クロツク発振器、1011は原クロツク、1002,1003は情報処理部、1012は、両情報処理部間でデータをやり取りするインタフエース信号である。 1001 original clock oscillator, 1011 original clock, 1002 and 1003 information processing unit, 1012 is an in tough ace signal for exchanging data between the two information processing unit.

さて、本発明の実施対象である情報処理装置として種々のものがありうるが、本実施例では超高速VLSIによつて構成された計算機CPUを例にとつて説明する。 Well, there can be various things as an information processing apparatus in preferred object of the present invention, in this embodiment the connexion described as an example computer CPU had it occurred configured ultrafast VLSI. また、情報処理装置では、一般的には複数の情報処理部よりなるわけだが、本実施例では簡単のために、2つの情報処理部より成るとする。 Further, in the information processing apparatus, in general, in a translation consisting of a plurality of information processing unit, for simplicity, in this embodiment, and consists of two information processing unit.

また、情報処理部とは、情報処理装置を構成する一部分であり、論理機能的、ハードウエア的に一まとまりになつたものである。 Further, the information processing unit, a part of the configuration for an information processing apparatus, logic functions, being directed has decreased to hardware to a collection. ハードウエアとしては、1つの情報処理部は、複数のLSIパツケージを搭載したボードであつたり、単一の半導体基板に形成されるもの即ち、1つの The hardware, one information processing unit, a board having a plurality of LSI bobbin Atsutari, ie are formed on a single semiconductor substrate, one
LSIであつたり、また、1つのLSIの中の1部であつたりする。 Atsutari in LSI, also or filed in part within one LSI. さらに、ウエーハスケールインテグレーシヨンであれば単一の半導体基板ウエーハ上の1ブロツクでありうる。 Furthermore, if the wafer scale integration Chillon may be one block on a single semiconductor substrate wafer. 本実施例では、情報処理部とは、パツケージに実装された、1つのVLSIとする。 In this embodiment, the information processing unit, mounted on the bobbin, a single VLSI.

本発明の実施例説明は、情報処理部1002と、情報処理部 Example Description of the present invention includes an information processing unit 1002, the information processing unit
1003の間のインタフエースについてのみ、述べれば十分であり、両情報処理部が、どの様な処理を分担しているかということは本発明には直接は関係ない。 For 1003 In tough ace of between only, it is sufficient Stated, both the information processing unit is not related directly to the present invention that if they were sharing a what kind of processing. 従つて、詳しくは述べないが、以下の2つの場合を例示しておく。 Accordance connexion, although not described in detail, the previously exemplified the following two cases.

1)情報処理部1002を、命令デコード、基本命令の処理を行うBPU(Basic Processing Unit)とし、情報処理部 1) The information processing unit 1002, a BPU performing instruction decoding, processing of the basic instruction (Basic Processing Unit), the information processing unit
1003を、浮動小数演算を行うFPU(Floating Processing The 1003, FPU (Floating Processing to perform floating-point arithmetic
Unit)とする構成例を、第34図に示す。 A configuration example of a Unit), shown in FIG. 34. 101,3401は、 101,3401 is,
それぞれ、情報処理部1002,1003のクロツク生成器である。 Respectively, the clock generator of the information processing section 1002 and 1003. 102,3406は入力信号に所望の論理演算を施して出力信号を出力する論理装置、3402,3404はインタフエース手段を構成するバスコントローラ、3403は、メモリアドレスを保持するレジスタMAR(Memory Address Registe 102,3406 logic device for outputting an output signal by performing desired logic operation to the input signal, the bus controller 3402, 3404 is to configure the in-tough ace means 3403, the register holds the memory address MAR (Memory Address Registe
r)、3405は、メモリデータを保持するレジスタMDR(Me r), 3405, the register holds the memory data MDR (Me
mory Data Register)、3407はメモリである。 mory Data Register), 3407 is a memory. 信号3410 Signal 3410
はアドレスバス、3411はデータバス、3412は制御信号である。 Address bus, 3411 data bus, 3412 is a control signal. また、3419は、処理すべき浮動小数演算命令の種類を知らせる信号である。 Also, 3419 is a signal indicating the type of the floating-point arithmetic instruction to be processed.

本構成例では、FPU1003の論理装置は、アドレス計算機能を有していない。 In this configuration example, the logic of FPU1003 has no address calculation functions. いわゆる、コプロセツサとして機能する。 So-called, to function as Kopurosetsusa. メモリからの浮動小数データの、FPUへのロードを例にとり、動作を説明する。 Taken by the floating-point data from the memory, the load to the FPU as an example, the operation will be described. BPU1002内の論理装置102 Logic in BPU1002 102
は、浮動小数演算命令をデコードすると、命令の種類を信号3419を通して、FPU1003に送出する。 Upon decoding a floating-point arithmetic instruction, the instruction type through signal 3419, and sends the FPU1003. 一方、メモリアドレスの計算を行い、信号3418を通して、MAR3403にセツトする。 On the other hand, it performs the computation of the memory address, via signal 3418 and excisional to MAR3403. また、メモリリード起動をバスコントローラ3402に、信号3415を通して送出する。 Further, the memory read start the bus controller 3402, and sends through a signal 3415. バスコントローラ3402は、クロツク3420に同期して、信号3413により、 Bus controller 3402, in synchronization with the clock 3420, the signal 3413,
MARの内容を、アドレスバス3410に送出するように制御する。 The contents of the MAR, be controlled so as to be sent to the address bus 3410. また、メモリを制御するための制御信号3412を送出する。 Further, it sends a control signal 3412 for controlling the memory.

一方、FPU側のバスコントローラは、制御信号3412を受取り、メモリ3407がデータを、データバス3411に出すタイミングで、データ取込み信号3414をMDR3405に送出する。 On the other hand, the bus controller of the FPU side receives the control signal 3412, and sends the memory 3407 is data, at the timing to issue the data bus 3411, a signal 3414 data acquisition in MDR3405. オペランドをMDRに取込んだ後にオペランドリード終了信号3416を論理装置3406に送出する。 Sends the operand read end signal 3416 to the logic unit 3406 after it ipecac operands MDR. また、ロードしたオペランドデータを信号3417を通して送出する。 Further, it sends the operand data loaded through signal 3417.

2)情報処理部1をマスタのBPU、情報処理部2をスレーブのBPUとする。 2) The information processing unit 1 of the master BPU, the information processing unit 2 and slave BPU. すなわち、信頼性向上のためにBPUを2重化した計算機である。 That is, it duplicated the computer the BPU to improve reliability. スレーブBPUはマスタBPUと同一の機能を持つており、マスタBPUと同期して動作する。 Slave BPU is having the same function as the master BPU, it operates in synchronism with the master BPU. そして、マスタBPUがメモリへの書込みを行う際に、スレーブBPUはそのデータを自チツプに取込み、自分のデータと比較する。 Then, when the master BPU writes to memory, the slave BPU compares uptake the data to its own chip, and their data. 不一致であれば、それをマスタ If it does not match, the master it
BPUに知らせる。 Tell a BPU.

第29図に、上に説明した構成を図示したものである。 In FIG. 29, illustrates the configuration described above. 29 29
00はメモリ。 00 memory. 2901〜2905はインタフエース信号であり、 2901-2905 is an in-tough ace signal,
2901はアドレス、2902はアドレスストローブ、2903はデータ、2904はリード/ライト信号、2905は、スレーブBP 2901 address, 2902 address strobe, 2903 data, 2904 read / write signal, 2905, slave BP
UがマスタBPUにエラーを知らせる信号である。 U is the signal indicating the error to the master BPU. また2906 The 2906
は、highならば、その情報処理部がマスタであり、low Is, if high, the information processing unit is the master, low
ならば、その情報処理部がスレーブであることを示す信号である。 If, the information processing unit is a signal indicating that it is a slave.

第30図は、上記実施例の動作を示したタイミングチヤートである。 FIG. 30 is a timing Chiya over preparative showing the operation of the above embodiment. 両情報処理部は、同期動作しているため、マスタBPUが書込みを行う際には、スレーブBPUも、書込みアドレスと、書込みデータを持つている。 Both the information processing unit, since the synchronous operation when the master BPU writes the slave BPU are also having a write address, a write data. メモリサイクルは、チツプ間のクロツクスキユー分伸びることになる。 Note recycling would extend Kurotsukusukiyu worth between chips.

次に発振器1001について説明する。 Next, the oscillator 1001 is described. 発振器1001は、原クロツク信号1011を送出する発振器である。 Oscillator 1001 is an oscillator for sending an original clock signal 1011. 原クロツク10 Original clock 10
11は、多相であることもあり得るが、本実施例では、1 11, also may be a multi-phase, in this embodiment, 1
相である。 It is a phase. また、原クロツクのデユーテイは、必ずしも、50%である必要はない。 In addition, Deyutei of the original clock is, necessarily, does not have to be 50%. これが本発明の特徴である。 This is a feature of the present invention.

さらに、発振器を、使宜上、情報処理部1に内蔵させることも可能である。 Further, an oscillator, use Mubeue, it is also possible to incorporate the information processing unit 1. この場合の構成を示したものが第11 Shows the configuration in this case is 11
図である。 It is a diagram. 1100は、情報処理部1002と、発振器1001とを同一半導体基体 内蔵するVLSIチツプである。 1100 includes an information processing unit 1002, a VLSI chip that an oscillator 1001 incorporates the same semiconductor substrate. 1011は水晶発振子である。 1011 is a crystal oscillator. チツプ1002自身も、1度チツプ外に出力された発振器出力1011を取込むので、原クロツク信号,情報処理部1,情報処理部2の関係は第10図と同じである。 Chip 1002 itself, since taking the oscillator output 1011 which is output to the outside of a time chip, the original clock signal, the information processing unit 1, the relationship of the information processing unit 2 is the same as Figure 10. 第11図の構成では、チツプ1100が、発振器を内蔵しているため、発振器を外付けする必要がなく、ハードウエアが小さくなるという利点がある。 In the configuration of FIG. 11, chip 1100, for an on-chip oscillator, without the need for external oscillator, there is an advantage that the hardware is reduced.

第1図は、第10図の情報処理部1002の内部構成を示したものである。 Figure 1 is a diagram showing the internal configuration of the information processing section 1002 of FIG. 10. 101はクロツク生成器、111は多相のクロツク信号、102は論理装置、103はインタフエース回路、11 101 clock generator, the multi-phase clock signals 111, 102 are logic device, 103 in tough ace circuit, 11
2は、論理装置102とインタフエース回路103の間の信号線である。 2 is a signal line between the logic unit 102 and the in-tough Ace circuit 103. クロツク生成器101は、外部よりの原クロツク信号1011より、少なくとも第2,第3のクロツク信号を含む多相クロツク111を生成し、論理装置102、及び、インタフエース回路103に送出する。 Clock generator 101, from the original clock signal 1011 from the outside, generates a multiphase clock 111 including at least a second, third clock signal, the logic device 102, and sends in-tough Ace circuit 103. 多相クロツクの種類としては、第4図,第5図,第6図に示すようにいろいろなものがあるが、ここでは第4図に示した、ノンオーバラツプ2相クロツクK 1 ,K 2とする。 The types of multiphase clock, FIG. 4, FIG. 5, there are various things, as shown in Figure 6, where are shown in FIG. 4, and Non'obaratsupu 2-phase clock K 1, K 2 .

次に、第1図の論理装置102について説明する。 Next, a description will be given logic device 102 of FIG. 1. 論理装置102は、2相クロツク信号K 1 ,K 2によつて制御されている。 Logic 102 is by connexion controlled two-phase clock signals K 1, K 2. 論理装置102を構成する論理素子には、インバータ、2NANDのような基本ゲート、フリツプフロツプ、PL The logical elements constituting the logic device 102, an inverter, the basic gates such as 2NAND, flip-flops, PL
A,ROM,RAM等いろいろあるが、ここでは、PLAを例にとり、クロツク信号K 1とクロツク信号K 2がどのように使われるか、また、マシンサイクルを短縮していつた時に、 A, ROM, there are various RAM or the like, but here, take the PLA as an example, whether the clock signal K 1 and clock signal K 2 is how used, also, when time was to shorten the machine cycle,
クロツク信号K 1とK 2にどのようなことが要求されるかについて述べる。 Or describe what is required to clock signals K 1 and K 2.

第12図は、2相クロツクK 1 ,K 2により制御されるPLAの回路図である。 Figure 12 is a circuit diagram of a PLA which is controlled by 2-phase clock K 1, K 2. また第13図は、このPLAの動作を示すタイミングチヤートである。 The 13 is a timing Chiya over preparative illustrating the operation of the PLA.

第12図で、1201〜1207は、配線1229〜1235をプリチヤージするPMOS、1209〜1212及び1219〜1221はクロツクドインバータ、1213〜1218、及び、1240と1241はインバータ、1222〜1228は2入力NORである。 In FIG. 12, 1201-1207 is, PMOS to Purichiyaji wiring 1229-1235, the 1209-1212 and 1219-1221 black poke clocked inverter, 1213-1218, and 1240 and 1241 inverter, 1222-1228 2 inputs it is a NOR. また、X,Y,Zは入力、L,M,Nは出力である。 Further, X, Y, Z is input, L, M, N is output. このPLAは以下の論理を実現する。 The PLA implements the following logic.

L=X+Y・Z M=X・Z+X・Y N=Y・Z+X・Z。 L = X + Y · Z M = X · Z + X · Y N = Y · Z + X · Z.

第13図に示すように、配線1229はK 2が(high)の時リプチヤージされ、K 1が(high)の時、かつ、X=0の時、 As shown in FIG. 13, the wiring 1229 is Ripuchiyaji when K 2 is (high), when K 1 is (high), and, when X = 0,
NMOSにより電荷が引き抜かれる。 Charge by the NMOS is withdrawn. 一方、X=1の時は引き抜かれない。 On the other hand, it is not pulled out when X = 1. X=0の時は、K 1がhighの期間、すなわち、第13図に示すt 3の間に引き抜かれなくてはならない。 When X = 0, the period K 1 is high, i.e., it must be drawn between t 3 when shown in Figure 13. クロツク系の設計に関しては、t 3がクロツク分配中にいくらかせまくなることを配慮し、最悪の場合でも、 For the clock system design, t 3 is consideration to become somewhat narrower in clock distribution, in the worst case,
前記配線の電荷引抜きが終了するように設定される。 Charge withdrawal of the wiring is set to expire.

一方、配線1235は、K 1がhighの時にプリチヤージされ、 On the other hand, the wiring 1235, K 1 is Purichiyaji when high,
K 2がhighの時、すなわち、t 4期間に電荷引抜きが行なわれる。 When K 2 is high, i.e., the charge pull-out is performed in t 4 period. t 3同様t 4も、クロツク分配中にいくらか、せまくなることを配慮し、最悪の場合でも、前記配線の電荷引抜きが、t 4期間中に終了するように設定される。 t 3 Similar t 4 also consideration that some, become narrower in clock distribution, in the worst case, the charge withdrawal of the wiring is set to end during t 4 period.

t 3 ,t 4は、上に述べたように対象的に使われるので、t 3 t 3, t 4, since the target to use as described above, t 3
=t 4と設計される。 = Is the design and t 4. さらに、もう明らかなように、マシンサイクルを短縮するためには、t 3 ,t 4のゆらぎが少ないこと、すなわち、K 1 ,K 2のデユーテイが、第1図論理装置102中で、正確であることが大事である。 Moreover, as already apparent, in order to shorten the machine cycle, t 3, it fluctuation of t 4 is small, i.e., K 1, K 2 of Deyutei is in Figure 1 logic device 102, an accurate it is important that there is.

次に、クロツクスキユーについて述べる。 Next, we describe Kurotsukusukiyu. 第12図で、配線1229が引き抜かれる時にインバータ1213の出力が、hi In FIG. 12, the output of the inverter 1213 when a wire 1229 is pulled out, hi
ghからLowに変化するわけであるが、この変化は、インバータ1218の出力がlowになる前に終了していないと、 But not changes to Low from gh, this change is the output of the inverter 1218 is not completed before the low,
配線1233を誤つて引き抜いてしまう可能性がある。 The wiring 1233 there is a possibility of pulling out Te Ayamatsu. このため、第13図の期間t 1は、一定値以上必要である。 Therefore, time t 1 of FIG. 13, it is necessary more than a predetermined value. クロツク設計に際して、クロツク分配中にt 1が短くなることも配慮し、最悪の場合でも、前記誤動作がないように設定される。 Upon clock design, t 1 is also consideration be shorter in clock distribution, in the worst case, are set so as not the malfunction. t 2についても同様である。 The same is true for t 2. ここで明らかな様に、マシンサイクルを短縮するためには、t 1 ,t 2のゆらぎが少ないこと、すなわち、K 1 ,K 2のクロツクスキユーが小さいことが大事である。 Here As is evident, in order to reduce the machine cycle, t 1, that fluctuation of t 2 is small, i.e., it is important that K 1, K 2 of Kurotsukusukiyu small.

クロツクK 1 ,K 2で制御される論理装置102についてまとめれば、マシンサイクルを短縮するためには、クロツク信号のデユーテイのずれ、及び、クロツクスキユーを極力小さくすることが要求される。 To summarize the logic device 102 which is controlled by the clock K 1, K 2, in order to reduce the machine cycle, the deviation of Deyutei of clock signals, and are required to minimize the Kurotsukusukiyu.

次に、クロツク生成器101について述べる。 It will now be described clock generator 101. クロツク生成器の動作を示したのが、第14図である。 The showing the operation of the clock generator is a Figure 14. クロツク生成器101は原クロツク信号Kを受け、2相クロツク信号K 1 , Clock generator 101 receives the original clock signal K, 2-phase clock signals K 1,
K 2を出力する。 And it outputs the K 2. 原クロツク信号Kのデユーテイは50%である必要はない。 Deyutei original clock signal K does not need to be 50%. K 1 ,K 2はKと位相同期しており、また、K 1 ,K 2は先に述べたように、t 1 =t 2 ,t 3 =t 4に設定されている。 K 1, K 2 are then K and phase synchronization, also, K 1, K 2, as previously described, it is set to t 1 = t 2, t 3 = t 4. ここでいう位相同期とは、KとK 1の位相関係が一定であると、さらに言えば、Kの立上りとK 1の立上りの差が一定であることを言う。 Here, the phase synchronization say, when the phase relationship between K and K 1 is a constant and, more refers to the difference between the rising of the rising and K 1 and K is a constant. 第14図では、KとK 1 ,K In Figure 14, K and K 1, K
2の周波数は等しい。 Frequency of 2 equal. しかしながら、必ずしも等しい必要はない。 However, it is not necessarily equal. 第15図は、クロツク生成器101の他の動作例を示したものである。 FIG. 15 illustrates another operation example of the clock generator 101. KとK 1 、あるいは、KとK 2は、位相同期しているが、K 1 ,K 2の周波数は、Kの2倍である。 K and K 1 or,, K and K 2 are, although phase synchronization, frequency of K 1, K 2 is twice the K. この様にすることは、チツプ内部でマシンサイクルを高めつつ、チツプ外部から供給するクロツクを低周波に保ち、かつそのデユーテイに関しての制約がなくなるので好ましい。 That in this way, preferably while increasing the machine cycle within the chip, keeping the clock supplied from outside the chip to a low frequency, and because there is no restriction regarding the Deyutei.

尚、第1のクロツク信号となる原クロツク信号Kの“lo Incidentally, the original clock signal K as a first clock signal "lo
w"は第1のポテンシヤルレベル、“high"は第2のポテンシヤルレベルであり、また、第2,第3のクロツク信号となるK 1 ,K 2の“low"は第3のポテンシヤルレベル、“H w "is first potentiator dial levels," high "is the second potentiator dial level, and the second, third of K 1, K 2 which is a clock signal" low "the third potentiator dial level," H
igh"は第4のポテンシヤルレベルである。 IgH "is the fourth potentiator dial level.

ここで、好ましくは、第1のポテンシヤルレベルと第3 Here, preferably, the first potentiator dial level and third
のポテンシヤルレベルとは実質的に等しく、第2のポテンシヤルレベルと第4のポランシヤルレベルとは実質的に等しい。 The of potentiator dial level substantially equal to a second potentiator dial level and the fourth Pollen shea dial level substantially equal.

次に、クロツク生成器101の詳細構成について述べる。 Next, it will be described in detail configuration of the clock generator 101.

第16図は、1011(厚クロツク信号K)を受けて、Kと同周波数で位相同期し、定められたデユーテイのノンオーバラツプ2相クロツクK 1 ,K 2 (第14図に対応)を生成するクロツク生成器101の一構成例を示したものである。 FIG. 16, receives the 1011 (thickness clock signal K), phase-synchronized with K the same frequency, to produce a Non'obaratsupu 2 phase Deyutei defined clock K 1, K 2 (corresponding to FIG. 14) clock It illustrates a configuration example of a generator 101.

位相比較器1301,ローパスフィルタ(以下LPFと略す)13 A phase comparator 1301, (hereinafter abbreviated as LPF) low-pass filter 13
02,電圧制御発振器(以下VOC:Voltage Control Oscilla 02, a voltage controlled oscillator (hereinafter VOC: Voltage Control Oscilla
torと略す)1303,N分の1(例えば2分の1)分周器130 tor abbreviated) 1303, N content of 1 (e.g., one-half) the frequency divider 130
4の閉ループよりPLLを構成している。 Constitute the PLL than 4 of the closed loop. すなわち1011と13 In other words 1011 13
09の位相差及び周波数差を1301により検出し、その差に応じたパルス信号を1306に出力する。 09 The phase difference and frequency difference detected by 1301, and outputs a pulse signal corresponding to the difference to 1306. 1302は1306を積分してDC信号(電圧値)1307とし、1303は1307に応じた周波数で発振して、1308に出力する。 1302 and DC signal (voltage value) 1307 by integrating the 1306, 1303 oscillates at a frequency corresponding to 1307, and outputs to 1308. 1304は1308を2分の1に分周することによりデユーテイ50%のクロツク信号を1309に出力する。 1304 outputs a clock signal of Deyutei 50% in 1309 by peripheral 1 half of 1308 for 2 minutes. 従つて、1309はPLLにより1011と位相が同期し、周波数が等しくなり、かつ、1304で分周することによりデユーテイ50%のクロツク信号となる。 Accordance connexion, 1309 1011 and phase synchronized by PLL, the frequency is equal and the Deyutei 50% of clock signals by dividing by 1304.

2相クロツク生成器1305は、デユーテイ50%のクロツク信号1309を受けて、ノンオーバラツプ2相クロツク信号 2-phase clock generator 1305 receives a clock signal 1309 Deyutei 50%, Non'obaratsupu 2-phase clock signal
K 1 ,K 2を出力する。 And it outputs the K 1, K 2. 第17図に1305のゲートレベルの一構成例を示す。 In FIG. 17 shows a configuration example of a gate-level 1305.

2入力NOR回路1311,1312の出力K 1 ,K 2を入力の一方に交差接続し、他方は、インバータ回路1310による1309の反転信号1313と1309との相補信号を各々接続する。 2 outputs K 1, K 2 input NOR circuit 1311 and 1312 cross-connected to one input and the other, respectively connected to the complementary signal of an inverted signal 1313 and 1309 of 1309 by inverter circuit 1310.

第18図に第16,17図の各点の動作波形を示す。 In FIG. 18 shows the operation waveforms of each point of the 16, 17 Figure. 1301〜130 1301-130
4のPLLにより、1011と1309は位相が同期し、周波数が等しくなる。 The fourth PLL, 1011 and 1309 are synchronized in phase the frequency is equal. 従つて、1304で2分の1分周する前の1303の発振出力1308は、1011から1304の遅延Δt 0だけずれて、 Accordance connexion, oscillation output 1308 of the previous 1303 divided by 1 2 minutes 1304, shifted by a delay Delta] t 0 of 1011 from 1304,
2倍の周波数となる。 It is twice the frequency. 1309は1308を1304で2分の1分周するため、デユーテイ50%となる。 1309 to 1 divided by 2 minutes 1308 at 1304, a 50% Deyutei. 1313は1309から1310 1313 from 1309 1310
の遅延Δt 1だけずれる。 Shifted by the delay Δt 1. K 1 ,K 2は2入力NOR回路出力のため、両入力がlowのときhighとなる。 K 1, for the K 2 are two-input NOR circuit outputs, the two inputs is high when low. すなわち、K 1 ,K 2は一方がhighの場合は、他方は必ずlowの関係となり、オーバラツプとすることはない。 That is, if one K 1, K 2 has a high, other always becomes a relationship of low, never the Obaratsupu. K 1が立ち上がるには、13 The K 1 rises, 13
09は立ち上がつて、1312の遅延Δt 1後K 2が立ち下がつてから、1311の遅延Δt 2後立ち上がる。 09 is rising go-between, from the bottom up is a delay Δt 1 after the K 2 of the 1312 go-between, stand up after a delay Δt 2 of 1311. 逆にK 2が立ち上がるには、1309が立ち下がり、1313が1310の遅延Δt 1後立ち上がり、K 1が1311の遅延Δt 2後立ち下がり、1312の遅延Δt 1後立ち上がる。 The K 2 rises to the contrary, 1309 falls, 1313 rises after a delay Delta] t 1 of 1310, K 1 falls after a delay Delta] t 2 of 1311, rises after a delay Delta] t 1 of 1312. 従つて、K 1とK 2が共にlowの時間は1311,1312の遅延t 2 ,t 1であり、1311と1312の回路構成と同じにし、また、K 1 ,K 2の負荷を等しくすることにより、t 1 =t 2とすることは可能である。 Accordance connexion, K 1 and K 2 are both time low is the delay t 2, t 1 of 1311 and 1312, 1311 and 1312 of the circuit configuration and the same west, also possible to equalize the load of K 1, K 2 Accordingly, it is possible to t 1 = t 2. またK 1とK 2のパルス幅(High状態の時間)t 3 ,t 4は次式が成り立つ。 The K 1 and K 2 of the pulse width (the High state time) t 3, t 4 the following equation holds.

(但し、周期をTとした。) (1),(2)式より、 t 1 +t 3 −Δt 1 =t 2 +t 4 +Δt 1 ……(3) となる。 (However, the period was set to T.) (1), the equation (2), t 1 + t 3 -Δt 1 = t 2 + t 4 + Δt 1 ...... (3).

ところで、1310の遅延Δt 1は1310が駆動する回路が1311 Incidentally, the delay Delta] t 1 of the 1310 circuit 1310 is driven 1311
だけであり、1313の負荷は非常に小さく、1311,1312の遅延t 2 ,t 1に比べて無視することが出来る。 Is only the load of 1313 is very small, it can be neglected in comparison with the delay t 2, t 1 of 1311 and 1312. 従つて、 Follow go-between,
(3)式は、 t 1 +t 3 =t 2 +t 4となる。 (3) becomes t 1 + t 3 = t 2 + t 4. 前述のようにt 1 =t 2に設定するならばt 3 =t 4となり、理想的なノンオーバラツプ2相クロツク信号を得ることが出来る。 If set to t 1 = t 2, as described above t 3 = t 4, and the can to obtain an ideal Non'obaratsupu 2-phase clock signals. また、この2相クロツクK 1 ,K 2は1011 Further, the 2-phase clock K 1, K 2 1011
と同期して1309から生成しており、1011と位相関係は一定である。 It has been generated from the synchronization with 1309 and 1011 and the phase relationship is constant.

以上より、1011(原クロツクK)と位相同期し、あらかじめ定められたデユーテイのクロツク信号を生成することが出来る。 Thus, 1011 (the original clock K) phase-locked, it is possible to generate a clock signal of Deyutei predetermined.

情報処理部間のクロツクスキユーを小さくするためには、複数の各情報処理部間のクロツク生成器を同一構成とすることが好ましい。 To reduce the Kurotsukusukiyu between the information processing unit preferably a plurality of the clock generator between the information processing units with identical configurations.

第19図は、1305のゲートレベルの他の構成例である。 FIG. 19 is another configuration example of the gate-level 1305. The
19図において第17図と同一符号は同一部分,同一機能を示している。 The same reference numerals as FIG. 17 in Figure 19 denote the same parts, the same function.

2入力NAND回路1314,1315の出力1320,1321から遅延回路 Delay circuit from the output 1320, 1321 of the two-input NAND circuit 1314 and 1315
1316,1317を介して、入力の一方、1322,1323に交差して接続し、他方は、相補信号の1309,1313を各々接続する。 Via 1316,1317, one input, and connected across the 1322 and 1323 and the other, respectively coupled to 1309,1313 complementary signal. 1320,1321をインバータ1318,1319を介して、2相クロツクK 1 ,K 2として出力する。 1320, 1321 and through the inverter 1318,1319 and the output as a two-phase clock K 1, K 2. 本構成では、2入力NAND In the present configuration, the two-input NAND
回路の出力から遅延回路を介して、帰還しているため、 Via the delay circuit from the output of the circuit, because of the feedback,
K 1が立ち上がるためには、1309が立ち下がつてから、13 For K 1 rises from under Standing 1309 is connexion, 13
10,1315,1317,1314,1318を経て立ち上がる。 Stand up through the 10,1315,1317,1314,1318. 一方K 2の立ち下がりは、1309が立ち上がつてから1310,1315,1319を経て立ち下がる。 On the other hand the fall of K 2 is, falls through the 1310,1315,1319 from go-between 1309 rising. 従つて、1316,1317の遅延を他と比べて大きくすれば、K 1 ,K 2が共にlowとなる時間を1316,131 Accordance connexion, if larger than the other delay 1316,1317, time K 1, K 2 is low both 1316,131
7で設定出来る。 It can be set at 7.

第20図〜第19図の動作波形を示す。 It shows the operation waveforms of FIG. 20-Figure 19. 遅延回路1316,1317 Delay circuit 1316,1317
の遅延時間が小さい場合を実線で、大きい場合を破線で示す。 The case where the delay time is small in a solid line, shows a greater by a broken line. すなわち、2相クロツクK 1 ,K 2のデユーテイを131 That is, the 2-phase clock K 1, Deyutei of K 2 131
6,1317の遅延時間で変えることが出来るため、任意のデユーテイを持つノンオーバーラツプ2相クロツク信号を得ることが出来る。 Since it is possible to vary the delay time of 6,1317, it can be obtained non over Raţ flop 2-phase clock signal having an arbitrary Deyutei. 従つて、本構成の回路を用いることにより、ノンオーバラツプ2相クロツクの水あき(両クロツク信号がlowとなる時間)を論理装置内で生じるクロツクスキユーに見合つた分だけに設定することが出来る。 Accordance connexion, by using the circuit of this configuration, water perforated Non'obaratsupu 2-phase clock (time both clock signal is low) it is possible to set only Kurotsukusukiyu the commensurate ivy component occurring in the logical unit.

第21図は、1011(原クロツクK)を受けて、Kより高周波数(2倍の周波数)で位相同期し、定められたデユーテイのノンオーバラツプ2相クロツク信号K 1 ,K 2 (第15 FIG. 21, 1011 (original clock K) receiving, phase-synchronized with K than the high frequency (twice the frequency), Non'obaratsupu 2-phase clock signals Deyutei defined K 1, K 2 (15
図に対応)を生成するクロツク生成器101の一構成例を示したものである。 It illustrates a configuration example of a clock generator 101 which generates a corresponding) to FIG. 第21図において、第16図と同一符号は同一部分,同一機能を示している。 In Figure 21, the same reference numerals as FIG. 16 shows the same parts, the same function.

第21図で第16図と異なる点は、PLLの帰還ループに2分の1分周器1304を追加して、2段とし、2相クロツク生成器1305の入力を、前段の1304の出力1323としていることである。 In is different from FIG. 16 FIG. 21, by adding 1 divider 1304 half the feedback loop of the PLL, a two-stage, the input of the two-phase clock generator 1305, the output of the preceding stage 1304 1323 it is that you are.

第22図に第22図の動作波形を示す。 In FIG. 22 shows the operation waveforms of FIG. 22. PLLは2分の1分周器を2段介して帰還するため、1303の出力1322は1011の4倍の周波数となる。 Because the PLL feedback through two stages 1 divider of 2 minutes, the output 1322 of 1303 is four times the frequency of 1011. また、前段の1304の出力1323は2 In addition, the output 1323 of the pre-stage of the 1304 2
分の1分周しているため、デユーテイは50%となり、10 Due to the divide-by-1 minute, Deyutei stood 50%, 10
11に対して、周波数2倍で、後段の1304の遅延Δt 0だけ位相のずれたクロツク信号となる。 Against 11, at twice the frequency, the phase-shifted clock signal by the delay Delta] t 0 of the subsequent 1304. この1323を受けて、 In response to the 1323,
1305はノンオーバラツプ2相クロツク信号K 1 ,K 2を出力する。 1305 outputs the Non'obaratsupu 2-phase clock signals K 1, K 2. 前述のように1305はデユーテイ50%のクロツク信号からは、理想的なノンオーバーラツプ2相クロツク信号を生成出来るため、本構成においても理想的なノンオーバーラツプ2相クロツクK 1 ,K 2を得ることが出来る。 From clock signal 1305 of Deyutei 50% as described above, an ideal non over Raţ for can generate up 2-phase clock signals, an ideal non over Raţ flop 2 phase in the present configuration clock K 1, K 2 it can be obtained.
また、1323と1011の位相関係は一定(Δt 0の差)であるため、K 1 ,K 2と1011の位相関係も一定となる。 The phase relationship between 1323 and 1011 because it is constant (the difference between Delta] t 0), the phase relationship of K 1, K 2 and 1011 is also constant.

以上より、外部からの低周波のクロツク信号から、位相同期し、あらかじめ定められたデユーテイでかつ高周波数のクロツク信号を生成することが出来る。 Thus, from the low-frequency clock signal from the outside, and phase synchronization, it is possible to generate a clock signal and high frequency Deyutei predetermined.

第23図は、1011(原クロツク信号K)を受けて、Kと同周波数で位相同期し、定められたデユーテイのオーバラツプ4相クロツク信号K 41 ,K 42 ,K 43 ,K 44を生成するクロツク生成器101の一構成例を示したものである。 Figure 23 receives the 1011 (original clock signal K), phase-synchronized with K the same frequency, it generates a Obaratsupu 4 phase Deyutei defined clock signal K 41, K 42, K 43, K 44 clock It illustrates a configuration example of a generator 101. 第23図において、第16図と同一符号は同一部分,同一機能を示している。 In Figure 23, the same reference numerals as FIG. 16 shows the same parts, the same function.

1301,1302,1303、4分の1分周器1324の閉ループにより The closed loop 1 divider 1324 1301,1302,1303,4 minutes
PLLを構成している。 Constitute a PLL. 従つて、1011と1309は位相が同期し、周波数が等しくなる。 Accordance connexion, 1011 and 1309 are synchronized in phase the frequency is equal. PLLの閉ループでは4分の1 In a closed loop of the PLL 1 of 4 minutes
分周しているため、1303は1011の4倍の周波数で発振し、1309すなわち1011と1324の遅延Δt 2だけ位相のずれたクロツクを1322に出力する。 Due to the division, 1303 oscillates at four times the frequency of 1011, and outputs 1309 namely 1011 and the 1324 delay Delta] t 2 by a phase shift and the clock to 1322. 1309は1322を分周するため、デユーテイ50%である。 1309 to divide the 1322 is Deyutei 50%.

4相クロツク生成器1325は、デユーテイ50%のクロツク 4-phase clock generator 1325 Deyutei 50% clock
1309を1309の4倍の周波数のクロツク1322で位相を90゜ずらしたオーバーラツプ4相クロツク信号K 41 ,K 42 ,K 43 , 1309 1309 Obaratsupu 4 phase phase was likeness 90 DEG in clock 1322 of 4 times the frequency of the clock signal K 41, K 42, K 43 ,
K 44を出力する。 And outputs the K 44. 第24図に1325のゲートレベルの一構成例を示す。 In FIG. 24 shows a configuration example of a gate-level 1325.

クロツクドインバー1327とインバータ1328によるダイナミツクラツチを直列に接続し、そのダイナミツクラツチを1つおきにインバータ1326による1322の反転信号1329 Black poke de connect the Dyna honey class Tutsi by inverter 1327 and inverter 1328 in series, an inverted signal of 1322 by inverter 1326 every other thereof Dinah honey class Tutsi 1329
と1322との相補信号で制御することにより、シフトレジスタを構成している。 By controlling a complementary signal with the 1322, constitute a shift register.

第25図に第23図,第24図の動作波形を示す。 Figure 23 in FIG. 25 shows the operation waveforms of Figure 24. 前述のように1322は1011の4倍の周波数で、1011とΔt 2の位相差となる。 1322 As described above at four times the frequency of 1011, a phase difference of 1011 and Delta] t 2. 1309は1011と同周波数,同位相でかつデユーテイ 1309 1011 the same frequency, the same phase in and Deyutei
50%である。 It is 50%. 1327,1328による1段目のダイナミツクラツチ出力1330は、1309が立ち上がつてから、1329が始めて立ち上がるときに同期して立ち上がり、1309が立ち下がつてから1329が始めて立ち上がるときに同期して立ち下がる。 1 stage Dyna honey class Tutsi output 1330 by 1327,1328 from connexion 1309 rising, rise simultaneously when the 1329 rises first time, in synchronization with when the 1309 under standing is 1329 from connexion rises first time It falls. 次に1327,1328による2段目のダイナミツクラツチ出力K 41は、1330が立ち上がつてから1322が始めて立ち上がるときに同期して立ち上がり、1330が立ち下がつてから1322が始めて立ち上がるときに同期して立ち下がる。 Then the second stage Dyna honey class Tutsi output K 41 by 1327,1328 rises in synchronization with when the 1330 rising 1322 from connexion rises first time, synchronized when under Standing 1330 is 1322 the connexion rises first time to falls. 従つて、K 41は1309から1322の1サイクルだけ位相が遅れる。 Accordance connexion, K 41 is phase is delayed by one cycle of 1309 from 1322. この関係は、K 41とK 42 ,K 42とK 43 ,K 43とK 44 This relationship, K 41 and K 42, K 42 and K 43, K 43 and K 44
についても同様であり、K 41 ,K 42 ,K 43 ,K 44は1322の1サイクルだけ位相が遅れる。 For a same, K 41, K 42, K 43, K 44 phase is delayed by one cycle of 1322. 1322は1011の4倍の周期をもつため、90゜位相がずれることになる。 1322 Because with 4 times the period of 1011, so that the 90 degree phase shifts. すなわち、K 41 In other words, K 41
〜K 44は理想的なオーバラツプ4相クロツク信号である。 ~K 44 is an ideal Obaratsupu 4-phase clock signals. また、1322と1011の位相関係は一定のため、1322と同期しているK 41 〜K 44と1011の位相関係は一定である。 Further, 1322 and phase relationship of 1011 for a constant phase relationship between K 41 ~K 44 and 1011 are synchronized with the 1322 is constant.

以上より、1011(原クロツクK)と位相同期し、あらかじめ定められたデユーテイのクロツク信号を生成することができる。 Thus, 1011 (the original clock K) phase-locked, it is possible to generate a clock signal of Deyutei predetermined. なお、本構成では位相がずれていく信号として1011と同周波数のクロツク信号である1309を用い、 Incidentally, using the 1309 is a clock signal 1011 and the frequency as a signal going out of phase in this configuration,
ずらしていく位相として1011の4倍の周波数のクロツク信号1322を用いているため1011と同周波数のノンオーバラツプ4相クロツク信号となつているが、1309,1322が逓倍の周波数についても同様である。 Staggered go 1011 that summer and Non'obaratsupu 4-phase clock signals having the same frequency due to the use of clock signals 1322 4 times the frequency of 1011 as phase but, 1309,1322 are the same for the frequency of the multiplication. また、1325のシフトレジスタの段数と1322の周波数の1309からの逓倍数を等しくすることにより、任意の相数の多相クロツク信号を得ることが出来る。 Further, by equalizing the multiplication number from the shift register stages and 1309 of the frequency of 1322 1325, it is possible to obtain an arbitrary number of phases of the multiphase clock signals.

第26図は、1011(原クロツク信号K)を受けて、Kと同周波数で位相同期し、定められたデユーテイのノンオーバラツプ2相クロツク信号K 1 ,K 2を生成し、上記機能に加えて、1011から直接ノンオーバラツプ2相クロツク信号を生成できるようなクロツク生成器101の一構成例を示したものである。 Figure 26, 1011 receives the (original clock signal K), phase-synchronized with K the same frequency, generates Non'obaratsupu 2 phase Deyutei defined clock signals K 1, K 2, in addition to the above functions, 1011 illustrates a configuration example of a clock generator 101 can generate a direct Non'obaratsupu 2-phase clock signals from. 第26図において、第16図と同一符号は同一部分,同一機能を示している。 In Figure 26, the same reference numerals as FIG. 16 shows the same parts, the same function.

第26図で第16図と異なる点は、1305の入力を外部信号13 The difference from Fig. 16 in FIG. 26, the external signal input 1305 13
37とその信号をインバータ回路1325で反転した信号1338 37 a signal 1338 obtained by inverting the signal by the inverter circuit 1325
とで制御されるクロツクドインバータ1334により、1337 The black poke clocked inverter 1334 is controlled by a, 1337
がhighのときは1309、lowのときは1011と選択を行なつている。 There is the time of 1309, low and the selection and the 1011 line summer when high. ただし、クロツクドインバータを用いているためK 1 ,K 2の位相は1011から90゜ずれることになる。 However, black poke K 1 due to the use of the clocked inverter, K 2 phase is from 1011 90 DEG is possible.

すなわち、高速動作をさせて定まつたデユーテイの2相クロツク信号を必要な場合は、デユーテイ50%のクロツク1309からクロツク信号を生成させる。 That is, by the high-speed operation if required a two-phase clock signals of constant Matsuda Deyutei is to generate a clock signal from Deyutei 50% of clock 1309. 一方、テステイングの場合のように低周波数で論理装置の機能診断をするときは、1011から直接2相クロツク信号を生成できる。 Meanwhile, when the function diagnosis of the logical unit at low frequencies, as in the case of Tesuteingu can generate a two-phase clock signals directly from 1011.

以上、本構成では、内部を低周波数で動作させる場合は外部クロツク信号から直接2相クロツクを生成し、逆に内部を高周波数で動作させる場合は外部クロツク信号と同期してデユーテイ50%のクロツクから2相クロツク部信号を生成出来る。 Above, in this configuration, by generating a 2-phase clock directly from the external clock signal when operating the internally at low frequencies, Deyutei 50% in synchronization with the external clock signal when the internal reversed to operate at high frequency clock from can generate a two-phase clock unit signal. 従つて、クロツク生成器内の発振器に対する発振周波数の範囲を限定することが出来る効果がある。 Accordance connexion, there is an effect that it is possible to limit the range of the oscillation frequency with respect to oscillator clock in the generator. また、内部の論理装置の診断時にクロツク信号を止めてDC的な機能試験をすることも出来る。 It is also possible to diagnostic DC functional test stopped clock signal when the internal logical unit. なお、本構成は原クロツク信号と同周波数のノンオーバラツプ2 The present configuration of the original clock signal with the same frequency Non'obaratsupu 2
相クロツク生成の場合について説明したが、第27図及び第28図に示すように、原クロツク信号より高周波のノンオーバラツプ2相クロツク信号生成の場合や、外部クロツク信号が原クロツク信号と異なる場合や、オーバラツプ4相クロツク信号生成の場合についても同様で、原クロツク信号を受けて、原クロツク信号と位相同期し、定められたデユーテイの少なくとも1つのクロツク信号を生成するクロツク生成器について、論理装置を制御するクロツク信号を信号する回路に入力する信号として、クロツク生成器内で生成した信号と外部から入力された信号とを切り換えることにより、前述した効果を得ることが出来る。 The description has been given of the phase clock generator, as shown in Figure 27 and FIG. 28, when the high frequency Non'obaratsupu 2-phase clock signal generator and from the original clock signal, or if the external clock signal is different from the original clock signal, Obaratsupu 4 phase clock the same when the signal generator receives the original clock signal, the original clock signal and phase-locked, the clock generator for generating at least one clock signal Deyutei defined, control logic unit as a signal to be input to the circuit for signal clock signal that, by switching the signal input from the signal and external generated in the clock generator, it is possible to obtain the effect described above.

第33図は第21図の位相比較器1301の一構成例を示すものである。 FIG. 33 illustrates an exemplary configuration of the phase comparator 1301 Figure 21. 3301はインバータ、3302は2入力NAND、3303は4入力NAND、3304は4入力NANDである。 3301 inverter, 3302 the two-input NAND, 3303 is a four-input NAND, 3304 4 input NAND.

第35図(a),第35図(b)は位相比較器1301の動作を示す状態図及び状態遷移図である。 Figure 35 (a), FIG. 35 (b) is a state diagram and a state transition diagram showing the operation of the phase comparator 1301. 1301は8つの状態a, 1301 eight states a,
b,c,d,e,f,g,hよりなる。 b, c, d, e, f, g, consisting of h. 状態を示す8つの円の中に書いた値は、位相比較器1301の出力“P,D"である。 The value written into eight circles indicating the state is the output of the phase comparator 1301 "P, D". また状態の遷移を示す矢印の横に書いた値は、その状態遷移を引き起こす位相比較器1301の入力“1011,1309"である。 The value written next to the arrows indicating the transition state, the input "1011,1309" of the phase comparator 1301 causes the state transition.
この図でわかる様に、位相比較器の出力PがHighとなるのは、状態c,g、また出力DがHighとなるのは、状態e, As seen in this figure, the output P of the phase comparator becomes High is the state c, g, and the output D becomes High, the state e,
h、においてである。 h, is in. すなわち、1301の入力1011,1309の位相関係で、1309が1011より遅れている場合は、1011の立ち上がりから1039の立ち上がるまで出力PはHighとなり、逆に1309が1011より進んでいる場合は、1309の立ち上がりから1011の立ち上がるまで出力DがHighとなる。 That is, the phase relationship between the input of 1301 1011,1309, if 1309 is delayed from 1011, the output P goes High to rise from the leading edge of 1011 of 1039, when a reverse in 1309 is ahead 1011, 1309 output D becomes High from rising until the rising edge of 1011.

第36図は位相比較器1301の動作を示すタイムチヤートである。 Figure 36 is a Taimuchiyato showing the operation of the phase comparator 1301. 第35図(a)及び第35図(b)の説明からわかる様に、出力Pは入力1011が、入力1309に対して位相が進んでいる期間highになる。 As can be seen from the description of FIG. 35 (a) and Figure 35 (b), the output P is the input 1011, the period high the phase is advanced relative to the input 1309. 一方、出力Dは入力1101が、 On the other hand, the output D is input 1101,
入力1309に対して位相が遅れている期間highになる。 Made in the period high that the phase is delayed with respect to the input 1309. 以上が位相比較器1301の動作である。 The above is the operation of the phase comparator 1301.

第37図は第21図のローパスフイルタ1302の一構成例を示す図である。 Figure 37 is a diagram showing an example of the configuration of a low-pass filter 1302 of Figure 21. これは、チヤージポンプと呼ばれる回路で、1301,1302はNMOSトランジスタ、1303は抵抗、1304 This is a circuit called a Chiyajiponpu, 1301 and 1302 NMOS transistor, 1303 resistance, 1304
は静電容量である。 Is an electrostatic capacity.

第38図は、第37図のローパスフィルタの動作を示したタイミングチヤートである。 FIG. 38 is a timing Chiya over preparative showing the operation of the low-pass filter of Figure 37. 入力Pが、highの時には、NM Input P is, when the high is, NM
OS1301がオンし、パルス電流i が流れ、ノード1305の電位は上昇する。 OS1301 is turned on, the pulse current i p flows, the potential of the node 1305 rises. 一方、入力Dが、highの時には、NMOS On the other hand, input D is, when the high is, NMOS
1302がオンし、パルス電流i が流れ、ノード1305の電位は下降する。 1302 is turned on, the pulse current i D flows, the potential of the node 1305 decreases. 1307には、1305の電位が、抵抗1303,容量1304によつて構成されるローパスフイルタによつて平滑された電位が出る。 In 1307, the potential of 1305, resistance 1303, by connexion composed of a low-pass filter by go-between smoothed potential comes into the capacity 1304. 以上説明した様に回路1302は、出力1307の電位から入力Pのパルス幅と入力Dのパルス幅に比例した電位変動をする回路である。 Circuit 1302 as described above is a circuit for the potential change in proportion to the pulse width of the pulse width and the input D of the input P from the potential of the output 1307.

第39図は第21図に於けるVCO1303の一構成例を示したものである。 FIG. 39 illustrates an example of the configuration of the in VCO1303 in FIG. 21. 第39図において、3901はマルチバイブレータ回路、3902はレベルシフト回路、3903はレベル変換回路である。 In the 39 view, the multivibrator circuit 3901, 3902 level shift circuit, 3903 is a level converting circuit.

3901において、コレクタとベースを交差接続したNPNトランジスタ3906,3907は一方がON状態のとき他方がOFF状態のスイツチング動作をし、無安定マルチバイブレータを構成する。 In 3901, the other when one NPN transistor 3906,3907 crossed connecting collector and base is in the ON state and the switching-operation OFF state, constitutes an astable multivibrator. 3906,3907のコレクタ側には電源Vccから電流を供給する抵抗3904,3905が接続されている。 Resistance ports 3904, 3905 for supplying a current from the power source Vcc to the collector side of 3906,3907 are connected. また、 Also,
エミツタ側は、コンデンサ3908によつて相互に接続されており、NMOSトランジスタ3909,3910を介して接地されている。 Emitter side is connected to by go-between each other in the capacitor 3908, and is grounded through the NMOS transistor 3909,3910. 3909,3910のゲートはLPF1302の出力で1303の制御電圧入力である1307に接続しており、1307の電圧値に応じた電流を流すバイアス電流源である。 The gate of 3909,3910 is connected to the 1307 is a control voltage input of the output 1303 of LPF1302, a bias current source for supplying a current corresponding to the voltage value of 1307.

3901では、次の様に動作する。 In 3901, it operates in the following manner. 先ず3906がON状態、3907 First, 3906 is ON state, 3907
がOFF状態にある場合を考える。 But consider the case in the OFF state. 3909,3910の流す電流値をIとすると、抵抗3904には3909,3910両者の電流2Iが流れ、3908には3922から3933へ向かつて3910の流す電流Iが流れる。 When the value of the current flowing the 3909,3910 and I, the resistor 3904 flows both current 2I 3909,3910, current I flows fed by the counter once 3910 from 3922 to 3933 to 3908. 従つて、3920はVccより3904の電圧降下分だけ下がり、逆に3921は3905によりVccにPull−upされる。 Accordance connexion, 3920 is lowered by the voltage drop of 3904 than Vcc, 3921 is Pull-up to Vcc by 3905 in reverse. 3922は3906がON状態のため、3921からバイポーラトランジスタのV BE (バイポーラトランジスタがONするのに必要なベース・エミツタ間の電圧でSiトランジスタの場合一般的には約0.8V)だけ下がつた電位となる。 Since 3922 3906 is ON, down by V BE of the bipolar transistor from 3921 (when typically about 0.8V in Si transistors in the voltage between the base and emitter necessary for the bipolar transistor is ON) is ivy potential to become. 3908 3908
にはIが流れるため、3908の容量をCとすると、3908の両端である3922,3923の電位はI/Cで時間変化する。 Because flows I in, when the capacity of 3908 and C, 3922,3923 potential is across the 3908 time-varying with I / C. そして、3923の電位が3920よりV BEだけ下がつた電位となると、3907がON状態となり3908に流れていた電流Iが3905 When down by V BE from potential 3920 of 3923 is ivy potential, current I 3907 was flowing in 3908 becomes ON state 3905
を介して3907に流れる。 Flowing to the 3907 via the. すると、3921は3905の電圧降下分だけ下がるため、3921,3922間の電圧がV BE以下となるため、3906はOFF状態となる。 Then, 3921 because lowered by a voltage drop of 3905, since the voltage across 3921,3922 becomes less V BE, 3906 it is in an OFF state.

すなわち、3901では2つのトランジスタが交互にスイツチングすることになる。 That is, the two transistors in 3901 is switching-alternately. 第40図に3901の動作波形を示す。 In FIG. 40 shows the operation waveforms of 3901. 3901では3920,3921の差動の信号を得ることが出来る。 In 3901 it is possible to obtain a differential signal of 3920,3921. また、この発振周波数は3909,3910に流す電流値I The current value I flowing the oscillation frequency to 3909,3910
に依存しているため、Iを変化させることにより周波数を変化させることが出来る。 Because it depends on, it is possible to change the frequency by changing the I. しかし、マルチバイブレータの出力振幅は小さいため、内部回路としてCMOSを用いる場合は、マルチバイブレータ出力をCMOSの論理振幅まで増幅する必要がある。 However, since the output amplitude of the multivibrator is small, the case of using a CMOS as an internal circuit, it is necessary to amplify the multivibrator output to a logic amplitude in CMOS.

3903はそのレベル変換回路であり、3902は3901と3903をつなぐレベルシフト回路である。 3903 is the level conversion circuit, 3902 is a level shift circuit for connecting the 3901 and 3903.

3902において、NPNトランジスタ3911,3912と抵抗3913,3 In 3902, resistance to the NPN transistor 3911,3912 3913,3
914の直列回路は、3911,3912のベースに入力された3901 Series circuit of 914, was input to the base of 3911,3912 3901
の差動出力3920,3921をV BEだけ下げて3925,3924に出力している。 The differential output 3920,3921 are output in 3925,3924 down only V BE.

3903では、3902の出力3924,3925をゲートに接続したPMO In 3903, PMO, which was connected to the output 3924,3925 of 3902 to the gate
Sトランジスタ3916,3918をNMOSトランジスタ3917,3919 The S transistor 3916,3918 NMOS transistor 3917,3919
の直列回路において、3917,3919のゲートを3916と3917 In the series circuit, the gate of 3917,3919 3916 and 3917
の接続点に共通接続している。 It is commonly connected to the connection point. すなわち、3916の電流が大きいと、3917の電圧降下も大きくなり3919のインピーダンスは小さくなる。 That is, when the current of 3916 is large, the impedance of the voltage drop is also increased 3919 of 3917 is reduced. この場合3918の電流は小さいため、1322はLowとなる。 The current in this case 3918 is small, 1322 becomes Low. 逆に、3916の電流が小さいと、3 Conversely, when the current of 3916 is small, 3
917の電圧降下も小さくなり3919のインピーダンスは大きくなる。 Impedance of the voltage drop is also reduced 3919 917 increases. この場合は3918の電流は大きく、1322はHigh In this case, a current of 3918 greatly, 1322 High
となる。 To become. すなわち、3903はPush−Pullで動作するため、 That is, since 3903 to operate in Push-Pull,
出力である1322の振幅は大きくなる。 The amplitude of an output 1322 increases.

以上、本構成例では、CMOSレベルの出力をもつVCOを実現することが出来る。 Above, in this configuration example, it is possible to realize a VCO with a CMOS level output.

第31図に、第1図論理装置102の他の構成例について示す。 In FIG. 31 shows another configuration example of Figure 1 logic device 102. 3100〜3103は論理装置を構成する4つのサブ論理装置である。 3100-3103 is the four sub-logic devices constituting a logic device. 3104〜3106は、サブ論理装置間のインタフエースである。 3104-3106 is an in-tough ace between the sub-logical unit. 各サブ論理装置は、クロツク111に同期して動作する。 Each sub-logic unit operates in synchronization with the clock 111.

第32図は、サブ論理装置3100の構成を示した図である。 Figure 32 is a diagram showing a configuration of a sub logical unit 3100.
3201は、クロツク生成器、3202は、論理装置、3203は、 3201, clock generator, 3202, logic devices, 3203,
インタフエース回路である。 An in-tough ace circuit. また3211は論理装置3202を制御するクロツクである。 The 3211 is a clock that controls the logical device 3202. すなわち、サブ論理装置3100 That is, the sub logical unit 3100
は、情報処理部1002と同じ構成になつている。 Is summer in the same configuration as the information processing unit 1002. このような階層構成とすることにより、情報処理部を同期する原クロツク信号1011として例えば1MHzを用い、サブ論理装置を同期するクロツク信号111として例えば、10MHzを用い、サブクロツク内の論理装置3202を、制御するクロツク信号として例えば100MHzを用いるというように、徐々にクロツク周波数をあげておくことができる。 With such a hierarchical structure, using the original clock signal 1011 and to for example 1MHz synchronizing information processing portion, for example, the clock signal 111 to synchronize the sub logical unit, using a 10 MHz, a logic device 3202 in Sabukurotsuku, and so it used as a control to clock signal, for example 100 MHz, can be stored gradually increase the clock frequency. この階層構成により、大規模な、情報処理装置においても、情報処理装置全体に分配されるクロツクを低周波に保ちながら、マシンサイクルを短縮することが可能となる。 This hierarchical structure, a large, even in the information processing apparatus, while keeping the clock to be distributed throughout the information processing apparatus to a low frequency, it is possible to shorten the machine cycle.

〔発明の効果〕 〔Effect of the invention〕

本発明によれば、情報処理装置を構成する各情報処理部の内面に、原クロツク信号Kと位相同期した少なくとも1つのクロツク信号K 1を生成するクロツク生成手段を有しているので、情報処理部間の同期をとることができる。 According to the present invention, the inner surface of the information processing unit constituting the information processing apparatus, since it has a clock generating means for generating at least one clock signal K 1 is synchronized original clock signal K and phase information it can be synchronized between parts.

また、本発明によれば、上記クロツク生成手段は、あらかじめ定められたデユーテイのクロツク信号K 1を生成するので、デユーテイの正確なクロツク信号を生成することができる。 Further, according to the present invention, the clock generating means, because it produces a clock signal K 1 of Deyutei predetermined, it is possible to generate accurate clock signals Deyutei. また、生成したクロツクを、各々の情報処理部内のみに分配すればよいため、クロツクスキユー小,デユーテイのずれ小のクロツク信号K 1を論理装置内に分配できる。 Further, the generated clock, since it is sufficient distribution in only the respective information processing unit, can dispense Kurotsukusukiyu small, a clock signal K 1 of deviation small in Deyutei in the logical device.

また、本発明によれば、情報処理部外部からの低周波原クロツク信号と、情報処理部内部の高周波クロツク信号を同期することができるので、情報処理装置のマシンサイクルを高めながら、情報処理部外部からの原クロツク信号を低周波に保つことができる。 Further, according to the present invention, a low-frequency source clock signal from the information processing unit outside, it is possible to synchronize the high frequency clock signal of the internal information processing unit, while increasing the machine cycle of the information processing apparatus, an information processing unit it is possible to maintain the original clock signal from the outside to the low frequency.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の1実施例の情報処理部のブロツク図、 Block diagram of an information processing unit of the first embodiment of Figure 1 the present invention,
第2図,第3図は従来例を示すブロツク図、第4図から第6図は、従来例を説明するタイミングチヤート、第7 Figure 2, Figure 3 is block diagram showing a conventional example, Fig. 6 from Fig. 4, the timing Chiya over preparative explaining a conventional example, the seventh
図,第8図は従来例を示すブロツク図、第9図は従来例を説明するタイミングチヤート、第10図,第11図は本発明の1実施例の全体ブロツク図、第12図は本発明の1実施例の論理装置を説明する図、第13図は第12図の動作を説明するタイミングチヤート、第14図,第15図は本発明の1実施例のクロツク生成器の動作を説明するタイミングチヤート、第16図から第28図は本発明の1実施例のクロツク生成器を説明するブロツク図、及び、タイミングチヤート、第29図,第30図は本発明の1実施例の情報処理部間のインタフエースを説明する図、第31図から第40 FIG, FIG. 8 is block diagram showing a conventional example, the timing Chiya over preparative Figure 9 is for explaining a conventional example, FIG. 10, FIG. 11 is a whole block diagram of one embodiment of the present invention, FIG. 12 the present invention diagram illustrating one embodiment of a logic device, FIG. 13 illustrates the operation of Figure 12 illustrating timing Chiya over preparative operation, FIG. 14, clock generator of one embodiment of FIG. 15 the present invention timing Chiya over preparative, block diagram FIG. 28 from FIG. 16 for explaining the clock generator of one embodiment of the present invention, and a timing Chiya over preparative, Figure 29, the information processing unit of the first embodiment of FIG. 30 the present invention diagram for explaining the in tough ace between 40th from FIG. 31
図は本発明の実施例の一構成例を示す図である。 Figure is a diagram showing an example of the configuration of the embodiment of the present invention. 1001……原クロツク発振器、1011……原クロツク信号、 1001 ...... original clock oscillator, 1011 ...... original clock signal,
1002,1003……情報処理部、1012……インタフエース信号、101……クロツク生成器、102……論理装置、103… 1002, 1003 ...... information processing unit, 1012 ...... in tough Ace signals, 101 ...... clock generator, 102 ...... logic unit, 103 ...
…インタフエース回路。 ... In tough Ace circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前島 英雄 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 田中 成弥 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 坂東 忠秋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 中塚 康弘 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 加藤 和男 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭52−66346(JP,A) 特開 昭59−3676(JP,A) 特開 昭62−27813(JP,A) 特開 昭58−151622(JP,A) 実開 昭61−109236(JP,U) 特開 昭62−70924(JP,A) 特 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hideo Maejima Hitachi City, Ibaraki Prefecture Kuji-cho, 4026 address, Inc. Date falling Works Hitachi the laboratory (72) inventor Tanaka NaruWataru Hitachi City, Ibaraki Prefecture Kuji-cho, 4026 address, Inc. Date falling Works Hitachi the laboratory (72) inventor Tadaaki Bando Hitachi City, Ibaraki Prefecture Kuji-cho, 4026 address, Inc. Date falling Works Hitachi the laboratory (72) inventor Yasuhiro Nakatsuka Hitachi City, Ibaraki Prefecture Kuji-cho, 4026 address, Inc. Date falling Works Hitachi within the Institute (72) inventor Kazuo Kato Hitachi City, Ibaraki Prefecture Kuji-cho, 4026 address, Inc. Date falling Works Hitachi the laboratory (56) reference Patent Sho 52-66346 (JP, a) JP Akira 59-3676 (JP, a) Patent Akira 62-27813 (JP, A) JP Akira 58-151622 (JP, A) JitsuHiraku Akira 61-109236 (JP, U) JP Akira 62-70924 (JP, A) JP 昭49−29042(JP,A) 特開 昭55−52653(JP,A) 特開 昭54−35666(JP,A) 特開 昭60−211666(JP,A) Akira 49-29042 (JP, A) JP Akira 55-52653 (JP, A) JP Akira 54-35666 (JP, A) JP Akira 60-211666 (JP, A)

Claims (18)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】第1のクロック周波数を持つ第1のクロック信号に基づいて他の少なくとも1つの情報処理装置と同期して動作し、上記他の少なくとも1つの情報処理装置との間で情報の入出力を同期して行ない、上記第1のクロック信号から第2のクロック信号を発生する少なくとも1つのクロック発生部と上記第2のクロック信号に基づいて情報を処理する少なくとも1つの情報処理部と有し、1つの半導体基板上に形成された情報処理装置であって、 上記クロック発生部は、 (1)上記第1のクロック信号と第2のクロック信号とを入力し、上記第1と第2のクロック信号のそれぞれの位相差を表す信号を生成する位相比較器と、 (2)上記位相比較器によって生成される信号によって決定される電圧信号を生成するローパスフィルタ 1. A operates in synchronization with at least one other information processing apparatus based on a first clock signal having a first clock frequency, of the information between said at least one other information processing apparatus performed in synchronization with input and output, and at least one information processing unit for processing information based on at least one clock generator and the second clock signal for generating a second clock signal from said first clock signal It has an information processing apparatus formed on a single semiconductor substrate, the clock generating unit (1) inputs the said first clock signal and the second clock signal, the first and low-pass filter for generating a phase comparator for generating a signal representing the respective phase difference between two clock signals, a voltage signal determined by the signal generated by (2) the phase comparator 、 (3)上記ローパスフィルタによって生成される電圧信号によって制御され、上記第1の周波数の整数倍の周波数を持つ第3のクロック信号を生成する電圧制御発振器と、 (4)上記電圧制御発振器に接続され、上記第3のクロック信号の周波数によって決定されるデューティとなるように上記第3のクロック信号の周波数を分周し、上記第1のクロック信号と実質的に同じ周波数で、上記情報処理部の動作に必要な上記第2のクロック信号を生成する分周器部と、 (5)上記分周器部と上記位相比較器との間に接続され、上記第2のクロック信号を上記位相比較器へ供給するフィードバックパスとを有し、 上記情報処理部は、上記分周器部から出力される第2のクロック信号の立上りから立下がりのタイミングまたは立下がりから立 , (3) it is controlled by the voltage signal generated by the low-pass filter, a voltage controlled oscillator for generating a third clock signal having the integral multiple of the frequency of the first frequency, in (4) above a voltage-controlled oscillator are connected, in the third divides the frequency of the third clock signal such that the duty determined by the frequency of the clock signal, the first clock signal substantially the same frequency, the information processing a frequency divider unit for generating the second clock signal necessary for the operation of the parts, (5) connected between said frequency divider portion and the phase comparator, said second clock signal to the phase and a feedback path supplied to the comparator, the information processing section standing from the second from the rising edge of the clock signal of the falling timing or falling output from the divider section りまでのタイミングに応じて動作する回路を少なくとも1つ有することを特徴とする情報処理装置。 The information processing apparatus characterized by having at least one circuit operating in response to the timing of Rimade.
  2. 【請求項2】特許請求の範囲第1項において、 上記情報処理部は上記クロック発生部の上記分周器部から出力される第2のクロック信号に基づいて上記情報処理部からの出力信号又は上記情報処理部への入力信号を上記他の少なくとも1つの情報処理装置との間で入出力処理するインターフェース部を有することを特徴とする情報処理装置。 2. A range first term of the claims, the output signal from the information processing unit is the processing unit on the basis of the second clock signal output from the frequency divider of the clock generator or the information processing apparatus according to claim the input signal to the information processing unit having an interface unit for input and output processing to and from the other of the at least one information processing apparatus.
  3. 【請求項3】特許請求の範囲第1項又は第2項において、 上記情報処理装置は上記第1のクロック信号を発信するクロック発振部を有することを特徴とする情報処理装置。 3. A Patent paragraph 1 or claim 2, the information processing apparatus the information processing apparatus characterized by having a clock oscillation unit for transmitting the first clock signal.
  4. 【請求項4】特許請求の範囲第1項、第2項又は第3項において、 上記分周器部は、上記第2のクロック信号が上記第2のクロック信号の立上りエッジと立ち下がりエッジのそれぞれと上記第3のクロック信号の主要なエッジとの位相が同期している所定のデューティを持つように分周することを特徴とする情報処理装置。 4. The claims first term of the second term or third term, the frequency divider section, the second clock signal is a rising edge and a falling edge of the second clock signal the information processing apparatus phases of the major edges of each and the third clock signal and wherein the dividing so as to have a predetermined duty that are synchronized.
  5. 【請求項5】特許請求の範囲第1項、第2項、第3項又は第4項において 上記分周器部は少なくとも2つの分周器からなり、上記電圧制御発振器に接続され、上記第3のクロック信号の周波数によって決定されるデューティとなるように上記第3のクロック信号の周波数を分周し、第4のクロック信号を生成する第1の分周器と、上記第1の分周器からの上記第4のクロック信号または上記第1の分周器に直列に接続された他の分周器からの他のクロック信号の周波数を分周し、上記第1のクロック信号と実質的に同じ周波数の上記第2のクロック信号を生成する第2の分周器とを含んで構成されることを特徴とする情報処理装置。 5. The claims first term of the second term, the frequency divider section in the third term or the fourth term comprises at least two dividers, connected to said voltage controlled oscillator, said first 3 divides the frequency of the third clock signal such that the duty is determined by the frequency of the clock signal, a first frequency divider for generating a fourth clock signal, the first divider the fourth clock signal or the frequency of the other clock signals from the other divider connected in series to the first frequency divider from vessel divides, said first clock signal substantially the information processing apparatus characterized by the being configured to include a second frequency divider for generating the second clock signal of the same frequency.
  6. 【請求項6】特許請求の範囲第1項、第2項、第3項、 6. The claims first term of the second term, the third term,
    第4項又は第5項において、 上記電圧制御発信器によって所定の整数値分に逓倍された上記第3のクロック信号は、上記分周器部が有する全ての上記分周器によって上記所定の整数値分に分周された上記第2のクロック信号が上記位相比較器に入力されることを特徴とする情報処理装置。 The in 4 or paragraph 5 wherein, the multiplied the third clock signal to a predetermined integer value fraction by said voltage controlled oscillator, said predetermined integer by all the frequency divider the frequency divider section has the information processing apparatus is divided into numerical fraction the second clock signal and wherein the input to the phase comparator.
  7. 【請求項7】特許請求の範囲第1項、第2項、第3項、 7. Claims first term of the second term, the third term,
    第4項、第5項又は第6項において、 上記情報処理部は上記第2のクロック信号または上記第4のクロック信号または上記他のクロック信号によって処理を行なうゲート回路を含むことを特徴とする情報処理装置。 Section 4, in the fifth paragraph and paragraph 6, the information processing unit is characterized in that it comprises a gate circuit for performing processing by the second clock signal or the fourth clock signal or said other clock signal the information processing apparatus.
  8. 【請求項8】特許請求の範囲第1項、第2項、第3項、 8. Claims first term of the second term, the third term,
    第4項、第5項、第6項又は第7項において、 上記情報処理装置はマイクロコンピュータであることを特徴とする情報処理装置。 Fourth term, the fifth term in paragraph 6 or paragraph 7, the information processing apparatus, wherein said information processing apparatus is a microcomputer.
  9. 【請求項9】特許請求の範囲第1項、第2項、第3項、 9. Claims first term of the second term, the third term,
    第4項、第5項、第6項又は第7項において、 上記情報処理装置はプロセッサであることを特徴とする情報処理装置。 Fourth term, the fifth term in paragraph 6 or paragraph 7, the information processing apparatus, wherein said information processing apparatus is a processor.
  10. 【請求項10】特許請求の範囲第1項、第2項、第3 10. Claims first term of the second term, the third
    項、第4項、第5項、第6項、第7項、第8項又は第9 Section, paragraph 4, 5, 6, Section 7, Section 8 or 9
    項において、 上記第2のクロック信号または上記第4のクロック信号または上記他のクロック信号を入力し位相の異なる複数のクロック信号を生成する多相クロック生成器を有し、 In terms has a multi-phase clock generator for generating a plurality of different clock signals the second clock signal or the fourth clock signal or inputs the other clock signal phase,
    上記複数のクロック信号に基づいてデータを処理する少なくとも1つの情報処理部とを有することを特徴とする情報処理装置。 The information processing apparatus characterized by having at least one information processing unit for processing the data based on the plurality of clock signals.
  11. 【請求項11】特許請求の範囲第10項において、 上記情報処理部は、上記複数のクロック信号の立上りエッジに基づいてデータを処理することを特徴とする情報処理装置。 11. The claims Sections 10, the information processing unit, an information processing apparatus characterized by processing the data based on the rising edge of the plurality of clock signals.
  12. 【請求項12】特許請求の範囲第10項において、 上記情報処理部は、上記複数のクロック信号の立下りエッジに基づいてデータを処理することを特徴とする情報処理装置。 12. The claims Sections 10, the information processing unit, an information processing apparatus characterized by processing the data based on the falling edge of said plurality of clock signals.
  13. 【請求項13】特許請求の範囲第10項、第11項又は第12 13. The claims Sections 10, Section 11 or 12
    項において、 上記多相クロック生成器は、上記クロック発生部内又は上記クロック発生部と上記情報処理部との間又は上記情報処理部内に有することを特徴とする情報処理装置。 In section the multi-phase clock generator, the information processing apparatus characterized by having between or in the information processing unit of the clock generating unit or the clock generator and the information processing unit.
  14. 【請求項14】特許請求の範囲第10項、第11項、第12項又は第13項において、 上記多相クロック生成器によって、上記第1のクロック信号に位相が同期し、周波数が等しい所定のデューティを有する複数のクロック信号を生成することを特徴とする情報処理装置。 14. Claims Sections 10, Section 11, Chapter in 12 or paragraph 13, wherein, by said multiphase clock generator, synchronized the phase to the first clock signal is the same, predetermined frequency is equal to the information processing apparatus characterized by generating a plurality of clock signals having duty.
  15. 【請求項15】特許請求の範囲第10項、第11項、第12 15. The claims Sections 10, Section 11, Chapter 12
    項、第13項又は第14項において、 上記多相クロック生成器によって、上記第1のクロック信号に位相が同期し、周波数が異なる所定のデューティを有する複数のクロック信号を生成することを特徴とする情報処理装置。 Claim, in paragraph 13 or paragraph 14, by the multiphase clock generator, and characterized in that the phase to the first clock signal is synchronized to generate a plurality of clock signals having a predetermined duty of different frequencies an information processing apparatus that.
  16. 【請求項16】特許請求の範囲第10項、第11項、第12 16. Claims Sections 10, Section 11, Chapter 12
    項、第13項、第14項又は第15項において、 上記多相クロック生成器は、上記第3のクロック信号によってタイミング制御し、上記第2のクロック信号または上記第4のクロック信号または上記他のクロック信号を用いてそれぞれの位相の異なる複数のクロック信号を生成することを特徴とする情報処理装置。 Section, 13, in paragraph 14 or paragraph 15, the multiphase clock generator, and timing controlled by the third clock signal, the second clock signal or the fourth clock signal or said other the information processing apparatus characterized by generating a plurality of clock signals having different respective phases using the clock signal.
  17. 【請求項17】特許請求の範囲第10項、第11項、第12 17. The claims Sections 10, Section 11, Chapter 12
    項、第13項、第14項、第15項又は第16項において、 上記複数のクロック信号は2つのクロック信号であって、それらは互いにオーバーラップしないクロック信号であることを特徴とする情報処理装置。 Section, Section 13, Section 14, information processing in Section 15 or paragraph 16, the plurality of clock signals is a two clock signals, characterized in that they are clock signals which do not overlap each other apparatus.
  18. 【請求項18】特許請求の範囲第10項、第11項、第12 18. The claims Sections 10, Section 11, Chapter 12
    項、第13項、第14項、第15項又は第16項において、 上記複数のクロック信号は、それらは互いに所定の時間差分オーバーラップするクロック信号であることを特徴とする情報処理装置。 Section, 13, paragraph 14, in Section 15 or paragraph 16, the plurality of clock signals to an information processing apparatus, characterized in that they are clock signals for differential overlapping predetermined time.
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