JPH0691562B2 - Code error correction device - Google Patents
Code error correction deviceInfo
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- JPH0691562B2 JPH0691562B2 JP60184015A JP18401585A JPH0691562B2 JP H0691562 B2 JPH0691562 B2 JP H0691562B2 JP 60184015 A JP60184015 A JP 60184015A JP 18401585 A JP18401585 A JP 18401585A JP H0691562 B2 JPH0691562 B2 JP H0691562B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、符号誤り訂正装置に関し、特にデジタル無線
回路のSTEPPED−QAM方式のLee距離に基づく符号誤り訂
正装置に関する。Description: TECHNICAL FIELD The present invention relates to a code error correction device, and more particularly to a code error correction device based on Lee distance of the STEPPED-QAM system of a digital radio circuit.
従来、この種のSTEPPED−QAM方式のLee距離に基づく符
号誤り訂正装置は、2n×2n個の符号を伝送する為に2
(n+1)×2(n+1)個の符号を想定して符号誤り訂正用演算
を行っていた。Conventionally, a code error correction device based on the Lee distance of this type of STEPPED-QAM system requires 2 n × 2 n codes for transmission.
The calculation for code error correction was performed assuming (n + 1) × 2 (n + 1) codes.
上述した従来の符号誤り訂正装置は、実際に存在する符
号点の４倍を想定する為、誤り訂正用演算回路の規模が
大きくなること、および冗長ビットを伝送する為のタイ
ムスロット数が大きくなるという欠点を有していた。Since the above-mentioned conventional code error correction device assumes four times the number of code points that actually exist, the scale of the error correction arithmetic circuit increases and the number of time slots for transmitting redundant bits increases. It had a drawback.
本発明は、STEPPED−QAM方式の符号誤り訂正装置におい
て、 送信側ではSQUARE−QAM用信号からSTEPPED−QAM用信号
に変換する符号変換器と、Lee距離に基づき符号誤り訂
正用冗長ビットを形成するSQUARE−QAM用の符号誤り訂
正演算回路と、前記STEPPED−QAM用信号と前記符号誤り
訂正用冗長ビットを多重化する多重化回路と、前記多重
化回路の出力を変調するSTEPPED−QAM用の変調器とを含
み、 受信側では、STEPPED−QAM用の復調器と、Lee距離に基
づき符号誤り訂正信号を形成するSQUARE−QAM用の符号
誤り訂正演算回路と、前記符号誤り訂正信号によりSTEP
PED−QAM受信信号の符号誤りを訂正する符号誤り訂正回
路と、前記符号誤り訂正回路の出力であるSTEPPED−QAM
用信号をSQUARE−QAM用信号に変換する符号変換器とを
含む、 ことを特徴としている。The present invention, in the code error correction device of the STEPPED-QAM system, on the transmission side, a code converter for converting a SQUARE-QAM signal to a STEPPED-QAM signal, and forming a code error correction redundant bit based on the Lee distance. SQUARE-QAM code error correction operation circuit, a multiplexing circuit that multiplexes the signal for STEPPED-QAM and the code error correction redundant bit, and a modulation for STEPPED-QAM that modulates the output of the multiplexing circuit On the receiving side, a demodulator for STEPPED-QAM, a code error correction arithmetic circuit for SQUARE-QAM that forms a code error correction signal based on the Lee distance, and a STEP by the code error correction signal.
PED-QAM A code error correction circuit for correcting a code error of a received signal, and a STEPPED-QAM output from the code error correction circuit.
And a code converter for converting the signal for SQUARE-QAM into a signal for SQUARE-QAM.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
ここでは説明の便宜上、256QAM信号の各々４つの隅の６
個の符号点を各々４つの辺に１列に配置する場合のSTEP
PED−QAM方式の例について説明するが、より多値の場
合、２列またはそれ以上に配置する場合についても、本
発明の実施例を構成することができることは勿論であ
る。Here, for convenience of explanation, 6 in each of the four corners of the 256QAM signal is used.
STEP when arranging 4 code points in 4 columns
Although an example of the PED-QAM system will be described, it is needless to say that the embodiment of the present invention can be configured even in the case of more values, and in the case of arranging in two columns or more.
第１図は本発明の一実施例における送信側の構成を示す
ブロック図である。送信側は第１および第２の信号入力
端子10,11にそれぞれ入力される４列の２値信号であるS
QUARE−QAM用信号20,21からSTEPPED−QAM用信号30,31に
変換する符号変換器10と、符号変換器100の２系列の４
列の２値信号30,31から２系列の符号誤り訂正用冗長ビ
ット40,41を出力する２系列のSQUARE−QAM用の符号誤り
訂正演算回路110,111と、符号変換器100の２系列の４列
２値信号30,31と、符号変換器100から出力され、位相面
上の16×16の正方形から外側の信号であることを示す２
系列の正方形外信号50,51と、前記符号誤り訂正演算回
路110,111からの出力である符号誤り訂正用冗長ビット4
0,41とを多重化する２系列の多重化回路120,121と、２
系列の多重化回路120,121の出力信号60,61を入力とし変
調波70を出力端子71に出力するSTEPPED−QAM用変調器13
0とから構成される。FIG. 1 is a block diagram showing the configuration of the transmitting side in one embodiment of the present invention. The transmitting side is a four-column binary signal input to the first and second signal input terminals 10 and 11, respectively.
A code converter 10 for converting the QUARE-QAM signals 20 and 21 into the STEPPED-QAM signals 30 and 31, and a code converter 100 having two sequences of 4
Two-series SQUARE-QAM code-error-correction operation circuits 110 and 111 for outputting two-series code error-correction redundant bits 40 and 41 from two-column binary signals 30 and 31, and two-series four-row code converter 100 Binary signals 30 and 31 and the signal output from the code converter 100, indicating that the signal is outside the 16 × 16 square on the phase plane 2
Series out-of-square signals 50, 51 and code error correction redundant bits 4 output from the code error correction arithmetic circuits 110, 111
2 series multiplexing circuits 120, 121 for multiplexing 0, 41 and 2
STEPPED-QAM modulator 13 that receives the output signals 60 and 61 of the series multiplexing circuits 120 and 121 and outputs the modulated wave 70 to the output terminal 71
It consists of 0 and.
第２図は、受信側の構成を示すブロック図である。受信
側は、入力端子200の変調波70を入力とし、STEPPED−QA
Mの変調波から２系列の４列２値信号30,31と位相面上の
16×16の正方形から外側であることを示す２系列の正方
形外信号50,51とを出力するSTEPPED−QAM用の復調器300
と、復調器300の２系列の４列２値信号30,31を入力と
し、符号誤りのタイミングと、プラスまたはマイナスに
いくら誤ったかを示す第１および第２の符号誤り訂正信
号230,231を出力するSQUARE−QAM用の符号誤り訂正演算
回路310,311と、２系列の４列２値信号30,31と、正方形
外信号50,51と、符号誤り訂正信号230,231とを入力とし
符号誤りを訂正する２系列の符号誤り訂正回路320,321
と、これら符号誤り訂正回路の出力である２系列の４列
２値信号240,241と２系列の正方形外信号250,251を入力
とし、STEPPED−QAM用信号からSQUARE−QAM用信号に変
換し、２系列の４列２値信号260,261を第１および第２
の信号出力端子270,271に出力する符号変換器330とから
構成される。FIG. 2 is a block diagram showing the configuration of the receiving side. On the receiving side, the modulated wave 70 from the input terminal 200 is input, and the STEPPED-QA
From the modulated wave of M, two sequences of four-row binary signals 30, 31 and on the phase plane
Demodulator 300 for STEPPED-QAM that outputs two series of non-square signals 50 and 51 that indicate outside from a 16 × 16 square
And four series binary signals 30 and 31 of two series of the demodulator 300 are input, and the first and second code error correction signals 230 and 231 indicating the timing of the code error and how much the code error is plus or minus are output. SQUARE-QAM code error correction arithmetic circuits 310 and 311, two series of four-column binary signals 30 and 31, two outside square signals 50 and 51, and code error correction signals 230 and 231 are input to correct the code error. Code error correction circuit 320, 321
And the two-sequence four-column binary signals 240, 241 and the two-sequence outside square signals 250, 251 which are the outputs of these code error correction circuits are input, and the STEPPED-QAM signal is converted into the SQUARE-QAM signal, and the two-sequence 4 column binary signals 260, 261 for first and second
And a code converter 330 that outputs the signal to the signal output terminals 270 and 271.
次に本実施例の動作を第３図を参照しながら説明する。Next, the operation of this embodiment will be described with reference to FIG.
第３図（ａ）は、送信側において第１および第２の信号
入力端子10,11から符号変換器100に入力される２系列の
２値信号20,21を10進表示し、変調波の位相面上に配置
した状態を示す。符号変換器100は第３図（ａ）の信号
配置を第３図（ｂ）に示すような信号配置に変換する。
すなわち、第３図（ａ）の破線A1,A2で囲まれた符号点
は、各々第３図（ｂ）の破線A1,A2で囲まれた符号点に
移動させる。破線B1,B2,C1,C2,D1,D2で囲まれた符号点
についても同様である。また、破線A1,A2,B1,B2,C1,C2,
D1,D2のいずれにも囲まれていない符号点の位置は、変
更されない。つまり第３図（ａ）に示される４隅の各６
個の符号点を４辺の16×16の外側にそれぞれ配置し、４
列２値信号30,31としては０および15の外側に各々15お
よび０を付加し、さらに16×16の外側であることを示す
正方形外信号50,51を１として付加する。この様にする
ことにより、２系列の４列２値に着目するとすべての相
隣り合う符号点は距離１または２である。このことはLe
e距離の定義から明らかである。すなわち、格子方向に
隣接する符号点間の距離は１であり、対角方向に隣接す
る符号点間の距離は２である。FIG. 3 (a) shows, in decimal notation, two series of binary signals 20 and 21 input to the code converter 100 from the first and second signal input terminals 10 and 11 on the transmission side. The state of being arranged on the phase plane is shown. The code converter 100 converts the signal arrangement shown in FIG. 3 (a) into the signal arrangement shown in FIG. 3 (b).
That is, the code points surrounded by broken lines A1 and A2 in FIG. 3A are moved to the code points surrounded by broken lines A1 and A2 in FIG. 3B, respectively. The same applies to code points surrounded by broken lines B1, B2, C1, C2, D1 and D2. Also, broken lines A1, A2, B1, B2, C1, C2,
The positions of code points that are not surrounded by either D1 or D2 are not changed. That is, each 6 at each of the four corners shown in FIG.
4 code points are placed on the outside of 16 × 16 on four sides, and
As the column binary signals 30 and 31, 15 and 0 are added to the outsides of 0 and 15, respectively, and the outside square signals 50 and 51 indicating the outside of 16 × 16 are added as 1. By doing so, when paying attention to two sequences of four columns and two values, all adjacent code points have a distance of 1 or 2. This is Le
It is clear from the definition of e-distance. That is, the distance between code points adjacent in the lattice direction is 1, and the distance between code points adjacent in the diagonal direction is 2.
送信側ではこの２系列の４列２値信号30,31をSQUARE−Q
AM用の符号誤り訂正演算回路110,111に入力し符号誤り
訂正用の演算を行い、２系列の符号誤り訂正用冗長ビッ
ト40,41を形成する。符号誤り訂正演算回路110は、入力
された４列２値信号30を、ｍ個毎に区切り、ｍ個の４ビ
ット信号列a0，a2，…am-1（a0，a1，…，am-1＝０〜1
5）を係数とした（ｍ−１次の）多項式 ｆ（ｘ）＝a0xm-1＋a1xm-2＋…＋am-1を生成し、多項式
ｆ（ｘ）・xrをｒ次の生成多項式ｇ（ｘ）で割算しその
余りｈ′（ｘ）（（ｒ−１）次の多項式で表わされ
る。）を求める。なお、この割算において、係数演算は
24＝16を法として行なわれる。そしてｈ′（ｘ）の係数
をすべて２の補数に変換した多項式ｈ（ｘ）の各係数に
相当するｒ個の16値符号誤り訂正用冗長ビット列を出力
する。On the transmitting side, this two-sequence four-column binary signal 30, 31 is SQUARE-Q
The code error correction arithmetic circuits 110 and 111 for AM are input and arithmetic operations for code error correction are performed to form two series of redundant bits 40 and 41 for code error correction. The code error correction arithmetic circuit 110 divides the input 4-column binary signal 30 into m-pieces, and m pieces of 4-bit signal strings a 0 , a 2 , ... Am-1 (a 0 , a 1 , …, A m-1 = 0 to 1
(M-1 order) polynomial f (x) = a 0 x m-1 + a 1 x m-2 + ... + a m-1 is generated, and the polynomial f (x) · x r is The remainder is divided by the generator polynomial g (x) of degree r to obtain the remainder h '(x) (represented by a polynomial of degree (r-1)). In this division, the coefficient calculation is
It is done modulo 2 4 = 16. Then, r 16-value code error correction redundant bit strings corresponding to the respective coefficients of the polynomial h (x) obtained by converting all the coefficients of h '(x) into a two's complement are output.
換言すれば、本実施例で用いられている誤り訂正符号化
方式は、多項式ｆ（ｘ）で表わされる長さｍの4bit情報
列に対し、多項式ｆ（ｘ）・xr＋ｈ（ｘ）で現わされる
長さ（ｍ＋ｒ）の４ビット情報列を出力するものであ
る。この実施例では、ｆ（ｘ）・xrに相当する４ビット
情報列（信号線30）は、符号変換器100から、多重化回
路120与えられているので、本実施例の符号誤り訂正演
算回路110は、多項式ｈ（ｘ）に相当する４ビット情報
列のみを符号誤り訂正用冗長ビットとして多重化回路12
0に出力する。誤り訂正演算回路111の動作も同様であ
る。符号変換器100の４列２値信号30,31および正方形外
信号50,51と符号誤り訂正用冗長ビット40,41とは、それ
ぞれ多重化回路120,121に入力されて多重化され、信号6
0,61として、STEPPED−QAM用の変調器130に入力され
る。この多重化回路120での多重化の態様は第４図に示
すとおりである。第４図において、区間Ａは多重化回路
120が、信号50（正方形外信号）と信号30とを出力する
期間である。区間Ｂは、多重化回路50が信号40（符号誤
り訂正演算回路110出力）を出力する区間である。な
お、この区間Ｂにおいては、最上位ビットは０に固定さ
れている。この動作は多重化回路121についても同様で
ある。変調器130では、変調波70を出力端子71に出力
し、受信側に伝送する。区間Ａでは、変調器130には、
信号50,51,30,31が供給されるので、変調波出力は、第
３図（ｂ）に示したステップQAM配置となる。また区間
Ｂでは変調器130には、信号40,41が供給されている。こ
の信号40,41の配置は第３図（ａ）に示したスクエアQAM
となっているので、区間Ｂでは変調波はスクエアQAMと
なる。In other words, the error correction coding method used in the present embodiment uses the polynomial f (x) · x r + h (x) for the 4-bit information string of length m represented by the polynomial f (x). It outputs a 4-bit information string of the length (m + r) that appears. In this embodiment, since the 4-bit information sequence (signal line 30) corresponding to f (x) · x r is given from the code converter 100 to the multiplexing circuit 120, the code error correction operation of this embodiment is performed. The circuit 110 uses the 4-bit information sequence corresponding to the polynomial h (x) as the redundant bit for code error correction to the multiplexing circuit 12.
Output to 0. The operation of the error correction calculation circuit 111 is similar. The four-column binary signals 30, 31 and the non-square signals 50, 51 and the code error correction redundant bits 40, 41 of the code converter 100 are input to the multiplexing circuits 120, 121 and multiplexed, respectively, and the signal 6
0 and 61 are input to the STEPPED-QAM modulator 130. The mode of multiplexing in this multiplexing circuit 120 is as shown in FIG. In FIG. 4, section A is a multiplexing circuit.
120 is a period during which the signal 50 (outside square signal) and the signal 30 are output. The section B is a section in which the multiplexing circuit 50 outputs the signal 40 (output of the code error correction operation circuit 110). In this section B, the most significant bit is fixed at 0. This operation is the same for the multiplexing circuit 121. The modulator 130 outputs the modulated wave 70 to the output terminal 71 and transmits it to the receiving side. In section A, the modulator 130 has
Since the signals 50, 51, 30, and 31 are supplied, the modulated wave output has the step QAM arrangement shown in FIG. 3 (b). In section B, the modulator 130 is supplied with the signals 40 and 41. The arrangement of these signals 40 and 41 is the square QAM shown in Fig. 3 (a).
Therefore, in section B, the modulated wave is square QAM.
受信側では、送信側からの変調波70を入力端子200に受
信すると、復調器300は第４図に示した多重化回路120,1
21出力を復調するとともに、第４図の信号30,40を符号
誤り訂正演算回路310に、信号30を符号誤り訂正演算回
路320に供給する。また復調器300は、正方形外信号50を
符号誤り訂正演算回路310に供給する。符号誤り訂正演
算回路310は、第４図の信号30,40を係数とした多項式を
生成多項式ｇ（ｘ）で割算し、その剰余多項式の係数を
基に、符号誤り訂正信号を発生し符号誤り訂正回路320
に供給する。なお、復調器300から、符号誤り訂正演算
回路311、符号誤り訂正回路321に至る系統の動作も同様
である。On the receiving side, when the modulated wave 70 from the transmitting side is received at the input terminal 200, the demodulator 300 causes the multiplexing circuit 120, 1 shown in FIG.
The output 21 is demodulated, and the signals 30 and 40 of FIG. 4 are supplied to the code error correction arithmetic circuit 310 and the signal 30 is supplied to the code error correction arithmetic circuit 320. Further, the demodulator 300 supplies the non-square signal 50 to the code error correction arithmetic circuit 310. The code error correction arithmetic circuit 310 divides the polynomial having the signals 30, 40 of FIG. 4 as coefficients by the generator polynomial g (x), generates a code error correction signal based on the coefficient of the remainder polynomial, and generates a code. Error correction circuit 320
Supply to. The operation of the system from the demodulator 300 to the code error correction arithmetic circuit 311 and the code error correction circuit 321 is also the same.
２系列の４列２値信号30,31は、すべて相隣り合う信号
点は距離１または２であり、また信号30、31のみにより
表現される符号点配置は、第３図（ｂ）の破線A1,A2,B
1,B2,C1,C2,D1,D2で囲まれた部分を除いたものであるの
で、16×16SQUARE−QAM用の符号誤り訂正演算回路310,3
11により符号誤りを検出し、符号誤り訂正信号を正しく
出力することができる。尚、第３図（ｂ）では直交する
２つの方向で各々について０および15が重複しており、
符号誤り訂正演算回路310,311の中ではこの重複してい
ることを区別していない。しかし、最外辺の０および15
は内側の０および15とは正方形外信号50,51で区別され
ており、また各々内側の15および０に符号誤りを生じる
のは、距離17であるのでほぼありえないと考えて良い。In the two-sequence four-column binary signals 30 and 31, all adjacent signal points have a distance of 1 or 2, and the code point arrangement represented only by the signals 30 and 31 is the broken line in FIG. 3 (b). A1, A2, B
1, B2, C1, C2, D1, D2 except for the portion surrounded by, so 16 × 16 SQUARE-QAM code error correction arithmetic circuit 310,3
With 11, it is possible to detect a code error and correctly output a code error correction signal. In addition, in FIG. 3 (b), 0 and 15 are duplicated in each of two orthogonal directions,
The code error correction arithmetic circuits 310 and 311 do not distinguish this overlapping. But the outermost 0 and 15
Are distinguished from the inner 0 and 15 by the outer square signals 50 and 51, and it is almost impossible to cause a code error in the inner 15 and 0, respectively, because it is the distance 17.
前述の様にして発生させた符号誤り訂正信号230,231に
より符号誤り訂正回路320,321において次に示す様にし
て符号誤りの訂正を行う。The code error correction circuits 320 and 321 use the code error correction signals 230 and 231 generated as described above to correct code errors as follows.
ここでは説明の便宜上、相直交する一方の軸上の信号の
みについて示す。Here, for convenience of explanation, only signals on one axis orthogonal to each other are shown.
表１は符号誤り訂正の真理値表を示す。Table 1 shows a truth table for code error correction.
４列の２値信号30と正方形外信号50について、４列の２
値信号については符号誤り訂正信号230のプラス，マイ
ナスに従って訂正し、正方形外信号については０および
15が誤ったときにその正方形外信号を反転することで符
号誤りは正しく訂正される。この正しく訂正された４列
の２値信号および正方形外信号を２系列入力し、符号変
換器330において第３図（ｂ）から第３図（ａ）に符号
変換する。 For 4 columns of binary signals 30 and square signals 50, 2 of 4 columns
The value signal is corrected according to the plus and minus of the code error correction signal 230, and the outside square signal is 0 and
The code error is correctly corrected by inverting the signal outside the square when 15 is incorrect. Two sequences of the correctly corrected binary signal and four-square signal are input, and the code converter 330 performs code conversion from FIG. 3 (b) to FIG. 3 (a).
以上のように、SQUARE−QAM用の符号誤り訂正演算回路
を用いることにより、STEPPED−QAM方式の符号誤りを訂
正することができる。As described above, by using the code error correction arithmetic circuit for SQUARE-QAM, the code error of the STEPPED-QAM system can be corrected.
以上説明したように本発明は、STEPPED−QAM方式におい
て位相面上の信号配置を工夫し、SQUARE−QAM用の符号
誤り訂正演算回路をそのまま用いることにより、回路規
模が小さく、必要以上に冗長ビットをとらなくて良い符
号誤り訂正装置を提供できる効果がある。As described above, the present invention devises the signal arrangement on the phase plane in the STEPPED-QAM system and uses the SQUARE-QAM code error correction arithmetic circuit as it is, so that the circuit scale is small and redundant bits are unnecessarily needed. It is possible to provide a code error correction device that does not require
第１図は本発明の一実施例において送信側の構成を示す
ブロック図、 第２図は受信側の構成を示すブロック図、 第３図はSQUARE−QAMおよびSTEPPED−QAMの位相面上で
の信号配置を示す図、第４図は多重化回路の出力を模式
的に示す図である。 10,11……信号入力端子 20,21……SQUARE−QAM用信号 30,31……４列２値信号 40,41……冗長ビット 50,51……正方形外信号 60,61……STEPPED−QAM信号 70……変調波 71……変調波出力端子 100……符号変換器 110,111……SQUARE−QAM用符号誤り訂正演算回路 120,121……多重化回路 130……STEPPED−QAM用変調器 200……変調波入力端子 230,231……符号誤り訂正信号 240,241……訂正後の４列２値信号 250,251……訂正後の正方形外信号 260,261……出力信号 270,271……出力端子 300……STEPPED−QAM用復調器 310,311……SQUARE−QAM用符号誤り訂正演算回路 320,321……符号誤り訂正回路 330……符号変換器FIG. 1 is a block diagram showing a configuration of a transmitting side in one embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a receiving side, and FIG. 3 is a phase plane of SQUARE-QAM and STEPPED-QAM. FIG. 4 is a diagram showing a signal arrangement, and FIG. 4 is a diagram schematically showing an output of the multiplexing circuit. 10,11 …… Signal input terminal 20,21 …… SQUARE-QAM signal 30,31 …… 4-row binary signal 40,41 …… Redundant bit 50,51 …… Square outside signal 60,61 …… STEP PED− QAM signal 70 …… Modulation wave 71 …… Modulation wave output terminal 100 …… Code converter 110, 111 …… SQUARE-QAM code error correction arithmetic circuit 120, 121 …… Multiplexing circuit 130 …… STEPPED-QAM modulator 200 …… Modulation wave input terminal 230,231 …… Code error correction signal 240,241 …… Corrected 4 column binary signal 250,251 …… Corrected outside square signal 260,261 …… Output signal 270,271 …… Output terminal 300 …… STEP PED-QAM demodulator 310,311 …… Square-QAM code error correction arithmetic circuit 320,321 …… Code error correction circuit 330 …… Code converter
Claims (1)
いて、 送信側ではSQUARE−QAM用信号からSTEPPED−QAM用信号
に変換する符号変換器と、 Lee距離に基づき符号誤り訂正用冗長ビットを形成し前
記SQUARE−QAM用信号と同一の２値列数に基づき誤り訂
正演算する符号誤り訂正演算回路と、 前記STEPPED−QAM用信号と前記符号誤り訂正用冗長ビッ
トを多重化する多重化回路と、 前記多重化回路の出力を変調するSTEPPED−QAM用の変調
器とを含み、 受信側では、STEPPED−QAM用の復調器と、 Lee距離に基づき符号誤り訂正信号を形成するSQUARE−Q
AM用の符号誤り訂正演算回路と、 前記符号誤り訂正信号によりSTEPPED−QAM受信信号の符
号誤りを訂正する符号誤り訂正回路と、 前記符号誤り訂正回路の出力であるSTEPPED−QAM用信号
をSQUARE−QAM用信号に変換する符号変換器とを含む、 ことを特徴とする符号誤り訂正装置。1. A STEPPED-QAM system code error correction device, wherein a transmitter converts a SQUARE-QAM signal to a STEPPED-QAM signal and a code error correction redundant bit is formed based on a Lee distance. A code error correction operation circuit that performs an error correction operation based on the same number of binary columns as the SQUARE-QAM signal, and a multiplexing circuit that multiplexes the STEPPED-QAM signal and the code error correction redundant bit, Including a modulator for STEPPED-QAM that modulates the output of the multiplexing circuit, at the receiving side, a demodulator for STEPPED-QAM, and a SQUARE-Q that forms a code error correction signal based on the Lee distance.
A code error correction arithmetic circuit for AM, a code error correction circuit for correcting a code error of a STEPPED-QAM received signal by the code error correction signal, and a STEPPED-QAM signal output from the code error correction circuit is SQUARE- A code error correction device comprising a code converter for converting to a QAM signal.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184015A JPH0691562B2 (en) | 1985-08-23 | 1985-08-23 | Code error correction device |
| DE86110147T DE3689370T2 (en) | 1985-07-24 | 1986-07-23 | Multi-level modulator with a compact unit for generating an error correction code. |
| EP86110147A EP0209902B1 (en) | 1985-07-24 | 1986-07-23 | Multilevel modulator comprising a compact error correcting code producing unit |
| US06/889,804 US4716385A (en) | 1985-07-24 | 1986-07-23 | Multilevel modulator comprising a compact error correcting code producing unit |
| CA000514537A CA1257665A (en) | 1985-07-24 | 1986-07-24 | Multilevel modulator comprising a compact error correcting code producing unit |
| AU60515/86A AU576162B2 (en) | 1985-07-24 | 1986-07-24 | Multilevel modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184015A JPH0691562B2 (en) | 1985-08-23 | 1985-08-23 | Code error correction device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245256A JPS6245256A (en) | 1987-02-27 |
| JPH0691562B2 true JPH0691562B2 (en) | 1994-11-14 |
Family
ID=16145841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184015A Expired - Lifetime JPH0691562B2 (en) | 1985-07-24 | 1985-08-23 | Code error correction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691562B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701280B2 (en) * | 1987-12-30 | 1998-01-21 | 日本電気株式会社 | Effective area judgment signal generation circuit |
| JPH0771117B2 (en) * | 1988-06-30 | 1995-07-31 | 日本電気株式会社 | Code error correction device |
-
1985
- 1985-08-23 JP JP60184015A patent/JPH0691562B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245256A (en) | 1987-02-27 |
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