JPH0691462B2 - Analog counter circuit - Google Patents
Analog counter circuitInfo
- Publication number
- JPH0691462B2 JPH0691462B2 JP2527288A JP2527288A JPH0691462B2 JP H0691462 B2 JPH0691462 B2 JP H0691462B2 JP 2527288 A JP2527288 A JP 2527288A JP 2527288 A JP2527288 A JP 2527288A JP H0691462 B2 JPH0691462 B2 JP H0691462B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- source
- circuit
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログカウンタ回路に関する。TECHNICAL FIELD The present invention relates to an analog counter circuit.
従来この種のカウンタ回路は非同期式のデジタルカウン
タを使用し、前段のフリップフロップの出力端子を次の
段のフリップフロップのクロック端子に接続して使用し
ていた。使用するフリップフロップによりアップカウン
タとダウンカウンタを構成することができ、フリップフ
ロップの出力の反転論理積を得てその出力をリセット端
子に接続することにより、何周期でパルスを出力するか
を指定することができた。Conventionally, this type of counter circuit uses an asynchronous digital counter, and the output terminal of the flip-flop in the previous stage is connected to the clock terminal of the flip-flop in the next stage. The up-counter and the down-counter can be configured by the flip-flop to be used, and the output of the flip-flop is inverted and the output is connected to the reset terminal to specify the period at which the pulse is output. I was able to.
上述した従来のデジタルカウンタはフリップフロップの
接続で構成されており、パルスの立ち上がり及びパルス
の立ち下がりをラッチしてカウントを行なっていた。カ
ウントできる最大のパルス数をｍ、フリップフロップ数
をＮとすれば、カウントできる最大パルス数は（１）の
式で得られる。The above-described conventional digital counter is configured by connecting flip-flops, and counts by latching the rising edge and the falling edge of the pulse. If the maximum number of pulses that can be counted is m and the number of flip-flops is N, the maximum number of pulses that can be counted is given by the equation (1).
ｍ＝2n …（１） 従って、カウントする数が多い時に回路素子が多くなる
という欠点がある。また、カウントする数を変える場合
は各フリップフロップの出力端子をセレクタ回路に接続
し、セレクタ回路でカウントする数を選択する回路構成
となっていたため、少ない回路素子でカウントする数を
容易に変えることができないという欠点もある。m = 2 n (1) Therefore, there is a drawback that the number of circuit elements increases when the number of counts is large. Also, when changing the number to be counted, the circuit configuration is such that the output terminal of each flip-flop is connected to the selector circuit and the number to be counted by the selector circuit is selected, so that the number to be counted can be easily changed with a small number of circuit elements. There is also the drawback that you cannot do it.
本発明の目的は、少ない回路素子でカウンタを構成した
い場合で、しかもカウントする数を容易に変化させたい
場合に適した回路を提供することにある。An object of the present invention is to provide a circuit suitable for a case where a counter is configured with a small number of circuit elements and a number to be counted is easily changed.
従って本発明は、上述した従来のフリップフロップの接
続で構成されたディジタルカウンタに対し、電圧変換回
路と電圧比較器との接続により構成され、少ない回路素
子でカウントを構成することができ、しかもカウントす
る数を容易に変化させることができるという相違点を有
する。Therefore, the present invention is configured by connecting the voltage conversion circuit and the voltage comparator to the digital counter configured by the conventional flip-flop connection described above, and the counting can be configured by a small number of circuit elements. The difference is that the number can be easily changed.
第１のキャパシタの一端が第１のMOSトランジスタのソ
ースとゲートとに接続され、前記第１のキャパシタの他
端が互いに180度の位相差を有する第１および第２のク
ロックのうちいずれか一方に接続され、第２のMOSトラ
ンジスタのドレインが前記第１のMOSトランジスタのソ
ースとゲートとに接続され、前記第２のMOSトランジス
タのソースが第２の電源線に接続される複数個の部分回
路により構成され、前記部分回路を構成する前記第１の
MOSトランジスタのソースゲートとが前段の部分回路のM
OSトランジスタのドレインに接続され、前記第１のMOS
トランジスタのドレインが次段のMOSトランジスタのソ
ースとゲートとに接続され、縦続接続された前記部分回
路に対し、その順序に従って前記第１および第２のクロ
ック信号が交互に供給され、ソースとゲートとをあらか
じめ定められた電圧源に接続した少なくとも１個の第３
のMOSトランジスタのドレインが初段の部分回路の第１
のMOSトランジスタのソースとゲートとに接続され、最
後の段の部分回路の第１のMOSトランジスタのドレイン
は第２のキャパシタの一方と電圧比較器の入力と第４の
MOSトランジスタのドレインとにそれぞれ接続され、前
記第２のキャパシタの他方と前記第４のMOSトランジス
タのソースとが前記第２の電源線に接続され、前記電圧
比較器の出力が出力端子と論理和回路の入力とに接続さ
れ、入力端からの入力信号と前記電圧比較器の出力とを
入力した前記論理和回路の出力は前記第４のMOSトラン
ジスタのゲートと複数個の前記部分回路の第２のMOSト
ランジスタのゲートとに接続して構成される。One end of the first capacitor is connected to the source and gate of the first MOS transistor, and the other end of the first capacitor is one of the first and second clocks having a phase difference of 180 degrees from each other. A plurality of partial circuits in which the drain of the second MOS transistor is connected to the source and the gate of the first MOS transistor and the source of the second MOS transistor is connected to the second power supply line. And the first circuit constituting the partial circuit
The source gate of the MOS transistor is M of the previous partial circuit.
Connected to the drain of the OS transistor, the first MOS
The drain of the transistor is connected to the source and the gate of the MOS transistor in the next stage, and the first and second clock signals are alternately supplied to the cascaded partial circuits according to the order, and the source and the gate are connected. Connecting at least one third voltage source to a predetermined voltage source
The drain of the MOS transistor is the first of the first partial circuits
Connected to the source and gate of the MOS transistor of the first stage, and the drain of the first MOS transistor of the partial circuit in the last stage is connected to one of the second capacitor, the input of the voltage comparator, and the fourth
The other of the second capacitor and the source of the fourth MOS transistor are connected to the drain of the MOS transistor, respectively, and the output of the voltage comparator is logically ORed with the output terminal. The output of the OR circuit, which is connected to the input of the circuit and receives the input signal from the input terminal and the output of the voltage comparator, is output from the gate of the fourth MOS transistor and the second of the plurality of partial circuits. It is configured by connecting to the gate of the MOS transistor.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の部分回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing the configuration of the first embodiment of the present invention, and FIG. 2 is a circuit diagram showing the configuration of the partial circuit of FIG.
本発明の回路は昇圧回路部と電圧比較部とから構成さ
れ、昇圧回路部は１個のキャパシタと２個のＮチャネル
MOSトランジスタからなる６段の部分回路の縦続接続回
路を備えている。The circuit of the present invention comprises a booster circuit section and a voltage comparison section, and the booster circuit section has one capacitor and two N channels.
It has a cascade connection circuit of 6 stages of partial circuits composed of MOS transistors.
第２図を見るに、キャパシタC1の一端が1NチャネルMOS
トランジスタM1のソースとゲートとに接続され、キャパ
シタC1の他端が互いに180度の位相差を有するクロック
φ１・φ２のいずれか一方に接続されている。また、Ｎ
チャネルMOSトランジスタM7のドレインがＮチャネルMOS
トランジスタM1のソースとゲートとに接続され、Ｎチャ
ネルMOSトランジスタM7のソースが接地端子GNDに接続さ
れる部分回路が構成されている。As shown in FIG. 2, one end of the capacitor C1 is a 1N channel MOS.
The source and the gate of the transistor M1 are connected, and the other end of the capacitor C1 is connected to either one of the clocks φ1 and φ2 having a phase difference of 180 degrees. Also, N
The drain of the channel MOS transistor M7 is an N-channel MOS
A partial circuit is formed in which the source and gate of the transistor M1 are connected, and the source of the N-channel MOS transistor M7 is connected to the ground terminal GND.
第２図の部分回路を構成するＮチャネルMOSトランジス
タM1のソースとゲートとが前段の部分回路のＮチャネル
MOSトランジスタのドレインに接続され、ＮチャネルMOS
トランジスタM1のドレインが次段のMOSトランジスタの
ソースとゲートとに接続され、クロックφ１・φ２の接
続順序については部分回路の奇数番目がクロックφ１に
偶数番目がクロックφ２に接続されている。Ｎチャネル
MOSトランジスタM7のゲートが本アナログカウンタ回路
の出力端子に接続される帰還端子RTNである。第１図を
見るに初段の部分回路のＮチャネルとMOSトランジスタM
1のソースとゲートとがＮチャネルMOSトランジスタM0の
ドレインに接続され、ＮチャネルMOSトランジスタM0の
ソースとゲートが電源端子V1に接続されている。最後の
段の回路のＮチャネルMOSトランジスタM6のドレイン
は、キャパシタC7の一方と電圧比較器Ａの入力とＮチャ
ネルMOSトランジスタM13のドレインとにそれぞれ接続さ
れ、キャパシタC7の他方とＮチャネルMOSトランジスタ
のM13のソースとが接地端子GNDに接続されている。電圧
比較器Ａの出力が本アナログカウンタ回路の出力OUTに
接続され、電圧比較器Ａの出力と本アナログカウンタ回
路の入力端子Ｅとが論理和回路Ｄの入力側に接続され、
論理和回路Ｄの出力端子がＮチャネルMOSトランジスタM
7〜M13のゲートに接続されている。The source and gate of the N-channel MOS transistor M1 forming the partial circuit of FIG.
N-channel MOS connected to the drain of MOS transistor
The drain of the transistor M1 is connected to the source and gate of the MOS transistor of the next stage, and regarding the connection order of the clocks φ1 and φ2, the odd number of partial circuits is connected to the clock φ1 and the even number is connected to the clock φ2. N channel
The gate of the MOS transistor M7 is a feedback terminal RTN connected to the output terminal of this analog counter circuit. As shown in Fig. 1, the N-channel of the first partial circuit and the MOS transistor M
The source and gate of 1 are connected to the drain of the N-channel MOS transistor M0, and the source and gate of the N-channel MOS transistor M0 are connected to the power supply terminal V1. The drain of the N-channel MOS transistor M6 in the circuit of the last stage is connected to one of the capacitors C7 and the input of the voltage comparator A and the drain of the N-channel MOS transistor M13, respectively, and the other of the capacitor C7 and the N-channel MOS transistor is connected. The source of M13 is connected to the ground terminal GND. The output of the voltage comparator A is connected to the output OUT of the analog counter circuit, the output of the voltage comparator A and the input terminal E of the analog counter circuit are connected to the input side of the OR circuit D,
The output terminal of the OR circuit D is an N-channel MOS transistor M
It is connected to the gates of 7 to M13.
次に第一の実施例の動作を説明する。Next, the operation of the first embodiment will be described.
入力端子をロウにするとカウンタが動作し、ハイにする
とカウンタの動作が止まる。入力端子をロウにしてカウ
ンタをオン状態に保ち、クロックφ１がハイレベルから
ロウレベルに、クロックφ２がロウレベルからハイレベ
ルに変化すると、初段の部分回路のMOSトランジスタM1
のソースとゲートとの接続点の電位がおし下げられ、ド
レインの電位はおし上げられて、ＮチャネルMOSトラン
ジスタM1は非導通になるとともに、ＮチャネルMOSトラ
ンジスタM0は導通し、電荷がＮチャネルMOSトランジス
タM0を介して電源V1からキャパシタC1に充電される。つ
ぎにクロックφ１がロウレベルからハイレベルに、クロ
ックφ２がハイレベルからロウレベルになると、Ｎチャ
ネルMOSトランジスタM0・M2は非導通になりＮチャネルM
OSトランジスタM1は導通し、キャパシタC2はキャパシタ
C1の電荷によって充電される。この動作をくり返して次
々に電荷は移送されて最後にキャパシタC7を充電して、
電圧比較器Ａの正の入力電荷は上昇する。The counter operates when the input terminal is set to low, and stops when the input terminal is set to high. When the input terminal is set low and the counter is kept on, the clock φ1 changes from high level to low level, and the clock φ2 changes from low level to high level, the MOS transistor M1 of the first stage partial circuit
The potential of the connection point between the source and the gate of is increased, the potential of the drain is increased, the N-channel MOS transistor M1 becomes non-conductive, the N-channel MOS transistor M0 becomes conductive, and the charge is N-channel. The capacitor C1 is charged from the power supply V1 via the MOS transistor M0. Next, when the clock φ1 changes from the low level to the high level and the clock φ2 changes from the high level to the low level, the N-channel MOS transistors M0 and M2 become non-conductive and the N-channel M
OS transistor M1 is conducting, the capacitor C 2 is a capacitor
Charged by the charge on C1. By repeating this operation, charges are transferred one after another and finally charge the capacitor C7,
The positive input charge of voltage comparator A rises.
このようにクロックφ１・φ２を動作させることによ
り、電源および回路が形成されている半導体基板から電
荷を吸い上げ電圧比較器Ａに高電圧を発生させ、電圧比
較器Ａの正の入力端子の電圧が、（電圧比較器Ａの負の
入力端子に印加されている）基準電圧減V2以上の電圧に
達すると、電圧比較器Ａが動作し電圧比較器Ａの出力が
ロウレベルからハイレベルに変化する。その結果Ｎチャ
ネルMOSトランジスタM7〜M13が導通状態になりキャパシ
タC1〜C7に充電された電荷が放電され電圧比較器Ａの出
力端子がハイレベルからロウレベルに変化し、クロック
をカウントすることができる。By operating the clocks φ1 and φ2 in this manner, electric charges are sucked from the semiconductor substrate on which the power supply and the circuit are formed to generate a high voltage in the voltage comparator A, and the voltage of the positive input terminal of the voltage comparator A is , When the voltage reaches the reference voltage reduction V2 (which is applied to the negative input terminal of the voltage comparator A) or more, the voltage comparator A operates and the output of the voltage comparator A changes from low level to high level. As a result, the N-channel MOS transistors M7 to M13 are rendered conductive, the charges charged in the capacitors C1 to C7 are discharged, the output terminal of the voltage comparator A changes from high level to low level, and clocks can be counted.
以上ＮチャネルMOSトランジスタで説明を行ったが、電
源および入出力の極性を反転させることによりＰチャネ
ルMOSトランジスタでも構成することができる。Although the N-channel MOS transistor has been described above, a P-channel MOS transistor can be used by reversing the polarities of the power supply and the input / output.
第３図は本発明の第２の実施例の構成を示す回路図であ
る。FIG. 3 is a circuit diagram showing the configuration of the second embodiment of the present invention.
第２の実施例は、初段電位設定トランジスタM0のドレイ
ンにＮチャネルMOSトランジスタM14・M15のドレインが
接続され、ＮチャネルMOSトランジスタM14のソースが電
源端子V3に接続され、1NチャネルMOSトランジスタM15の
ソースが第３の電源端子V4に接続され、ＮチャネルMOS
トランジスタM0・M14・1M15のゲートがセレクタＢの出
力に接続され、セレクタＢのセレクト端子Ｃのある点が
第１の実施例と異った構成をもつものである。In the second embodiment, the drains of the N-channel MOS transistors M14 and M15 are connected to the drain of the first-stage potential setting transistor M0, the source of the N-channel MOS transistor M14 is connected to the power supply terminal V3, and the source of the 1-N-channel MOS transistor M15. Is connected to the third power supply terminal V4 and is an N-channel MOS
The gates of the transistors M0, M14, 1M15 are connected to the output of the selector B, and there is a select terminal C of the selector B, which is different from the first embodiment.
この回路において、セレクト端子Ｃの入力によってＮチ
ャネルMOSトランジスタM0・M14・M15のいずれかのトラ
ンジスタが選択される。そして、電源端子V1・V3・V4の
いずれかの電圧からＮチャネルMOSトランジスタのスレ
ッショルド電圧だけ電圧降下した電圧がＮチャネルMOS
トランジスタM1のソースとゲートに加わることにより、
カウントするパルスの数を容易に変えることができると
いう利点がある。In this circuit, one of N-channel MOS transistors M0, M14, and M15 is selected by the input of the select terminal C. Then, the voltage dropped from the voltage of any one of the power supply terminals V1, V3, and V4 by the threshold voltage of the N-channel MOS transistor is the N-channel MOS.
By adding to the source and gate of transistor M1,
There is an advantage that the number of pulses to be counted can be easily changed.
以上説明したように本発明は、本アナログカウンタ回路
を用いることにより、少ない回路素子で多くのパルスを
カウントすることができるという効果があり、電圧比較
器の基準電圧を変化させることにより容易に変化させる
ことができるという効果がある。As described above, the present invention has an effect that a large number of pulses can be counted with a small number of circuit elements by using the present analog counter circuit, and can be easily changed by changing the reference voltage of the voltage comparator. The effect is that it can be done.
第１図は本発明の第一の実施例の構成を示す回路図、第
２図は第１図の部分回路の構成を示す回路図、第３図は
本発明の第二の実施例の構成を示す回路図。 V1・V3・V4……電源端子、V2……基準電圧源、φ・φ１
・φ２……クロック端子、C1〜C7……キャパシタ、M0〜
M15……ＮチャネルMOSトランジスタ、Ａ……電圧比較
器、Ｂ……セレクタ、Ｃ……セレクト端子、Ｄ……論理
和回路、Ｅ……入力端子、RTN……帰還端子。FIG. 1 is a circuit diagram showing the configuration of the first embodiment of the present invention, FIG. 2 is a circuit diagram showing the configuration of the partial circuit of FIG. 1, and FIG. 3 is a configuration of the second embodiment of the present invention. FIG. V1 ・ V3 ・ V4 …… Power supply terminal, V2 …… Reference voltage source, φ ・ φ 1
・ Φ 2 …… Clock terminal, C 1 to C 7 …… Capacitor, M 0 to
M15: N-channel MOS transistor, A: voltage comparator, B: selector, C: select terminal, D: logical sum circuit, E: input terminal, RTN: feedback terminal.
Claims (1)
ンジスタのソースとゲートとに接続され、前記第１のキ
ャパシタの他端が互いに180度の位相差を有する第１お
よび第２のクロックのうちいずれか一方に接続され、第
２のMOSトランジスタのドレインが前記第１のMOSトラン
ジスタのソースとゲートとに接続され、前記第２のMOS
トランジスタのソースが第２の電源線に接続される複数
個の部分回路により構成され、前記部分回路を構成する
前記第１のMOSトランジスタのソースとゲートとが前段
の部分回路のMOSトランジスタのドレインに接続され、
前記第１のMOSトランジスタのドレインが次段のMOSトラ
ンジスタのソースとゲートとに接続され、縦続接続され
た前記部分回路に対し、その順序に従って前記第１およ
び第２のクロック信号が交互に供給され、ソースとゲー
トとをあらかじめ定められた電圧源に接続した少なくと
も１個の第３のMOSトランジスタのドレインが初段の部
分回路の第１のMOSトランジスタのソースとゲートとに
接続され、最後の段の部分回路の第１のMOSトランジス
タのドレインは第２のキャパシタの一方と電圧比較器の
入力と第４のMOSトランジスタのドレインとにそれぞれ
接続され、前記第２のキャパシタの他方と前記第４のMO
Sトランジスタのソースとが前記第２の電源線に接続さ
れ、前記電圧比較器の出力が出力端子と論理和回路の入
力とに接続され、入力端からの入力信号と前記電圧比較
器の出力とを入力した前記論理和回路の出力は前記第４
のMOSトランジスタのゲートと複数個の前記部分回路の
第２のMOSトランジスタのゲートとに接続されることを
特徴とするアナログカウンタ回路。1. A first and second clock having one end of a first capacitor connected to a source and a gate of a first MOS transistor, and the other end of the first capacitor having a phase difference of 180 degrees from each other. The drain of the second MOS transistor is connected to the source and the gate of the first MOS transistor, and the drain of the second MOS transistor is connected to the source and the gate of the second MOS transistor.
The source of the transistor is composed of a plurality of partial circuits connected to the second power supply line, and the source and gate of the first MOS transistor constituting the partial circuit are connected to the drain of the MOS transistor of the preceding partial circuit. Connected,
The drain of the first MOS transistor is connected to the source and gate of the MOS transistor of the next stage, and the first and second clock signals are alternately supplied to the cascaded partial circuits in the order. , The drain of at least one third MOS transistor whose source and gate are connected to a predetermined voltage source is connected to the source and gate of the first MOS transistor of the first-stage partial circuit, and the drain of the last stage is connected. The drain of the first MOS transistor of the partial circuit is connected to one of the second capacitors and the input of the voltage comparator and the drain of the fourth MOS transistor, respectively, and the other of the second capacitor and the fourth MO transistor are connected.
The source of the S transistor is connected to the second power supply line, the output of the voltage comparator is connected to the output terminal and the input of the logical sum circuit, and the input signal from the input end and the output of the voltage comparator are connected. The output of the OR circuit, which receives the
An analog counter circuit connected to the gates of the MOS transistors and the gates of the second MOS transistors of the plurality of partial circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527288A JPH0691462B2 (en) | 1988-02-04 | 1988-02-04 | Analog counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527288A JPH0691462B2 (en) | 1988-02-04 | 1988-02-04 | Analog counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200720A JPH01200720A (en) | 1989-08-11 |
| JPH0691462B2 true JPH0691462B2 (en) | 1994-11-14 |
Family
ID=12161394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2527288A Expired - Lifetime JPH0691462B2 (en) | 1988-02-04 | 1988-02-04 | Analog counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691462B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2289983B (en) | 1994-06-01 | 1996-10-16 | Simage Oy | Imaging devices,systems and methods |
| US9029793B2 (en) | 1998-11-05 | 2015-05-12 | Siemens Aktiengesellschaft | Imaging device |
| GB0224689D0 (en) | 2002-10-23 | 2002-12-04 | Simage Oy | Formation of contacts on semiconductor substrates |
| AU2003276401A1 (en) | 2002-10-25 | 2004-05-13 | Goldpower Limited | Circuit substrate and method |
| US8542521B2 (en) * | 2011-09-12 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device including memory cells capable of holding data |
| US10714185B2 (en) * | 2018-10-24 | 2020-07-14 | Micron Technology, Inc. | Event counters for memory operations |
-
1988
- 1988-02-04 JP JP2527288A patent/JPH0691462B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200720A (en) | 1989-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4029973A (en) | Voltage booster circuit using level shifter composed of two complementary MIS circuits | |
| US4061929A (en) | Circuit for obtaining DC voltage higher than power source voltage | |
| US4395774A (en) | Low power CMOS frequency divider | |
| US3943378A (en) | CMOS synchronous binary counter | |
| US3749937A (en) | Electrical dividing circuits | |
| US4542301A (en) | Clock pulse generating circuit | |
| US3720841A (en) | Logical circuit arrangement | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| US3638047A (en) | Delay and controlled pulse-generating circuit | |
| US5495199A (en) | Switched capacitor circuit | |
| JPH0691462B2 (en) | Analog counter circuit | |
| US5111489A (en) | Frequency-dividing circuit | |
| US3928773A (en) | Logical circuit with field effect transistors | |
| US4025800A (en) | Binary frequency divider | |
| US4656574A (en) | Logic signal multiplier circuit | |
| US3657557A (en) | Synchronous binary counter | |
| US4616145A (en) | Adjustable CMOS hysteresis limiter | |
| US4049978A (en) | MOS high current drive circuit | |
| EP0233734A2 (en) | Clock signal generating circuit | |
| JPS5997222A (en) | Clock pulse generating circuit | |
| JPS62120117A (en) | Delay circuit | |
| KR930010879B1 (en) | Frequency counter having schumitt triger | |
| JPS62233064A (en) | Cmos voltage changing circuit | |
| JPS6022368B2 (en) | switch circuit | |
| JPH09266438A (en) | Power-on resetting circuit |