JPH0691253B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
- Publication number
- JPH0691253B2 JPH0691253B2 JP33668187A JP33668187A JPH0691253B2 JP H0691253 B2 JPH0691253 B2 JP H0691253B2 JP 33668187 A JP33668187 A JP 33668187A JP 33668187 A JP33668187 A JP 33668187A JP H0691253 B2 JPH0691253 B2 JP H0691253B2
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- JP
- Japan
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- thin film
- film transistor
- transistor array
- array substrate
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アクティブマトリクス型の液晶表示器等に利
用される、薄膜トランジスタアレイ基板の製造方法に関
するものである。
用される、薄膜トランジスタアレイ基板の製造方法に関
するものである。
［従来の技術］ 近年、薄型の画像表示器として、液晶マトリクス表示
器、とりわけ各画素毎にスイッチング素子を設けた、い
わゆるアクティブマトリクス型の液晶表示器の研究開発
が各所で行われている。スイッチング素子としてはMIS
型の薄膜トランジスタ（以下、TFTという。）が用いら
れている事が多く、このとき半導体層としては、Si,Te,
CdSe等が用いられている。そのなかでも、非晶質シリコ
ン（以下、ａ−Siという。）を半導体層として用いたTF
Tの研究開発が現在の主流となっている。
器、とりわけ各画素毎にスイッチング素子を設けた、い
わゆるアクティブマトリクス型の液晶表示器の研究開発
が各所で行われている。スイッチング素子としてはMIS
型の薄膜トランジスタ（以下、TFTという。）が用いら
れている事が多く、このとき半導体層としては、Si,Te,
CdSe等が用いられている。そのなかでも、非晶質シリコ
ン（以下、ａ−Siという。）を半導体層として用いたTF
Tの研究開発が現在の主流となっている。
第３図は、アクティブマトリクス型の液晶表示器に用い
られるａ−SiTFTの構成断面の一例を示したものであ
る。１はガラス等の絶縁性基板、２はゲート電極、３は
ゲート絶縁層、４は活性層である不純物を殆ど含まない
真性ａ−Si層（以下、ｉ−ａ−Si層という。）、５は保
護絶縁層、６はオーミックコンタクトおよび正孔電流の
遮断を目的に設けられたｎ型の不純物を適量含んだａ−
Si層（以下、ｎ−ａ−Si層という。）７はソースおよび
ドレイン電流を形成するための金属層、８はソース配線
および画素電極を形成するための透明導電層である。
られるａ−SiTFTの構成断面の一例を示したものであ
る。１はガラス等の絶縁性基板、２はゲート電極、３は
ゲート絶縁層、４は活性層である不純物を殆ど含まない
真性ａ−Si層（以下、ｉ−ａ−Si層という。）、５は保
護絶縁層、６はオーミックコンタクトおよび正孔電流の
遮断を目的に設けられたｎ型の不純物を適量含んだａ−
Si層（以下、ｎ−ａ−Si層という。）７はソースおよび
ドレイン電流を形成するための金属層、８はソース配線
および画素電極を形成するための透明導電層である。
アクティブマトリクス型の液晶表示器ではTFTがマトリ
クス状に配置され、同一の行あるいは列に配置された、
TFTのゲート電極あるいはソース電極同志を連結させ、
これらをゲート配線およびソース配線とし、基板周辺部
で外部回路からのリード端子との接続を行っている。
クス状に配置され、同一の行あるいは列に配置された、
TFTのゲート電極あるいはソース電極同志を連結させ、
これらをゲート配線およびソース配線とし、基板周辺部
で外部回路からのリード端子との接続を行っている。
ところで、第３図から明らかなように、ゲート電極２お
よびこれらを連結するゲート配線（図示せず。）は、ゲ
ート絶縁層３、ｉ−ａ−Si層４、保護絶縁層５の形成に
先立ち、形成およびパターニングされる。従って、ゲー
ト絶縁層３、ｉ−ａ−Si層４、保護絶縁層５が基板全面
に形成されると、上記ゲート配線がこれらの層に覆われ
るため、外部回路との接続をとることができなくなる。
そこで従来は、第４図に示すように、絶縁性基板１上に
メタルマスク９を設置し、これにより周辺部をマスクし
て、上記各層の形成を行ない、上記ゲート配線の端部が
露出するようにしていた。
よびこれらを連結するゲート配線（図示せず。）は、ゲ
ート絶縁層３、ｉ−ａ−Si層４、保護絶縁層５の形成に
先立ち、形成およびパターニングされる。従って、ゲー
ト絶縁層３、ｉ−ａ−Si層４、保護絶縁層５が基板全面
に形成されると、上記ゲート配線がこれらの層に覆われ
るため、外部回路との接続をとることができなくなる。
そこで従来は、第４図に示すように、絶縁性基板１上に
メタルマスク９を設置し、これにより周辺部をマスクし
て、上記各層の形成を行ない、上記ゲート配線の端部が
露出するようにしていた。
［発明が解決しようとする問題点］ 第５図は従来方法によって形成されたTFTのソース配線
端部付近の構成断面を示したものであるが、各層を形成
する細の同一形状のメタルマスクを用いていたため、ゲ
ート絶縁層３、真性非晶質シリコン層４および保護絶縁
層５の端部、すなわちメタルマスクによる各層の境界部
が一ヶ所に集中して形成されていた。ところが膨脹係数
の異なる各層の端部が一ヶ所に集中することにより、こ
れら各層の端部付近では応力が集中し易くなり、膜はが
れ等の原因となっていた。
端部付近の構成断面を示したものであるが、各層を形成
する細の同一形状のメタルマスクを用いていたため、ゲ
ート絶縁層３、真性非晶質シリコン層４および保護絶縁
層５の端部、すなわちメタルマスクによる各層の境界部
が一ヶ所に集中して形成されていた。ところが膨脹係数
の異なる各層の端部が一ヶ所に集中することにより、こ
れら各層の端部付近では応力が集中し易くなり、膜はが
れ等の原因となっていた。
さらに、上記各層のメタルマスク境界部の段差が一ヶ所
に集中するため、ソース配線となる透明導電層８の段切
れ、膜はがれ等の原因ともなっている。このような従来
方法では、上記各層を同一形状のメタルマスクを用いて
形成することに起因して、膜はがれ等の問題があり、製
造歩留りの低下をもたらしていた。
に集中するため、ソース配線となる透明導電層８の段切
れ、膜はがれ等の原因ともなっている。このような従来
方法では、上記各層を同一形状のメタルマスクを用いて
形成することに起因して、膜はがれ等の問題があり、製
造歩留りの低下をもたらしていた。
本発明の目的は、各層端部付近での膜はがれ等の問題を
防止することが可能な薄膜トランジスタアレイ基板の製
造方法を提供するである。
防止することが可能な薄膜トランジスタアレイ基板の製
造方法を提供するである。
［問題点を解決するための手段］ 本発明における薄膜トランジスタアレイ基板の製造方法
は、絶縁性基板上に複数の薄膜トランジスタをアレイ状
に設けた薄膜トランジスタアレイ基板の製造方法におい
て、上記薄膜トランジスタアレイ基板製造時の半導体層
および絶縁層の各層の堆積に際し、これらの各層のうち
少なくとも２層は上記絶縁性基板の周辺部の領域をマス
キングするマスク領域を有するそれぞれの層に対応した
少なくとも２種類のメタルマスクを用いてそれぞれ堆積
され、上記少なくとも２種類のメタルマスクは上記マス
ク領域に囲まれた開孔部のサイズがそれぞれ異なったも
のであることを特徴とするものである。
は、絶縁性基板上に複数の薄膜トランジスタをアレイ状
に設けた薄膜トランジスタアレイ基板の製造方法におい
て、上記薄膜トランジスタアレイ基板製造時の半導体層
および絶縁層の各層の堆積に際し、これらの各層のうち
少なくとも２層は上記絶縁性基板の周辺部の領域をマス
キングするマスク領域を有するそれぞれの層に対応した
少なくとも２種類のメタルマスクを用いてそれぞれ堆積
され、上記少なくとも２種類のメタルマスクは上記マス
ク領域に囲まれた開孔部のサイズがそれぞれ異なったも
のであることを特徴とするものである。
「実施例］ 以下、本発明における一実施例を図面に基いて説明す
る。
る。
第１図は、本発明の製造方法により製造されたTFTのソ
ース配線端部付近の構成断面を示したものである。この
TFTの製造工程を説明すると、まず、ガラス等の絶縁性
基板１上にゲート電極（図示せず。）およびゲート配線
（図示せず。）を選択的に被着形成した後、第１のメタ
ルマスクを用い、上記ゲート配線の端部をマスクして、
ゲート絶縁層３およびｉ−ａ−Si層４を形成する。つぎ
に、上記第１のメタルマスクに対しその開口部がオーバ
ーサイズに形成されている第２のメタルマスクを用い、
上記ゲート配線の端部をマスクして保護絶縁層５を形成
する。つぎに、所定の製造工程を経た後、ソース配線お
よび画素電極となる透明導電層８を形成し、これを所定
の形状にパターニングする。
ース配線端部付近の構成断面を示したものである。この
TFTの製造工程を説明すると、まず、ガラス等の絶縁性
基板１上にゲート電極（図示せず。）およびゲート配線
（図示せず。）を選択的に被着形成した後、第１のメタ
ルマスクを用い、上記ゲート配線の端部をマスクして、
ゲート絶縁層３およびｉ−ａ−Si層４を形成する。つぎ
に、上記第１のメタルマスクに対しその開口部がオーバ
ーサイズに形成されている第２のメタルマスクを用い、
上記ゲート配線の端部をマスクして保護絶縁層５を形成
する。つぎに、所定の製造工程を経た後、ソース配線お
よび画素電極となる透明導電層８を形成し、これを所定
の形状にパターニングする。
以上の工程を経て、同図に示すようなTFTが製造され
る。
る。
つぎに、本発明の他の実施例について説明する。
第２図は本発明の他の製造方法により製造されたTFTの
ソース配線端部付近の構成断面を示したものである。こ
のTFTの製造工程を説明すると、まず、ガラス等の絶縁
性基板１上にゲート電極（図示せず。）およびゲート配
線（図示せず。）を選択的に被着形成した後、第１のメ
タルマスクを用い、上記ゲート配線の端部をマスクし
て、ゲート絶縁層３を形成する。つぎに、上記第１のメ
タルマスクに対しその開口部がアンダーサイズに形成さ
れている第２のメタルマスクを用い、上記ゲート配線の
端部をマスクして、ｉ−ａ−Si層４を形成する。つぎ
に、上記第１のメタルマスクに対しその開口部がオーバ
ーサイズに形成されている第３のメタルマスクを用い、
上記ゲート配線の端部をマスクして、保護絶縁層５を形
成する。つぎに、所定の製造工程を経た後、ソース配線
および画素電極となる透明導電層８を形成し、これを所
定の形状にパターニングする。
ソース配線端部付近の構成断面を示したものである。こ
のTFTの製造工程を説明すると、まず、ガラス等の絶縁
性基板１上にゲート電極（図示せず。）およびゲート配
線（図示せず。）を選択的に被着形成した後、第１のメ
タルマスクを用い、上記ゲート配線の端部をマスクし
て、ゲート絶縁層３を形成する。つぎに、上記第１のメ
タルマスクに対しその開口部がアンダーサイズに形成さ
れている第２のメタルマスクを用い、上記ゲート配線の
端部をマスクして、ｉ−ａ−Si層４を形成する。つぎ
に、上記第１のメタルマスクに対しその開口部がオーバ
ーサイズに形成されている第３のメタルマスクを用い、
上記ゲート配線の端部をマスクして、保護絶縁層５を形
成する。つぎに、所定の製造工程を経た後、ソース配線
および画素電極となる透明導電層８を形成し、これを所
定の形状にパターニングする。
以上の工程を経て、同図に示すようなTFTが製造され
る。
る。
なお上記実施例は、いずれも第３図に示したａ−SiTFT
の構成に基いて本発明を適用したものである。
の構成に基いて本発明を適用したものである。
第３図に示したような構成は、ゲート絶縁層３およびｉ
−ａ−Si層等をはさんで、下層側にゲート電極、上層側
にソースおよびドレイン電極を設置した、いわゆる逆ス
タガー型のTFTであるが、本発明はこれのみに限らず、
ゲート絶縁層３およびｉ−ａ−Si層等をはさんで、上層
側にゲート電極、下層側にソースおよびドレイン電極を
設置したいわゆるスタガー型のTFT等にも適用可能であ
る。
−ａ−Si層等をはさんで、下層側にゲート電極、上層側
にソースおよびドレイン電極を設置した、いわゆる逆ス
タガー型のTFTであるが、本発明はこれのみに限らず、
ゲート絶縁層３およびｉ−ａ−Si層等をはさんで、上層
側にゲート電極、下層側にソースおよびドレイン電極を
設置したいわゆるスタガー型のTFT等にも適用可能であ
る。
また半導体層としては、ａ−Siのみに限らず、ポリシリ
コン、Te、CdSeなどを用いてもよい。
コン、Te、CdSeなどを用いてもよい。
［発明の効果］ 本発明によれば、開孔部のサイズが異なる複数種類のメ
タルマスクを用いて半導体層および絶縁層を堆積するの
で、各層の端部をずらして形成することが可能となる。
したがって、応力集中が緩和され、膜はがれ等の不良要
因の除去が可能になり、製造歩留り向上に寄与する。
タルマスクを用いて半導体層および絶縁層を堆積するの
で、各層の端部をずらして形成することが可能となる。
したがって、応力集中が緩和され、膜はがれ等の不良要
因の除去が可能になり、製造歩留り向上に寄与する。
第１図は本発明の製造方法によるTFTの一実施例におけ
るソース配線端部の断面を示した構成断面図、第２図は
本発明の製造方法によるTFTの他の実施例におけるソー
ス配線端部の断面を示した構成断面図、第３図は従来の
TFTの断面を示した構成断面図、第４図は従来のTFTの製
造方法における絶縁性基板とメタルマスクの関係を示し
た斜視図、第５図は従来のTFTにおけるソース配線端部
の断面を示した構成断面図である。 １…絶縁性基板 ３…ゲート絶縁層（絶縁層） ４…真性非晶質シリコン層（半導体層） ５…保護絶縁層（絶縁層） ９…メタルマスク
るソース配線端部の断面を示した構成断面図、第２図は
本発明の製造方法によるTFTの他の実施例におけるソー
ス配線端部の断面を示した構成断面図、第３図は従来の
TFTの断面を示した構成断面図、第４図は従来のTFTの製
造方法における絶縁性基板とメタルマスクの関係を示し
た斜視図、第５図は従来のTFTにおけるソース配線端部
の断面を示した構成断面図である。 １…絶縁性基板 ３…ゲート絶縁層（絶縁層） ４…真性非晶質シリコン層（半導体層） ５…保護絶縁層（絶縁層） ９…メタルマスク
Claims (1)
- 【請求項１】絶縁性基板上に複数の薄膜トランジスタを
アレイ状に設けた薄膜トランジスタアレイ基板の製造方
法において、上記薄膜トランジスタアレイ基板製造時の
半導体層および絶縁層の各層の堆積に際し、これらの各
層のうち少なくとも２層は上記絶縁性基板の周辺部の領
域をマスキングするマスク領域を有するそれぞれの層に
対応した少なくとも２種類のメタルマスクを用いてそれ
ぞれ堆積され、上記少なくとも２種類のメタルマスクは
上記マスク領域に囲まれた開孔部のサイズがそれぞれ異
なったものであることを特徴とする薄膜トランジスタア
レイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33668187A JPH0691253B2 (ja) | 1987-12-29 | 1987-12-29 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33668187A JPH0691253B2 (ja) | 1987-12-29 | 1987-12-29 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179366A JPH01179366A (ja) | 1989-07-17 |
| JPH0691253B2 true JPH0691253B2 (ja) | 1994-11-14 |
Family
ID=18301701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33668187A Expired - Fee Related JPH0691253B2 (ja) | 1987-12-29 | 1987-12-29 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691253B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070178710A1 (en) * | 2003-08-18 | 2007-08-02 | 3M Innovative Properties Company | Method for sealing thin film transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109377A (en) * | 1980-11-06 | 1982-07-07 | Nat Res Dev | Method of producing semiconductor device |
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
-
1987
- 1987-12-29 JP JP33668187A patent/JPH0691253B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109377A (en) * | 1980-11-06 | 1982-07-07 | Nat Res Dev | Method of producing semiconductor device |
| JPS5922030A (ja) * | 1982-07-28 | 1984-02-04 | Matsushita Electric Ind Co Ltd | マトリクス表示パネルの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01179366A (ja) | 1989-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |