JPH0685424B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPH0685424B2 JPH0685424B2 JP60097766A JP9776685A JPH0685424B2 JP H0685424 B2 JPH0685424 B2 JP H0685424B2 JP 60097766 A JP60097766 A JP 60097766A JP 9776685 A JP9776685 A JP 9776685A JP H0685424 B2 JPH0685424 B2 JP H0685424B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- area
- memory device
- semiconductor memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体記憶装置に関し、詳しくは、動作速度が
大きく、かつ高い集積密度を実現することが可能な半導
体記憶装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device which has a high operating speed and can realize a high integration density.
従来のメモリセルとして、特開昭53-43485号において、
第２図に示す回路構造の高速バイポーラメモリセルが提
案されている。このメモリセルは、負荷抵抗R1,R2に並
列デイオードD1,D2が形成され、かつ該ダイオードがキ
ヤパシタC1,C2の代用をすることを特徴としている。ま
た、ａはメモリセルをアルセスするワード線を、S1とS2
は記憶内容を読出すデジツト線にそれぞれ対応してい
る。このような構成により、このメモリセルは次の点が
改良されている。すなわち、（１）高速のスイツチング
が可能、（２）動作余裕度が増大する、（３）α線によ
るソフトエラー率が小さい、という点である。As a conventional memory cell, in JP-A-53-43485,
A high-speed bipolar memory cell having the circuit structure shown in FIG. 2 has been proposed. This memory cell is characterized in that parallel diodes D 1 and D 2 are formed in load resistors R 1 and R 2 , and the diode substitutes capacitors C 1 and C 2 . Further, a is a word line for accessing the memory cell, which is S 1 and S 2
Correspond to the digit lines for reading the stored contents. With this configuration, this memory cell has the following improvements. That is, (1) high-speed switching is possible, (2) the operating margin is increased, and (3) the soft error rate due to α rays is small.
なお、これらの利点を生かすためには、キヤパシタC1,C
2にはそれぞれ約500fFの静電容量が必要とされる。従来
の半導体装置においては、この静電容量を得るために、
上記のようにキヤパシタの静電容量の代用として、例え
ば、シヨツトキバリアダイオードD1,D2の静電容量を用
いている。この半導体装置におけるシヨツトキバリアダ
イオードとしては、例えば、白金シリサイド層（PtSi）
／シリコン層の界面を用いている。しかし、このような
ダイオードによつて得られる静電容量は単位面積当り最
大3.4fF/μm2程度に過ぎないので、上記の必要な静電容
量を得るためには該ダイオードの面積は150μｍ2にもな
り、メモリセルの面積の約30％を占めてしまう。このこ
とは、高速バイポーラメモリを高集積化するこために重
大な障害となつている。In order to take advantage of these advantages, the Capacitor C 1 , C
Each 2 requires a capacitance of about 500 fF. In the conventional semiconductor device, in order to obtain this capacitance,
As described above, the capacitance of the shutter barrier diodes D 1 and D 2 is used as a substitute for the capacitance of the capacitor. Examples of the shutter barrier diode in this semiconductor device include a platinum silicide layer (PtSi)
/ The interface of the silicon layer is used. However, the maximum capacitance obtained by such a diode is only about 3.4 fF / μm 2 per unit area, so the area of the diode should be 150 μm 2 in order to obtain the required capacitance. Therefore, it occupies about 30% of the memory cell area. This is a serious obstacle to high integration of the high speed bipolar memory.
これに対して、例えば特開昭59−171157では、キヤパ
シタC1,C2とダイオードD1,D2を独立に形成する。キヤ
パシタC1,C2の誘電体として比誘電率の高い酸化タンタ
ル（Ta2O5）を用いるなどの技術によつてメモリセルの
縮小がはかられてきたが、さらにメモリセルの面積の縮
小が要求される。On the other hand, for example, in Japanese Patent Laid-Open No. 59-171157, capacitors C 1 and C 2 and diodes D 1 and D 2 are formed independently. Although memory cells have been reduced by technologies such as the use of tantalum oxide (Ta 2 O 5 ) having a high dielectric constant as the dielectric of capacitors C 1 and C 2 , the area of memory cells has been further reduced. Is required.
本発明の目的は上記従来技術の欠点に鑑みてなされたも
ので、小面積のメモリセルを提供することである。The present invention has been made in view of the above-mentioned drawbacks of the prior art, and is to provide a memory cell having a small area.
上記目的を達成するため、本発明は、メモリセルの大部
分を占めるダイオードやキヤパシタを従来用いられてい
なかつた信号線（デジツト線）の下の領域に、該信号線
と絶縁された状態で挿入することによつてメモリセルの
総面積を縮小することを特徴としている。In order to achieve the above object, the present invention inserts a diode or a capacitor occupying most of a memory cell into a region below a signal line (digit line) which has not been used conventionally, in a state of being insulated from the signal line. By doing so, the total area of the memory cells is reduced.
以下、本発明の半導体装置を、高速バイポーラメモリセ
ルを例にとつた実施例により詳細に説明する。Hereinafter, the semiconductor device of the present invention will be described in detail with reference to embodiments using a high speed bipolar memory cell as an example.
（実施例１） 第１図は、白金シリサイド（PtSi）/Si界面をシヨツト
キバリアダイオードとして用いたメモリセルの平面図を
示したものである。第１図において、記号１はシヨツト
キバリアダイオード（SBD）、領域２は信号線（デジツ
ト線）、３はメモリセルをアクセスするためのワード線
領域、Ｂはベース領域、Ｃはコレクタ領域、Ｅはエミツ
タ領域をそれぞれ表わしている。第１図において、メモ
リセル面積の大部分をSBD領域１が占めていることがわ
かる。ここで、本発明は、デジツト線４下の領域にSBD
を形成することによつて、メモリセルの面積を縮小する
ことにある。領域５が本発明におけるSBDの形成領域で
あり、破線で囲んだ領域６がSBDの陽極を示しており、
この陽極はスルーホール７を通じてワード線と接続して
いる。本発明においては、SBDの上部電極６とデジツト
線４が互いに電気的に絶縁されていなければならない。
以下、第１図のY1−Y2で切断した断面図を用いて、本発
明によるメモリセルの構造を詳細に説明する。(Example 1) FIG. 1 is a plan view of a memory cell using a platinum silicide (PtSi) / Si interface as a shutter barrier diode. In FIG. 1, symbol 1 is a shutter barrier diode (SBD), region 2 is a signal line (digit line), 3 is a word line region for accessing a memory cell, B is a base region, C is a collector region, and E is a region. Represents the emission area. In FIG. 1, it can be seen that the SBD region 1 occupies most of the memory cell area. Here, the present invention uses the SBD in the area below the digital line 4.
Forming the memory cell reduces the area of the memory cell. Region 5 is the SBD formation region in the present invention, and region 6 surrounded by a broken line represents the SBD anode.
This anode is connected to the word line through the through hole 7. In the present invention, the upper electrode 6 of the SBD and the digit line 4 must be electrically insulated from each other.
Hereinafter, the structure of the memory cell according to the present invention will be described in detail with reference to the sectional view taken along line Y 1 -Y 2 of FIG.
第３図において、Si基板８上に素子間分離絶縁層９が形
成されており、この絶縁層で分離された領域にトランジ
スタ、負荷抵抗RNC、シヨツトキバリアダイオード（SB
D）が形成されている。ここで、10は低抵抗RLを形成し
ているN+拡散層領域、11は負荷抵抗を形成する高抵抗拡
散領域、12はベース領域、13はエミツタ領域、14はコレ
クタ領域、15は白金シリサイド層であり、Ｎ型拡散領域
16とシヨツトキコンタクトを形成している領域、17はSB
Dの上部電極であるＴ−Ｗ合金、18は上記SBDの電極17と
デジツト線19を絶縁するパシベーシヨン膜（例えばリン
ガラス薄膜）をそれぞれ示している。さらに、この上記
電極17はワード線とスルーホールを通して接続してい
る。ここで、SBDの上部電極17はデジツト線18とパシベ
ーシヨン膜18を介して重なつているため、電極17とデジ
ツト線19の短絡はない。また、デジツト線12とSBDの電
極17との間に容量を生じて、信号伝達速度の低下する恐
れがあるが、本発明者の検討によればこの容量による信
号遅延はパシベーシヨン膜18の膜厚が2000Å以上あれば
無視できることがわかつた。In FIG. 3, an element isolation insulating layer 9 is formed on a Si substrate 8, and a transistor, a load resistor R NC , a shutter barrier diode (SB) are formed in a region separated by this insulating layer.
D) has been formed. Here, 10 is an N + diffusion layer region forming a low resistance R L , 11 is a high resistance diffusion region forming a load resistance, 12 is a base region, 13 is an emitter region, 14 is a collector region, 15 is platinum. N-type diffusion region that is a silicide layer
The area forming contact with 16 and 17 is SB
Reference numeral 18 denotes a TW alloy which is an upper electrode of D, and 18 denotes a passivation film (for example, a phosphorus glass thin film) which insulates the electrode 17 of the SBD and the digit line 19. Furthermore, the electrode 17 is connected to the word line through a through hole. Here, since the upper electrode 17 of the SBD overlaps with the digit line 18 via the passivation film 18, there is no short circuit between the electrode 17 and the digit line 19. Further, there is a possibility that a capacitance may be generated between the digit line 12 and the electrode 17 of the SBD and the signal transmission speed may be reduced. I knew that if it was 2000 Å or more, it could be ignored.
また、SBDの電極線20は、パシベーシヨン膜18上に形成
されたコンタクトホールａを通して、SBDの上部電極17
と接続されている。In addition, the electrode wire 20 of the SBD is connected to the upper electrode 17 of the SBD through the contact hole a formed on the passivation film 18.
Connected with.
したがつて、本発明によれば、パシベーシヨン膜18、コ
ンタクトホールａ、SBDの電極17を従来の構造に追加す
ることよつて、デジツト線19の下にもシヨツトキバリア
ダイオードを形成できるので、メモリセルの面積を大巾
に縮小できる。Therefore, according to the present invention, by adding the passivation film 18, the contact hole a, and the electrode 17 of the SBD to the conventional structure, a shutter barrier diode can be formed below the digit line 19, so that the memory can be formed. The cell area can be greatly reduced.
また、本実施例ではシヨツトキ接合にPtSi/Si界面を用
いたが、そのほか、良好なシヨツトキ接合を形成できる
Pd2Si/Si界面などを用いても良い。Further, in this embodiment, the PtSi / Si interface was used for the contact bonding, but other than that, a good contact bonding can be formed.
A Pd 2 Si / Si interface or the like may be used.
その他のメモリセルとしては、例えば特開昭59−149047
号に示されているように、シヨツトキバリアダイオード
D1,D2と独立に小面積のキヤパシタC1,C2を形成し面積が
縮小されたものが提案されている。したがつて、上記キ
ヤパシタをデジツト線下に入れてメモリセルの面積を縮
小する方法を以下の実施例で示す。Other memory cells include, for example, JP-A-59-149047.
As shown in No.
It has been proposed to form a small area capacitor C 1 , C 2 independently of D 1 , D 2 to reduce the area. Therefore, a method of putting the above capacitor under the digital line to reduce the area of the memory cell will be shown in the following embodiment.
（実施例２） 第４図は、第２図の回路図に示したメモリセルの小面積
キヤパシタC1,C2としてTa2O5を誘電体膜に用いて面積を
縮小したメモリセルの平面図である。第１図に示したメ
モリセルに較べて、同一のレイアウト規則によつてトラ
ンジスタを形成したにもかかわらず、面積がさらに著し
く縮小されている。ハツチングを施した領域21はキヤパ
シタ領域であり、この部分をデジツト線22の下の領域に
挿入し、領域23にキヤパシタを形成することによつて、
さらにメモリセルの面積を縮小できる。なお、破線で示
したキヤパシタの陽極24はSBD陽極25と26の負荷抵抗の
陽極を兼ねており、この陽極24はワード線に接続されて
いる。したがつて、この場合、本発明の効果はさらに著
しくなる。(Embodiment 2) FIG. 4 is a plan view of a memory cell whose area is reduced by using Ta 2 O 5 as a dielectric film for the small area capacitors C 1 and C 2 of the memory cell shown in the circuit diagram of FIG. It is a figure. Compared with the memory cell shown in FIG. 1, although the transistor is formed according to the same layout rule, the area is further reduced. The hatched area 21 is a capacitor area, and this portion is inserted into the area below the digit line 22 to form a capacitor in the area 23.
Further, the area of the memory cell can be reduced. The anode 24 of the capacitor shown by the broken line also serves as the load resistance anode of the SBD anodes 25 and 26, and this anode 24 is connected to the word line. Therefore, in this case, the effect of the present invention becomes more remarkable.
次に、第４図に示した装置のY3−Y4の断面図である第５
図を用いてさらに説明する。第５図において、記号31は
Si基板、32は素子間分離絶縁膜、33はキヤパシタの下部
電極となるN+拡散層、34はキヤパシタの誘電体であるTa
2O5薄膜、35は小面積のシヨツトキバリアダイオードを
構成するPd2Si（もしくはPd-Al合金）層、36はキヤパシ
タおよびシヨツトキバリアダイオードの陽極であるタン
グステン電極、37はタングステン電極36とデジツト線38
を絶縁するための層間絶縁膜であり本実施例において
は、2000Åのリンガラスを用いた、39はシヨツトキダイ
オードおよびキヤパシタの陽極36から取り出した配線な
どをそれぞれ示している。Next, FIG. 5 is a sectional view taken along line Y 3 -Y 4 of the apparatus shown in FIG.
Further description will be made with reference to the drawings. In FIG. 5, symbol 31 is
Si substrate, 32 is an element isolation insulating film, 33 is an N + diffusion layer that will be a lower electrode of the capacitor, and 34 is a capacitor dielectric Ta.
2 O 5 thin film, 35 is a Pd 2 Si (or Pd-Al alloy) layer that constitutes a small area Schottky barrier diode, 36 is a tungsten electrode that is the anode of the capacitor and Schottky barrier diode, and 37 is a tungsten electrode 36. Digit line 38
In the present embodiment, reference numeral 39 designates a wiring diode taken out from the Schottky diode and the anode 36 of the capacitor.
したがつて、本実施例によつて、デジツト線下に小面積
キヤパシタを挿入すれば、メモリセルの面積を著しく縮
小することができる。Therefore, according to the present embodiment, if a small area capacitor is inserted under the digit line, the area of the memory cell can be remarkably reduced.
また、本実施例としては小面積キヤパシタとして、Ta2O
5キヤパシタを用いて本発明を説明したが、本発明はメ
モリセルのデジツト線下の領域にダイオード又はキヤパ
シタを形成してメモリセルの面積を縮小することに特徴
があるので、キヤパシタとしては溝型キヤパシタ等を用
いてもよい。In this embodiment, as a small area capacitor, Ta 2 O
Although the present invention has been described using a capacitor, the present invention is characterized in that the area of the memory cell is reduced by forming a diode or a capacitor in the region below the digit line of the memory cell. Capacitor etc. may be used.
なお、本実施例においては、小面積のダイオードの電極
材料としてPd2SiまたはPt-Al合金を用いたがこれは、従
来のPtSi/Si接合よりも接合障壁が低いことから、小面
積になつても従来と同等のダイオード特性が得られるか
らである。In this example, Pd 2 Si or Pt-Al alloy was used as the electrode material of the diode with a small area, but this has a smaller junction barrier than the conventional PtSi / Si junction, and therefore has a small area. Even in this case, the same diode characteristics as the conventional one can be obtained.
本発明によれば、従来利用されていなかつたデジツト線
下の領域にもシヨツトキバリアダイオードまたはキヤパ
シタを形成できるので、メモリセルの面積を著しく縮小
できる。According to the present invention, the shutter barrier diode or capacitor can be formed even in a region below the digit line, which has not been used conventionally, so that the area of the memory cell can be significantly reduced.
第１図は本発明を説明するための平面図、第２図はメモ
リセルの回路図、第３図は第１図に示したメモリセルの
Y1−Y3断面図、第４図および第５図は本発明の他の実施
例を示す平面図およびそのY3−Y4断面図である。 １…SBD領域、２…デジツト線、３…ワード線、４…デ
ジツト線の下の領域、５…新しいSBD領域、６…SBDの陽
極、７…スルーホール、８…Si基板、９…素子間分離絶
縁層、10…N+型拡散領域、11…高抵抗拡散領域、12…ベ
ース領域、13…エミツタ領域、14…コレクタ領域、15…
白金シリサイド、16…Ｎ型拡散領域、17…TiW電極、18
…パシベーシヨン膜、19…デジツト膜、21…キヤパシタ
領域、22…デジツト線、23…キヤパシタ領域、24…キヤ
パシタの陽極、25…SBDの陽極、26…負荷抵抗、31…Si
基板、32…素子間分離絶縁膜、33…N+拡散層、34…Ta2O
5膜、35…Pd2Si（Pt-Al合金）、36…タングステン電
極、37…層間絶縁膜、38…デジツト線、39…配線。FIG. 1 is a plan view for explaining the present invention, FIG. 2 is a circuit diagram of a memory cell, and FIG. 3 is a diagram of the memory cell shown in FIG.
Y 1 -Y 3 cross-sectional view, FIGS. 4 and 5 is a plan view and a Y 3 -Y 4 cross-sectional view showing another embodiment of the present invention. 1 ... SBD area, 2 ... Digit line, 3 ... Word line, 4 ... Area under digit line, 5 ... New SBD area, 6 ... SBD anode, 7 ... Through hole, 8 ... Si substrate, 9 ... Between elements Isolation insulating layer, 10 ... N + type diffusion region, 11 ... High resistance diffusion region, 12 ... Base region, 13 ... Emitter region, 14 ... Collector region, 15 ...
Platinum silicide, 16 ... N-type diffusion region, 17 ... TiW electrode, 18
... Passivation film, 19 ... Digit film, 21 ... Capacitor area, 22 ... Digit wire, 23 ... Capacitor area, 24 ... Capacitor anode, 25 ... SBD anode, 26 ... Load resistance, 31 ... Si
Substrate, 32 ... Element isolation insulating film, 33 ... N + diffusion layer, 34 ... Ta 2 O
5 film, 35 ... Pd 2 Si (Pt-Al alloy), 36 ... Tungsten electrode, 37 ... Interlayer insulating film, 38 ... Digit wire, 39 ... Wiring.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 向 喜一郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kiichiro Mukai 1-280 Higashi Koigakubo, Kokubunji, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd.
Claims (5)
して配置されたワード線と、互いに交さ接続された二つ
のバイポーラトランジスタと、互いに並列に接続され、
上記バイポーラトランジスタおよび上記ワード線にそれ
ぞれ接続された抵抗および容量素子を少なくとも具備
し、上記容量素子の一部が、上記デイジッド線の下に絶
縁膜を介して形成されていることを特徴とする半導体記
憶装置。1. A digi line, a word line arranged to intersect with the digi line, two bipolar transistors connected to each other in parallel, and connected in parallel to each other,
A semiconductor comprising at least a resistance and a capacitance element respectively connected to the bipolar transistor and the word line, and a part of the capacitance element is formed under the digit line via an insulating film. Storage device.
からなり、当該ショットキバリアダイオードの一部が上
記デイジッド線の下に絶縁膜を介して形成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。2. The capacitance element is a Schottky barrier diode, and a part of the Schottky barrier diode is formed under the digit line with an insulating film interposed therebetween. The semiconductor memory device according to the item.
およびキャパシタからなり、当該キャパシタの一部が上
記デイジッド線の下に絶縁膜を介して形成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。3. The capacitor element comprises a Schottky barrier diode and a capacitor, and a part of the capacitor is formed under the digit line with an insulating film interposed therebetween. The semiconductor memory device according to the item.
Si,Pt-Al合金若しくはPd-Al合金とシリコンによって形
成されたショットキ接続を有していることを特徴とする
特許請求の範囲第１項乃至第３項のいずれかに記載の半
導体記憶装置。4. The Schottky barrier diode PtSi, Pd 2
The semiconductor memory device according to any one of claims 1 to 3, wherein the semiconductor memory device has a Schottky connection formed of Si, Pt-Al alloy or Pd-Al alloy and silicon.
を有していることを特徴とする特許請求の範囲第１項、
第３項および第４項のいずれかに記載の半導体記憶装
置。5. The capacitor according to claim 1, further comprising an insulating film made of Ta 2 O 5 .
5. The semiconductor memory device according to any one of items 3 and 4.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097766A JPH0685424B2 (en) | 1985-05-10 | 1985-05-10 | Semiconductor memory device |
| US06/860,413 US4809052A (en) | 1985-05-10 | 1986-05-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097766A JPH0685424B2 (en) | 1985-05-10 | 1985-05-10 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256759A JPS61256759A (en) | 1986-11-14 |
| JPH0685424B2 true JPH0685424B2 (en) | 1994-10-26 |
Family
ID=14200984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097766A Expired - Lifetime JPH0685424B2 (en) | 1985-05-10 | 1985-05-10 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685424B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112010B2 (en) * | 1986-02-20 | 1995-11-29 | 日本電気株式会社 | Semiconductor memory device |
-
1985
- 1985-05-10 JP JP60097766A patent/JPH0685424B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61256759A (en) | 1986-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5287000A (en) | Resin-encapsulated semiconductor memory device useful for single in-line packages | |
| US4636833A (en) | Semiconductor device | |
| US4638458A (en) | Semiconductor memory address lines with varied interval contact holes | |
| US4604641A (en) | Semiconductor device and method for manufacturing the same | |
| JP3780003B2 (en) | Semiconductor integrated circuit device | |
| JP2569040B2 (en) | Semiconductor integrated circuit device | |
| US5072274A (en) | Semiconductor integrated circuit having interconnection with improved design flexibility | |
| US5065216A (en) | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production | |
| JPS6156627B2 (en) | ||
| JPH0685424B2 (en) | Semiconductor memory device | |
| JPH0346981B2 (en) | ||
| EP0037930B1 (en) | Semiconductor memory device | |
| US4550390A (en) | Semiconductor memory device | |
| US4595942A (en) | Integrated circuit | |
| US4829361A (en) | Semiconductor device | |
| US4170017A (en) | Highly integrated semiconductor structure providing a diode-resistor circuit configuration | |
| US4905078A (en) | Semiconductor device | |
| US5240867A (en) | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production | |
| US5177584A (en) | Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same | |
| US4858184A (en) | Radiation resistant bipolar memory | |
| JP2710786B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH0529135B2 (en) | ||
| JP3089638B2 (en) | Semiconductor memory device | |
| US4958320A (en) | Radiation resistant bipolar memory | |
| JP2576489B2 (en) | Memory device |