JPH0685238B2 - Control circuit of magnetic recording / reproducing apparatus - Google Patents
Control circuit of magnetic recording / reproducing apparatusInfo
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- JPH0685238B2 JPH0685238B2 JP56007238A JP723881A JPH0685238B2 JP H0685238 B2 JPH0685238 B2 JP H0685238B2 JP 56007238 A JP56007238 A JP 56007238A JP 723881 A JP723881 A JP 723881A JP H0685238 B2 JPH0685238 B2 JP H0685238B2
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- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は磁気テープの無記録部を用いて所望の録音部の
頭出しを行なうための磁気記憶再生装置の制御回路に関
するものである。Description: TECHNICAL FIELD The present invention relates to a control circuit of a magnetic recording / reproducing apparatus for locating a desired recording portion by using a non-recording portion of a magnetic tape.
(従来の技術) 近年、磁気記録再生装置によって磁気テープを再生する
際、複数の曲目を記録したミュージックテープ等の再生
において、所望する曲を再生すべくその曲の頭出しをし
たい場合があるが、その頭出しは曲と曲の間に存在する
無記録部分の検出によって行なわれる。例えば、今聴い
ている曲から数個後または数個前の無記録部を検出し
て、所望の無記録部を検出したときに高速送り状態から
再び再生状態に自動的に切り換えるというものである。(Prior Art) In recent years, when a magnetic tape is played back by a magnetic recording / playback apparatus, in playing back a music tape or the like in which a plurality of songs are recorded, it is sometimes desired to find the beginning of the song in order to play the desired song. The cue is performed by detecting an unrecorded portion existing between songs. For example, it detects a non-recorded portion several or several previous to the song currently being listened to, and when the desired non-recorded portion is detected, the high-speed feed state is automatically switched to the replay state again. .
このような状態の頭出し機能付の装置において、現在聴
いている曲に対し、前後の無記録部分が何個目かを設定
して、自動頭出し選曲を行なう際に、複数の表示器を用
いるものがある。In a device with a cue function in such a state, when setting the number of unrecorded parts before and after the currently listened song and performing automatic cue selection, a plurality of indicators are displayed. There is something to use.
以下、図面を参照しながら、上述した従来の磁気記録再
生装置の制御回路の一例について説明する。Hereinafter, an example of the control circuit of the above-described conventional magnetic recording / reproducing apparatus will be described with reference to the drawings.
第7図は従来の磁気記録再生装置の制御回路を示すもの
である。第7図において1は再生信号入力端子、2は無
記録部検出信号発生回路、701,702はスイッチ、102,60
5,606は駆動用プランジャー、601,602,603は表示器であ
る。FIG. 7 shows a control circuit of a conventional magnetic recording / reproducing apparatus. In FIG. 7, 1 is a reproduction signal input terminal, 2 is a non-recording part detection signal generation circuit, 701 and 702 are switches, and 102 and 60
5,606 are drive plungers, and 601,602,603 are indicators.
以上のように構成された磁気記録再生装置の制御回路に
ついて、以下その動作を説明する。The operation of the control circuit of the magnetic recording / reproducing apparatus configured as described above will be described below.
スイッチSを1回押すとスイッチ701,702の接点はaか
らbに切り換わり、2回押すとスイッチ701,702の接点
はbからcに切り換わる。次に、再生信号入力端子1に
再生信号が入力すると、無記録部検出信号発生回路2か
らは、第2図(b)に示されるように、無録音部におい
て正のパルス信号が出力されて、トランジスタ608に加
わり、駆動用プランジャー606をONさせ、スイッチ701,7
02の接点はcからbに切り換わり、2回目の無録音部の
信号が加わるとスイッチ701,702の接点はbからaに切
り換わる。次に3回目の信号ではトランジスタ101に無
録音部の信号が加わり、駆動用プランジャー102を動作
させ、テープレコーダの動作を高速動作から通常の再生
動作に切換えたり、再生動作を停止させたりする。即ち
接点aになるまでに3回目の無録音部の信号で駆動用プ
ランジャー102を動作させ、3曲目の曲の頭出し動作が
できるものである。When the switch S is pressed once, the contacts of the switches 701 and 702 are switched from a to b, and when it is pressed twice, the contacts of the switches 701 and 702 are switched from b to c. Next, when a reproduction signal is input to the reproduction signal input terminal 1, the non-recording portion detection signal generating circuit 2 outputs a positive pulse signal in the non-recording portion as shown in FIG. 2 (b). , 608, turning on the drive plunger 606, switch 701,7
The contact point of 02 is switched from c to b, and the contact points of the switches 701 and 702 are switched from b to a when a signal from the non-recording portion is applied for the second time. Next, in the third signal, the signal of the non-recording portion is added to the transistor 101, the driving plunger 102 is operated, and the operation of the tape recorder is switched from the high speed operation to the normal reproducing operation or the reproducing operation is stopped. . That is, the drive plunger 102 is operated by the signal of the non-recording portion for the third time until the contact point a, and the cueing operation of the third music can be performed.
(発明が解決しようとする課題) しかし従来のものにあっては、機械的接点の切換えを有
しているため、小型化に限度があり、また小型化した電
子回路においても誤動作が発生しやすいという問題があ
った。(Problems to be solved by the invention) However, in the conventional device, there is a limit to miniaturization because it has switching of mechanical contacts, and malfunction is likely to occur even in a miniaturized electronic circuit. There was a problem.
本発明は、上記問題点に鑑み、小型で誤動作をなくした
磁気記録再生装置の制御回路を提供するものである。In view of the above problems, the present invention provides a control circuit for a magnetic recording / reproducing device that is compact and eliminates malfunctions.
(課題を解決するための手段) 上記問題点を解決するため、本発明の磁気記録再生装置
の制御回路は、入力信号によって出力状態が第1状態か
ら第2状態に反転するか或いは第2状態から第1状態に
反転して、次の入力信号が入力するまでこの状態を記憶
保持する第1記憶回路と第2記憶回路と第3記憶回路と
第4記憶回路と第5記憶回路と、前記第2記憶回路と第
3記憶回路とからなる第1の記憶装置と、前記第4記憶
回路と第5記憶回路とからなる第2の記憶装置と、表示
器を動作させる第1表示回路と第2表示回路と第3表示
回路と、前記第1表示回路以外の表示回路が動作状態で
なくなったときに信号を出力するように動作する第1回
路と、磁気記憶再生装置の再生信号から曲と曲の間の無
記録部分を検出して信号を発生する無記録部検出信号発
生回路と、所望の曲までの間に存在する前記無記録部の
数に対応する数だけ操作する毎に無記録部設定用の信号
を出力するスイッチと、前記磁気記録再生装置の動作を
制御する駆動回路とを具備し、 前記第2記憶回路の一方の出力端から前記第3記憶回路
の一方の入力端に、また前記第2記憶回路の他方の出力
端から前記第3記憶回路の他方の入力端にそれぞれ信号
を加えるように接続され、前記第4記憶回路の一方の出
力端から前記第5記憶回路の一方の入力端に、また前記
第4記憶回路の他方の出力端から前記第5記憶回路の他
方の入力端にそれぞれ信号を加えるように接続され、前
記第1回路の一方の出力端から前記第1記憶回路の一方
の入力端に、また前記第1回路の他方の出力端から前記
第1記憶回路の他方の入力端にそれぞれ信号を加えるよ
うに接続され、前記第3記憶回路の一方の出力端から前
記第2記憶回路の一方の入力端に、また前記第5記憶回
路の一方の出力端から前記第4記憶回路の一方の入力端
にそれぞれ信号を加えるように接続され、前記第1記憶
回路の一方の出力端から前記第2記憶回路の一方の入力
端に、また前記第3記憶回路の一方の出力端から前記第
4記憶回路の一方の入力端にそれぞれ信号を加えるよう
に接続され、前記第3記憶回路または前記第5記憶回路
が第2状態にある場合に、前記無記録部検出信号発生回
路の出力端から前記無記録部検出信号発生回路の出力信
号または前記スイッチの出力端から前記無記録部設定用
の信号が前記第2記憶回路または前記第4記憶回路の一
方の入力端に加えられるように接続され、前記第1記憶
回路または前記第3記憶回路が第2状態にある場合に、
前記スイッチの出力端から前記無記録部設定用の信号が
前記第2記憶回路または前記第4記憶回路の他方の入力
端に加えられるように接続され、前記第2記憶回路の出
力端から前記第1回路の一方の入力端に、また前記第4
記憶回路の出力端から前記第1回路の他方の入力端にそ
れぞれ信号を加えるように接続され、前記第1回路の出
力端から前記第1表示回路の入力端に信号が加えられる
ように接続され、前記第2記憶回路の出力端から前記第
2表示回路の入力端に信号が加えられるように接続さ
れ、前記第4記憶回路の出力端から前記第3表示回路の
入力端に信号が加えられるように接続され、前記スイッ
チから信号が出力される毎に前記第1表示回路と前記第
2表示回路と前記第3表示回路とを1つずつ順に動作さ
せて、聴取中の曲から何番目の無記録部を選択したかを
表示すると共に、前記無記録部検出信号発生回路から信
号が出力される毎に前記第3表示回路と前記第2表示回
路と前記第1表示回路とを1つずつ順に動作させ、且つ
前記第1表示回路が動作しているときに前記無記録部検
出信号発生回路から信号が更に出力されると前記駆動回
路が動作することを特徴とする。(Means for Solving the Problems) In order to solve the above problems, the control circuit of the magnetic recording / reproducing apparatus of the present invention causes the output state to be inverted from the first state to the second state or to the second state according to an input signal. To a first state and stores and holds this state until the next input signal is input, a first memory circuit, a second memory circuit, a third memory circuit, a fourth memory circuit, a fifth memory circuit, and A first memory device including a second memory circuit and a third memory circuit, a second memory device including the fourth memory circuit and a fifth memory circuit, a first display circuit for operating a display, and a first memory device. A second display circuit, a third display circuit, a first circuit that operates to output a signal when a display circuit other than the first display circuit is no longer in an operating state, and a song from a playback signal of the magnetic memory playback device. Non-recording that detects a non-recording part between songs and generates a signal A section detection signal generating circuit, a switch for outputting a signal for setting a non-recording section each time a number of operations corresponding to the number of the non-recording sections existing up to a desired music piece is operated, and the magnetic recording / reproducing apparatus. A drive circuit for controlling the operation, wherein one output end of the second storage circuit is connected to one input end of the third storage circuit, and the other output end of the second storage circuit is connected to the third storage circuit. A circuit is connected to each of the other input terminals of the circuit so as to apply a signal, and from one output terminal of the fourth memory circuit to one input terminal of the fifth memory circuit, and the other output terminal of the fourth memory circuit. To the other input terminal of the fifth memory circuit so as to apply a signal, respectively, and from one output terminal of the first circuit to one input terminal of the first memory circuit, and the other of the first circuit. From the output end to the other input end of the first storage circuit Are connected to each of the third storage circuits from one output end of the third storage circuit to one input end of the second storage circuit, and from one output end of the fifth storage circuit to the fourth storage circuit. One input end of the first storage circuit is connected to one input end of the second storage circuit, and one output end of the third storage circuit is connected to one input end of the third storage circuit. The output of the non-recording portion detection signal generation circuit when the third storage circuit or the fifth storage circuit is connected to one input end of the fourth storage circuit so as to apply a signal, respectively, and is in the second state. From the end, an output signal of the non-recording portion detection signal generating circuit or a signal for setting the non-recording portion from the output end of the switch is applied to one input end of the second storage circuit or the fourth storage circuit. Connected and said When first memory circuit or said third storage circuit is in the second state,
The non-recording section setting signal is connected from the output end of the switch so as to be applied to the other input end of the second storage circuit or the fourth storage circuit, and the output end of the second storage circuit is connected to the second storage circuit. One of the input terminals of one circuit, and the fourth
An output terminal of the memory circuit is connected to the other input terminal of the first circuit so as to apply a signal, respectively, and an output terminal of the first circuit is connected so as to apply a signal to the input terminal of the first display circuit. , A signal is applied from the output end of the second storage circuit to the input end of the second display circuit, and a signal is applied from the output end of the fourth storage circuit to the input end of the third display circuit. When the signal is output from the switch, the first display circuit, the second display circuit, and the third display circuit are sequentially operated one by one to determine the number of the song being listened to. Whether or not the non-recording portion is selected is displayed, and each time the signal is output from the non-recording portion detection signal generating circuit, the third display circuit, the second display circuit, and the first display circuit are provided one by one. Are operated in sequence, and the first display circuit is Wherein said driving circuit and the signal is further output from the unrecorded portion detection signal generating circuit is characterized in that it operates while work.
(作 用) 本発明によれば、磁気記録再生装置の制御回路は、電子
回路によって構成されているために小型化ができると共
に、記憶装置に2つの記憶回路を設けることによって、
スイッチの操作や無記録部信号によって磁気記録再生装
置の制御を行なう場合の誤動作をなくすことができる。(Operation) According to the present invention, the control circuit of the magnetic recording / reproducing apparatus can be miniaturized because it is composed of an electronic circuit, and by providing two storage circuits in the storage device,
It is possible to eliminate a malfunction when the magnetic recording / reproducing apparatus is controlled by operating a switch or a non-recording portion signal.
(実施例) 以下、この発明の磁気記録再生装置の制御回路を実施例
に基づいて説明する。(Embodiment) Hereinafter, a control circuit of the magnetic recording / reproducing apparatus of the present invention will be described based on an embodiment.
第1図はこの発明の第1の実施例を示す回路図である。
図において、1は再生信号入力端子であり、2は無記録
部検出信号発生回路、3は第1回路を構成するゲート回
路、4は反転回路である。5は、例えばフリップフロッ
プ回路等で構成された第1の記憶回路である。は第1
の記憶装置であり、第2の記憶回路6と第3の記憶回路
7で形成されている。また、は第2の記憶装置であ
り、第4の記憶回路8と第5の記憶回路9で構成されて
いる。10は第2のゲート回路、11は第3のゲート回路、
12は第4のゲート回路、13は第5のゲート回路、14は第
6のゲート回路、15は第7のゲート回路、16は電源回
路、17は駆動回路、18はリセット回路である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
In the figure, 1 is a reproduction signal input terminal, 2 is a non-recording portion detection signal generating circuit, 3 is a gate circuit which constitutes the first circuit, and 4 is an inverting circuit. Reference numeral 5 is a first memory circuit composed of, for example, a flip-flop circuit. Is the first
The memory device is formed of the second memory circuit 6 and the third memory circuit 7. Further, is a second memory device, and is composed of a fourth memory circuit 8 and a fifth memory circuit 9. 10 is the second gate circuit, 11 is the third gate circuit,
Reference numeral 12 is a fourth gate circuit, 13 is a fifth gate circuit, 14 is a sixth gate circuit, 15 is a seventh gate circuit, 16 is a power supply circuit, 17 is a drive circuit, and 18 is a reset circuit.
このような構成において、+B端子に電圧が印加される
と、電源回路16の出力点Fには約2.1Vの電圧が出力され
る。すなわち、4個のダイオード252〜255は、各々、約
0.7Vの電圧降下を示して約2.8Vとなるが、トランジスタ
251のベース−エミッタ間の接触電圧0.7Vだけ低下する
ので、2.8−0.7=2.1(V)となる。また+B端子に加
えられた電圧は、コンデンサ260にも印加されるので、
コンデンサ260にリセット回路18内の抵抗259を介して充
電電流が流れ、トランジスタ257,258がONとなる。これ
によって第2,第4の記憶回路6,8のトランジスタ48,60の
ベースが負にバイアスされるので、第2,第4の記憶回路
6,8のQ出力は低い電圧(以下、L電圧という)にな
る。そのため、トランジスタ48,60がOFFとなり、トラン
ジスタ48,60のコレクタが高い電圧(以下、H電圧とい
う)となり、抵抗46,58を介してトランジスタ49,61のベ
ースがH電圧となってONとなると共に、それらのコレク
タ(Q)はL電圧となる。したがって、ゲート回路12,1
4のトランジスタ77,84のエミッタはトランジスタ49,61
に接続されていてL電圧となる。またトランジスタ77,8
4のベースは抵抗76,85を介してA点に接続されており、
このA点は抵抗270を介してH電圧にバイアスされてい
るので、結果としてトランジスタ77,78がONとなり、ト
ランジスタ54,66のベースが負となってトランジスタ54,
66はOFFに、またトランジスタ55,67がONとなり、第3,第
5の記憶回路7,9の出力QがL電圧となり、第3と第5
の記憶回路7,9がリセットされる。In such a configuration, when a voltage is applied to the + B terminal, a voltage of about 2.1V is output to the output point F of the power supply circuit 16. That is, each of the four diodes 252-255 is approximately
It shows a voltage drop of 0.7V, which is about 2.8V.
Since the contact voltage between the base and emitter of 251 is reduced by 0.7 V, 2.8−0.7 = 2.1 (V). In addition, the voltage applied to the + B terminal is also applied to the capacitor 260,
A charging current flows through the capacitor 260 via the resistor 259 in the reset circuit 18, and the transistors 257 and 258 are turned on. As a result, the bases of the transistors 48 and 60 of the second and fourth memory circuits 6 and 8 are negatively biased, so that the second and fourth memory circuits are
The Q output of 6,8 becomes a low voltage (hereinafter referred to as L voltage). Therefore, the transistors 48 and 60 are turned off, the collectors of the transistors 48 and 60 are set to a high voltage (hereinafter referred to as H voltage), and the bases of the transistors 49 and 61 are turned to H voltage and turned on via the resistors 46 and 58. At the same time, their collectors (Q) become the L voltage. Therefore, the gate circuit 12,1
The emitters of transistors 77 and 84 of 4 are transistors 49 and 61.
It is connected to and becomes the L voltage. Also transistors 77,8
The base of 4 is connected to point A via resistors 76 and 85,
Since the point A is biased to the H voltage via the resistor 270, as a result, the transistors 77 and 78 are turned on, and the bases of the transistors 54 and 66 become negative, so that the transistor 54,
66 is turned off, transistors 55 and 67 are turned on, the output Q of the third and fifth memory circuits 7 and 9 becomes L voltage, and the third and fifth memory circuits
The memory circuits 7 and 9 are reset.
このため、ゲート回路3のトランジスタ34,35のベース
は、第2と第4の記憶回路6,8の出力QのL電圧でバイ
アスされ、このトランジスタ34,35がOFFとなって、その
ゲート回路3の出力QはH電圧となっている。Therefore, the bases of the transistors 34 and 35 of the gate circuit 3 are biased by the L voltage of the outputs Q of the second and fourth memory circuits 6 and 8, and the transistors 34 and 35 are turned off, so that the gate circuits thereof are turned off. The output Q of 3 is H voltage.
第1の記憶装置及び第2の記憶装置を構成している第2
と第4の記憶回路6,8のQ出力が共にL電圧のとき、す
なわち初期状態にリセットされたときには、ゲート回路
3のQ出力がH電圧となるように構成されている。この
ようにゲート回路3のQ出力がH電圧になると、表示回
路を構成するトランジスタ202がONとなって、これに接
続されている発光ダイオード203で構成された表示器もO
Nとなるが、表示回路を構成するトランジスタ205,208は
OFFなので、これらに接続されている発光ダイオード20
6,209はOFFである。A second storage device and a second storage device
When the Q outputs of the fourth storage circuits 6 and 8 are both at the L voltage, that is, when they are reset to the initial state, the Q output of the gate circuit 3 is at the H voltage. In this way, when the Q output of the gate circuit 3 becomes the H voltage, the transistor 202 that constitutes the display circuit is turned on, and the indicator constituted by the light emitting diode 203 connected to this transistor also becomes O.
N, but the transistors 205 and 208 that make up the display circuit
Since it is OFF, the light emitting diode 20 connected to these
6,209 is OFF.
また、この場合、反転回路4のトランジスタ37のペース
は、抵抗36によってH電圧にバイアスされているので、
トランジスタ37はONとなり、反転回路4のQ出力はL電
圧となる。このため、ゲート回路10のトランジスタ69の
エミッタはL電圧で、ベースがA点からのバイアスによ
りH電圧となっているので、トランジスタ69はONとな
り、記憶回路5のトランジスタ43がOFFで、トランジス
タ42がONとなり、記憶回路5のQ回路はH電圧となる。
したがって、他の記憶回路6,7,8,9とは反転した状態に
おかれている。Further, in this case, since the pace of the transistor 37 of the inverting circuit 4 is biased to the H voltage by the resistor 36,
The transistor 37 is turned on, and the Q output of the inverting circuit 4 becomes the L voltage. Therefore, since the emitter of the transistor 69 of the gate circuit 10 has the L voltage and the base has the H voltage due to the bias from the point A, the transistor 69 is turned on, the transistor 43 of the memory circuit 5 is turned off, and the transistor 42 is turned on. Is turned on, and the Q circuit of the memory circuit 5 becomes H voltage.
Therefore, the other memory circuits 6, 7, 8 and 9 are in an inverted state.
このような状態において、スイッチSが押されてONにな
ると、トランジスタ92,93がONとなるので、A点,B点の
電圧がH電圧からL電圧へと変化する。そして記憶回路
5のQ出力がH電圧であるので、ゲート回路11のトラン
ジスタ73のベースもH電圧で、またエミッタはB点に接
続されているためL電圧となり、結果としてトランジス
タ73がONとなり、記憶回路6のトランジスタ49をOFFと
し、またトランジスタ48をONとする。これにより、記憶
回路6のQ出力がH電圧となって発光ダイオード206に
接続されているトランジスタ205をONとし、発光ダイオ
ード206をONとする。これと同時に、記憶回路6のQ出
力がゲート回路3のトランジスタ35のベースをH電圧と
するので、トランジスタ35はONとなり、ゲート回路3の
Q出力がL電圧となる。そのためトランジスタ202,発光
ダイオード203がOFFとすると共に、反転回路4のQ出力
はH電圧となる。In such a state, when the switch S is pressed and turned on, the transistors 92 and 93 are turned on, so that the voltage at the points A and B changes from the H voltage to the L voltage. Since the Q output of the memory circuit 5 is H voltage, the base of the transistor 73 of the gate circuit 11 is also H voltage, and since the emitter is connected to the point B, it is L voltage. As a result, the transistor 73 is turned ON, The transistor 49 of the memory circuit 6 is turned off and the transistor 48 is turned on. As a result, the Q output of the memory circuit 6 becomes H voltage, turning on the transistor 205 connected to the light emitting diode 206 and turning on the light emitting diode 206. At the same time, the Q output of the memory circuit 6 sets the base of the transistor 35 of the gate circuit 3 to the H voltage, so that the transistor 35 is turned on and the Q output of the gate circuit 3 becomes the L voltage. Therefore, the transistor 202 and the light emitting diode 203 are turned off, and the Q output of the inverting circuit 4 becomes H voltage.
一方、記憶回路6のQ出力はH電圧となり、ゲート回路
12のトランジスタ77のエミッタをH電圧、またベース
は、抵抗を介してトランジスタ92のONによってL電圧に
なっているA点に接続されているので、トランジスタ77
はOFFのままであり、そのため記憶回路7の状態には変
化がない。また、ゲート回路13のトランジスタ81のベー
スには記憶回路7Qの出力のL電圧が印加されているの
で、トランジスタ81がOFFのため、他の記憶回路8,9の状
態にも変化が生じない。On the other hand, the Q output of the memory circuit 6 becomes H voltage, and the gate circuit
Since the emitter of the 12th transistor 77 is connected to the H voltage, and the base is connected to the point A which is at the L voltage by the ON of the transistor 92 via a resistor,
Remains OFF, so the state of the memory circuit 7 does not change. Further, since the L voltage of the output of the memory circuit 7Q is applied to the base of the transistor 81 of the gate circuit 13, since the transistor 81 is OFF, the states of the other memory circuits 8 and 9 do not change.
一方、スイッチSを押したままでは反転回路4のQ出力
がH電圧になっているが、ゲート回路10のトランジスタ
69のベースが抵抗71を介してA点のL電圧となっている
ので、トランジスタ69はOFFであり、記憶回路5のQ出
力の状態はスイッチSを押す前のH電圧のままで変化し
ない。すなわち、スイッチSを押すことによって、表示
器の発光ダイオード203がONからOFFに、発光ダイオード
206がOFFからONに変化し、発光ダイオード209はOFFのま
まである。そして、ゲート回路3のQ出力はH電圧から
L電圧に、記憶回路6のQ出力はL電圧からH電圧に変
化し、記憶回路5のQ出力はH電圧のままであり、また
記憶回路7,8,9のQ出力はL電圧のままである。On the other hand, the Q output of the inverting circuit 4 is at the H voltage when the switch S is held down.
Since the base of 69 is at the L voltage at the point A via the resistor 71, the transistor 69 is OFF and the Q output state of the memory circuit 5 remains at the H voltage before the switch S is pushed and does not change. That is, by pressing the switch S, the light emitting diode 203 of the display is turned from ON to OFF,
206 changes from OFF to ON, and the light emitting diode 209 remains OFF. Then, the Q output of the gate circuit 3 changes from the H voltage to the L voltage, the Q output of the memory circuit 6 changes from the L voltage to the H voltage, the Q output of the memory circuit 5 remains the H voltage, and the memory circuit 7 The Q outputs of 8, 8 and 9 remain at the L voltage.
次にスイッチSを離して接点をOFFにすると、トランジ
スタ92,93がOFFとなり、A点,B点がH電圧、すなわち抵
抗270,271を介して印加されているF点の電圧となるの
で、ゲート回路12のトランジスタ78のベースがH電圧と
なり、エミッタはL電圧である。すなわち、このトラン
ジスタ78のエミッタが、記憶回路6の出力、すなわち
トランジスタ48のコレクタに接続されていて、かつトラ
ンジスタ48がON状態となっていてL電圧となっているた
めである。このため、トランジスタ78はONとなり、記憶
回路7のトランジスタ55をOFF、トランジスタ54をONに
して記憶回路7のQ出力はH電圧になる。この記憶回路
7のQ出力であるH電圧は、ゲート回路13のトランジス
タ81のベースをH電圧とするが、トランジスタ81のエミ
ッタにはB点のH電圧が印加されているので、トランジ
スタ81はOFFのままであり、したがって記憶回路8の状
態は変化しない。Next, when the contact is turned off by releasing the switch S, the transistors 92 and 93 are turned off, and the points A and B become the H voltage, that is, the voltage at the point F applied through the resistors 270 and 271. The base of the 12th transistor 78 has an H voltage, and the emitter has an L voltage. That is, the emitter of the transistor 78 is connected to the output of the memory circuit 6, that is, the collector of the transistor 48, and the transistor 48 is in the ON state to have the L voltage. Therefore, the transistor 78 is turned on, the transistor 55 of the memory circuit 7 is turned off, the transistor 54 is turned on, and the Q output of the memory circuit 7 becomes H voltage. The H voltage, which is the Q output of the memory circuit 7, makes the base of the transistor 81 of the gate circuit 13 the H voltage. However, since the H voltage at the point B is applied to the emitter of the transistor 81, the transistor 81 is turned off. Therefore, the state of the memory circuit 8 does not change.
一方、ゲート回路3のQ出力がL電圧であるため、ゲー
ト回路10のトランジスタ68のエミッタがL電圧となり、
ベースがH電圧となるので、トランジスタ68はONとな
り、記憶回路5のトランジスタ42はOFF、トランジスタ4
3はONとなり、記憶回路5のQ出力はH電圧からL電圧
に変化する。このため、スイッチSを離してOFFとする
ことによって、記憶回路6,7のQ出力がH電圧となり、
ゲート回路3のQ出力、記憶回路5,8,9のQ出力がL電
圧となり、表示器の発光ダイオード206のみがONに、他
の発光ダイオード203,209はOFFである。On the other hand, since the Q output of the gate circuit 3 is L voltage, the emitter of the transistor 68 of the gate circuit 10 becomes L voltage,
Since the base becomes H voltage, the transistor 68 is turned on, the transistor 42 of the memory circuit 5 is turned off, and the transistor 4 is turned on.
3 is turned on, and the Q output of the memory circuit 5 changes from H voltage to L voltage. Therefore, when the switch S is released and turned off, the Q outputs of the memory circuits 6 and 7 become H voltage,
The Q output of the gate circuit 3 and the Q outputs of the storage circuits 5, 8 and 9 become L voltage, and only the light emitting diode 206 of the display is turned on and the other light emitting diodes 203 and 209 are turned off.
次に、またスイッチSを押すと、前述の場合と同様の動
作により記憶回路8のQ出力がゲート回路13によってL
電圧からH電圧へと変化し、トランジスタ208と発光ダ
イオード209がONとなる。このときゲート回路3のトラ
ンジスタ35がONからOFFになり、トランジスタ34がONと
なるので、ゲート回路3のQ出力はL電圧のままであ
る。Next, when the switch S is pressed again, the Q output of the memory circuit 8 is set to L by the gate circuit 13 by the same operation as described above.
The voltage changes to the H voltage, and the transistor 208 and the light emitting diode 209 are turned on. At this time, the transistor 35 of the gate circuit 3 is turned from ON to OFF and the transistor 34 is turned ON, so that the Q output of the gate circuit 3 remains at the L voltage.
そして、次にスイッチを離してOFFとすると、記憶回路
9のQ出力がゲート回路14によってL電圧からH電圧と
なり、記憶回路7のQ出力がゲート回路12によってH電
圧からL電圧へと変化する。Then, when the switch is released and turned off next, the Q output of the memory circuit 9 is changed from the L voltage to the H voltage by the gate circuit 14, and the Q output of the memory circuit 7 is changed from the H voltage to the L voltage by the gate circuit 12. .
さらに、スイッチを押して3回目のONにすると、記憶回
路8のQ出力がゲート回路13によってH電圧からL電圧
に変化するので、表示器である発光ダイオード209がOFF
となり、またゲート回路3のトランジスタ34がOFFとな
って、そのQ出力がL電圧からH電圧になる。そのため
トランジスタ202,表示器203がONする。Further, when the switch is pressed to turn it on for the third time, the Q output of the memory circuit 8 is changed from the H voltage to the L voltage by the gate circuit 13, so that the light emitting diode 209, which is an indicator, is turned off.
Then, the transistor 34 of the gate circuit 3 is turned off, and its Q output changes from the L voltage to the H voltage. Therefore, the transistor 202 and the display 203 are turned on.
次にスイッチSを離してOFFとすると、記憶回路9のQ
出力がゲート回路14によってH電圧からL電圧にリセッ
トされ、記憶回路5のQ出力はゲート回路10によってH
電圧からL電圧に変化し、これにより最初のリセット状
態となる。このような状態で、スイッチSをさらに押す
と、前述のように発光ダイオード203から206へ、そして
209へと順番にONされる。Next, when the switch S is released and turned off, Q of the memory circuit 9
The output is reset from the H voltage to the L voltage by the gate circuit 14, and the Q output of the memory circuit 5 is set to H by the gate circuit 10.
The voltage changes from the L voltage to the L voltage, which causes the initial reset state. When the switch S is further pressed in such a state, as described above, the light emitting diodes 203 to 206, and
It turns on in order to 209.
このとき、第6図のように第1の記憶回路5,第3と第5
の記憶回路7,9、およびゲート回路10,12,14が、もし存
在しない場合を考えると、スイッチSが押されるとゲー
ト回路3のQ出力がH電圧の時はトランジスタ73がON
し、記憶回路6内のトランジスタ49がOFF、トランジス
タ48がONとなり、Q出力がH電圧となり、ゲート回路3
のQ出力がL電圧となる。そして記憶回路6のQ出力が
H電圧となったためにトランジスタ81がONし、記憶回路
8内のトランジスタ61がOFF、トランジスタ60がONとな
り、記憶回路8のQ出力もH電圧となってしまう。その
ためスイッチSの1回の操作によって記憶回路6と8の
両方のQ出力がH電圧になるという誤動作をし、発光ダ
イオード205,208の両方が点灯してしまうことになる。At this time, as shown in FIG. 6, the first memory circuit 5, the third memory 5
Considering the case where the memory circuits 7 and 9 and the gate circuits 10, 12 and 14 do not exist, when the switch S is pressed, the transistor 73 is turned on when the Q output of the gate circuit 3 is H voltage.
Then, the transistor 49 in the memory circuit 6 is turned off, the transistor 48 is turned on, the Q output becomes the H voltage, and the gate circuit 3
Q output becomes the L voltage. Then, since the Q output of the memory circuit 6 becomes the H voltage, the transistor 81 is turned on, the transistor 61 in the memory circuit 8 is turned off, the transistor 60 is turned on, and the Q output of the memory circuit 8 also becomes the H voltage. Therefore, a single operation of the switch S causes a malfunction in which the Q outputs of both the memory circuits 6 and 8 become the H voltage, and both the light emitting diodes 205 and 208 are turned on.
しかし、この本発明においては、スイッチSのONにより
状態が変化される第2と第4の記憶回路6,8に対して、
スイッチSが離されてOFFとなったときに状態が変化す
る第1と第3と第5の記憶回路5,7,9も設けられている
ので、常に表示器を1個だけONとし、誤動作が防止され
ている。However, in the present invention, for the second and fourth memory circuits 6 and 8 whose states are changed by turning on the switch S,
Since the first, third, and fifth memory circuits 5, 7, 9 that change the state when the switch S is released and turned OFF are also provided, only one display unit is always turned ON and malfunction Is prevented.
次に、このように構成された磁気記録再生装置の制御回
路の動作を説明する。磁気録音テープには、第2図
(a)に示されたような録音部と無録音部とが存在する
ので、このような磁気テープが図示されない磁気記録再
生部で再生されて、再生信号入力端子1に入力される
と、無記録部検出信号発生回路2からは第2図(b)に
示されるように無録音部において正のパルス信号が出力
され、D点に印加される。今、第2の記憶装置を構成し
ている記憶回路8,9のQ出力がH電圧で発光ダイオード2
09がONの状態において、無録音部の存在によってD点に
正のパルス信号が印加されたとすると、トランジスタ9
5,97がONとなるので、A点およびC点がL電圧となる。
一方、記憶回路9のQ出力はH電圧であるので、ゲート
回路15のトランジスタ88のベース電圧がH電圧で、エミ
ッタがL電圧となっており、そのためトランジスタ88が
ONとなり、記憶回路6のトランジスタ49のベースはL電
圧となり、記憶回路6のQ出力をH電圧とする。これに
より、トランジスタ205,発光ダイオード206がONとな
る。同時に記憶回路9のQ出力は、ゲート回路13のトラ
ンジスタ82のベースをH電圧、エミッタをA点のL電圧
にするため、トランジスタ82がONとなり、記憶回路8の
トランジスタ60のベースをL電圧とするので、記憶回路
8はリセットされてQ出力はL電圧となり、トランジス
タ208、発光ダイオード209がOFFとなる。Next, the operation of the control circuit of the magnetic recording / reproducing apparatus configured as described above will be described. Since the magnetic recording tape has a recording section and a non-recording section as shown in FIG. 2 (a), such a magnetic tape is reproduced by a magnetic recording / reproducing section (not shown) to input a reproduction signal. When input to the terminal 1, the non-recording portion detection signal generating circuit 2 outputs a positive pulse signal in the non-recording portion as shown in FIG. Now, when the Q output of the memory circuits 8 and 9 which constitute the second memory device is the H voltage, the light emitting diode 2
If a positive pulse signal is applied to point D due to the presence of an unrecorded part when 09 is ON, the transistor 9
Since 5,97 is turned on, points A and C are at the L voltage.
On the other hand, since the Q output of the memory circuit 9 is the H voltage, the base voltage of the transistor 88 of the gate circuit 15 is the H voltage and the emitter of the memory circuit 9 is the L voltage.
When turned on, the base of the transistor 49 of the memory circuit 6 becomes L voltage, and the Q output of the memory circuit 6 becomes H voltage. As a result, the transistor 205 and the light emitting diode 206 are turned on. At the same time, the Q output of the memory circuit 9 sets the base of the transistor 82 of the gate circuit 13 to the H voltage and the emitter of the gate circuit 13 to the L voltage of the point A. Therefore, the transistor 82 is turned on and the base of the transistor 60 of the memory circuit 8 is set to the L voltage. Therefore, the memory circuit 8 is reset, the Q output becomes the L voltage, and the transistor 208 and the light emitting diode 209 are turned off.
次に無録音部に基づく正のパルス信号が無くなると、一
方の電圧から他方の電圧、例えばH電圧からL電圧にな
り、トランジスタ95がOFFとなるのでA点はH電圧とな
り、ゲート回路12のトランジスタ78のベースがH電圧
に、またトランジスタ48がONのためトランジスタ78のエ
ミッタがL電圧となるので、トランジスタ78はONとな
り、記憶回路7のトランジスタ55のベースはL電圧とな
り、記憶回路7が反転して、そのQ出力がH電圧とな
る。これと同時にゲート回路14のトランジスタ84のベー
スがH電圧に、またトランジスタ61がONなのでトランジ
スタ84のエミッタがL電圧となっているため、トランジ
スタ84がONとなり、記憶回路9のトランジスタ66のベー
スをL電圧にして記憶回路9をリセットしてQ出力をL
電圧とする。Next, when the positive pulse signal based on the non-recording portion disappears, one voltage changes to the other voltage, for example, the H voltage changes to the L voltage, and the transistor 95 is turned off. Since the base of the transistor 78 is at H voltage and the emitter of the transistor 78 is at L voltage because the transistor 48 is ON, the transistor 78 is ON, the base of the transistor 55 of the memory circuit 7 is L voltage, and the memory circuit 7 is Inversion, the Q output becomes the H voltage. At the same time, the base of the transistor 84 of the gate circuit 14 is at the H voltage, and since the transistor 61 is ON, the emitter of the transistor 84 is at the L voltage. Therefore, the transistor 84 is ON and the base of the transistor 66 of the memory circuit 9 is connected. The memory circuit 9 is reset to L voltage and the Q output is set to L
The voltage.
このように、D点に正のパルス信号を印加した後、これ
を取除くと、発光ダイオード209から発光ダイオード206
へと表示動作が移る。Thus, when the positive pulse signal is applied to the point D and then this is removed, the light emitting diode 209 to the light emitting diode 206 are removed.
The display operation moves to.
そして、次の正のパルス信号がD点に印加されると、前
述したのと同様の理由により、A点およびC点がL電圧
となり、ゲート回路11のトランジスタ74がONとなり、記
憶回路6をリセットして、これのQ出力をL電圧にす
る。これによりトランジスタ205、発光ダイオード206が
OFFとなると同時に、ゲート回路3のトランジスタ34,35
のベースがL電圧となるので、そのQ出力がH電圧とな
り、トランジスタ202,発光ダイオード203がONとなる。
そして、D点に印加されていた正のパルス信号がなくな
ると、A点,C点がH電圧となり、また反転回路4のQ出
力がL電圧であるので、ゲート回路10のトランジスタ69
がONとなる。これにより、記憶回路5のQ出力がH電圧
に、出力がL電圧となる。Then, when the next positive pulse signal is applied to the point D, the points A and C become the L voltage, the transistor 74 of the gate circuit 11 is turned on, and the memory circuit 6 is turned on for the same reason as described above. Reset to bring its Q output to the L voltage. As a result, the transistor 205 and the light emitting diode 206
At the same time when it is turned off, the transistors 34 and 35 of the gate circuit 3
Since its base has an L voltage, its Q output has an H voltage, and the transistor 202 and the light emitting diode 203 are turned ON.
Then, when the positive pulse signal applied to the point D disappears, the points A and C become the H voltage, and the Q output of the inverting circuit 4 becomes the L voltage.
Turns on. As a result, the Q output of the memory circuit 5 becomes the H voltage and the output becomes the L voltage.
今までは、表示器である発光ダイオード206,209がONし
ているときには、記憶回路5の出力はH電圧であった
ので、トランジスタ100がONとなっており、そのためD
点に印加された正のパルス信号は抵抗98と抵抗99の中点
でアースされ、テープレコーダの駆動回路17には、この
正のパルス信号が入力されなかった。Until now, when the light emitting diodes 206 and 209 which are indicators were turned on, the output of the memory circuit 5 was at the H voltage, so the transistor 100 was turned on.
The positive pulse signal applied to the point was grounded at the midpoint between the resistors 98 and 99, and the positive pulse signal was not input to the drive circuit 17 of the tape recorder.
そして、前述の第2回目の正のパルス信号が印加されて
いる間は、表示器が206から203にそのON動作が移動して
も、記憶回路5の出力はH電圧のままなので、トラン
ジスタ100がONのままであって、D点の正のパルス信号
は駆動回路17に入力されなかった。While the second positive pulse signal is being applied, the output of the memory circuit 5 remains at the H voltage even if the ON operation of the display moves from 206 to 203. Is still ON and the positive pulse signal at the point D was not input to the drive circuit 17.
ところが、第2回目の正のパルス信号がなくなって、第
3回目の正のパルス信号がD点に印加されたときには、
記憶回路5の出力がL電圧となっているので、トラン
ジスタ100はOFFの状態となっており、そのため正のパル
ス信号が駆動回路17に入力され、トランジスタ101がON
となり、テープレコーダの動作切換えを行なうプランジ
ャー102に駆動電流が流れて、プランジャー102が作動す
る。このプランジャーの作動により、テープレコーダの
動作を、一般にキュー、レビューと呼ばれている高速再
生動作から通常の再生動作に切換えたり、もしくは停止
させたりする。すなわち、前述したように、スイッチS
を操作して、第3番目の表示器である発光ダイオード20
9をON状態に設定しておけば、第3回目の正のパルス信
号、換言すれば3つ目の無録音部でテープレコーダの動
作を高速再生から通常再生に切換えたり、停止させたり
することが自動的に行なわれ、例えば音楽等が録音され
ているテープであれば曲の頭出し動作に使用できる。However, when the second positive pulse signal disappears and the third positive pulse signal is applied to point D,
Since the output of the memory circuit 5 is at the L voltage, the transistor 100 is in the OFF state, so that a positive pulse signal is input to the drive circuit 17 and the transistor 101 is turned ON.
Then, a drive current flows through the plunger 102 that switches the operation of the tape recorder, and the plunger 102 operates. By the operation of this plunger, the operation of the tape recorder is switched from a high-speed reproduction operation generally called cue or review to a normal reproduction operation, or stopped. That is, as described above, the switch S
By operating the light emitting diode 20 which is the third indicator.
If 9 is set to ON, the third positive pulse signal, in other words, switching the tape recorder operation from high-speed playback to normal playback or stopping it in the third non-recording section Is automatically performed and, for example, a tape on which music or the like is recorded can be used for the cueing operation of a song.
そして、第3回目の正のパルス信号が入力されてきたと
きには、記憶回路6,7,8,9のQ出力はL電圧なので、記
憶回路5のQ出力はH電圧のままで変化しない。この状
態は、第4回目の正のパルス信号、第5回目の正のパル
ス信号が入力されてきても第3回目と同じ動作を行なっ
て、正のパルス信号が駆動回路17に印加され、記憶回路
6,7,8,9と記憶回路5の状態は変化しないので、第1の
表示器である発光ダイオード203がONのままである。When the third positive pulse signal is input, the Q outputs of the storage circuits 6, 7, 8 and 9 are at the L voltage, so the Q output of the storage circuit 5 remains at the H voltage and does not change. In this state, even if the fourth positive pulse signal and the fifth positive pulse signal are input, the same operation as the third operation is performed, the positive pulse signal is applied to the drive circuit 17, and the memory is stored. circuit
Since the states of 6, 7, 8, 9 and the memory circuit 5 do not change, the light emitting diode 203 which is the first display remains ON.
以上、説明したように、本実施例においては、第1の表
示器203がONされているときには、第1番目の無録音部
で駆動回路17が動作し、また第2の表示器206がONされ
ているときには第2番目の無録音部で、第3の表示器20
9がONされているときには第3番目の無録音部で駆動回
路17が作動され、テープレコーダの動作を変更させるこ
とが可能となる。As described above, in the present embodiment, when the first indicator 203 is turned on, the drive circuit 17 operates in the first unrecorded section, and the second indicator 206 is turned on. The second non-recording part, the third indicator 20
When 9 is turned on, the drive circuit 17 is operated in the third non-recording section, and the operation of the tape recorder can be changed.
以上のように、スイッチの操作による信号や無録音部に
基づく信号の一方の電圧(H又はL電圧)により、記憶
回路6,8を動作させるだけでなく、前記信号の他方の電
圧(L又はH電圧)により、記憶回路5,7,9を動作させ
るという2つの作用によって誤動作をなくすようにして
いる。As described above, not only the memory circuits 6 and 8 are operated by the voltage (H or L voltage) of one of the signal based on the switch operation and the signal based on the non-recording portion, but also the other voltage (L or L) of the signal. The H voltage) eliminates the malfunction due to the two actions of operating the memory circuits 5, 7, and 9.
次に、本発明の第2の実施例を第3図に基づいて説明す
る。この第2の実施例は、一点鎖線で囲まれた部分を集
積回路化した場合に、第4の表示器を構成する発光ダイ
オード305を追加して、第1ないし第3の表示器203,20
6,209の部分だけを使用したり、第1ないし第4の表示
器203,206,209および305を作動させられるように切換え
が可能なものである。このため、第2の実施例において
は、第1の実施例において使用されていた第4の記憶回
路8、第5の記憶回路9と同様な第6と第7の記憶回路
800,900、またゲート回路13,14,15と同様なゲート回路1
30,140,150、さらにはトランジスタ307,311,312、抵抗3
06,308,310,313を追加し、リセット回路18にトランジス
タ316,抵抗317を、ゲート回路3にトランジスタ318,抵
抗319を追加している。このような構成においてスイッ
チSを押して第1,第2,第3の発光ダイオード203,206,20
9がONになるまでの動作は、第1の実施例と同じ動作を
行なう。そして、端子304が抵抗306を介してH電圧にさ
れているので、スイッチSを3回目に押すとトランジス
タ311がONとなり、トランジスタ311のコレクタがL電圧
となって、ゲート回路130によって記憶回路800のQ出力
がH電圧となる。これによって、トランジスタ307およ
び第4の表示器である発光ダイオード305がONとなると
共に、ゲート回路13によって記憶回路8のQ出力がL電
圧となる。Next, a second embodiment of the present invention will be described with reference to FIG. In the second embodiment, when the portion surrounded by the alternate long and short dash line is made into an integrated circuit, a light emitting diode 305 which constitutes a fourth display is added to the first to third display 203, 20.
It is possible to use only part 6,209 or switch it so that the first to fourth indicators 203, 206, 209 and 305 can be activated. Therefore, in the second embodiment, sixth and seventh memory circuits similar to the fourth memory circuit 8 and the fifth memory circuit 9 used in the first embodiment.
Gate circuit 1 similar to 800,900 and gate circuits 13,14,15
30,140,150, further transistors 307,311,312, resistor 3
06, 308, 310, 313 are added, a transistor 316 and a resistor 317 are added to the reset circuit 18, and a transistor 318 and a resistor 319 are added to the gate circuit 3. In such a structure, the switch S is pressed to press the first, second and third light emitting diodes 203, 206, 20.
The operation until 9 is turned on is the same as that of the first embodiment. Since the terminal 304 is set to the H voltage via the resistor 306, when the switch S is pressed the third time, the transistor 311 is turned on, the collector of the transistor 311 becomes the L voltage, and the gate circuit 130 causes the memory circuit 800 to operate. Q output of becomes the H voltage. As a result, the transistor 307 and the light emitting diode 305 serving as the fourth indicator are turned on, and the gate circuit 13 causes the Q output of the memory circuit 8 to be an L voltage.
次に、スイッチSを離してOFFにすると記憶回路9のQ
出力がL電圧となり、記憶回路900のQ出力がH電圧と
なる。そして、次にスイッチを押すと第4の表示器であ
る発光ダイオード305がOFFとなって、第1の発光ダイオ
ード203がONとなる。このようにして、スイッチSの操
作によって4つの表示器を順次、ONにすることができ
る。Next, when the switch S is released and turned off, Q of the memory circuit 9
The output becomes the L voltage, and the Q output of the memory circuit 900 becomes the H voltage. Then, when the switch is pushed next time, the light emitting diode 305 which is the fourth indicator is turned off and the first light emitting diode 203 is turned on. In this way, by operating the switch S, the four indicators can be sequentially turned on.
また、第4の表示器の端子304に接続されている発光ダ
イオード305と抵抗306とを除去して、この端子304をア
ースしてL電圧にすると、トランジスタ312がOFFに保持
されたままなので、スイッチSを操作しても記憶回路80
0,900のQ出力はL電圧のままで、第4の発光ダイオー
ド305はONとはならず、表示器は第1,第2,第3,第1,第2,
…のサイクルで、第1の実施例と同じように動作する。
すなわち、第2の実施例においては、端子304を操作す
るだけで表示器の個数を4個と3個とのいずれかに切換
えられるので、制御回路を集積回路化した場合のように
端子数が少ないときにも、動作形態を切替えることがで
きて非常に便利である。なお、端子の数が多い場合に
は、トランジスタ312のベースを他の独立した端子に接
続しておけばよい。Further, when the light emitting diode 305 and the resistor 306 connected to the terminal 304 of the fourth indicator are removed and the terminal 304 is grounded to the L voltage, the transistor 312 remains held OFF. Even if the switch S is operated, the memory circuit 80
The Q output of 0,900 remains at the L voltage, the fourth light emitting diode 305 does not turn on, and the indicators are the 1st, 2nd, 3rd, 1st, 2nd,
The cycle operates as in the first embodiment.
That is, in the second embodiment, the number of display devices can be switched to either 4 or 3 simply by operating the terminal 304, so that the number of terminals can be reduced as in the case where the control circuit is integrated. Even when the number is small, it is very convenient because the operation mode can be switched. Note that when the number of terminals is large, the base of the transistor 312 may be connected to another independent terminal.
そして、前述したように、ゲート回路3にはトランジス
タ318と抵抗319とが追加されていて、記憶回路6,8,800
のQ出力がL電圧であるときにゲート回路3のQ出力は
H電圧となるように構成されている。またリセット回路
18にトランジスタ316と抵抗317とを追加することによ
り、電源+Bを投入したときに記憶回路800がリセット
される。As described above, the transistor 318 and the resistor 319 are added to the gate circuit 3, and the memory circuit 6,8,800 is added.
The Q output of the gate circuit 3 is configured to be the H voltage when the Q output of is the L voltage. Also reset circuit
By adding the transistor 316 and the resistor 317 to 18, the memory circuit 800 is reset when the power supply + B is turned on.
次に、このように構成された制御回路の動作を説明す
る。今、スイッチSの操作によって第4の表示器305がO
Nしているとする。このときD点に前述のような正のパ
ルス信号が印加されると、第3の表示器209がONし、4
番目の正のパルス信号で駆動回路17にD点の正のパルス
信号が入力され、前述のようにプランジャー102が駆動
されることになる。Next, the operation of the control circuit thus configured will be described. Now, by operating the switch S, the fourth display 305 is turned on.
Suppose you have N. At this time, when the positive pulse signal as described above is applied to the point D, the third display 209 is turned on and 4
The positive pulse signal at point D is input to the drive circuit 17 with the th positive pulse signal, and the plunger 102 is driven as described above.
なお、スイッチSの部分に、第4図に示されたような抵
抗501,503およびコンデンサ502で構成された微分回路を
設けると、第5図に示されるような、スイッチS′を押
すと発生するH電圧のパルス、もしくはスイッチS′を
離したときに生じるL電圧のパルスによって、トランジ
スタ92,93,311を制御することが可能となり、トランジ
スタ92,93,311を過大電力による破損から保護すること
ができる。If the switch S is provided with a differentiating circuit composed of resistors 501 and 503 and a capacitor 502 as shown in FIG. 4, H generated when the switch S'is pushed as shown in FIG. The voltage pulse or the L voltage pulse generated when the switch S ′ is released makes it possible to control the transistors 92, 93 and 311 and protect the transistors 92, 93 and 311 from damage due to excessive power.
以上説明したように第1回路と、第1の記憶回路と、少
なくとも2つの記憶装置と、無記録部検出信号発生回路
と、第1,第2,第3の表示回路を有し、前記2つの記憶装
置は、2つの記憶回路を設けることにより、スイッチの
操作と無記録部信号によって所望の曲の頭出しを簡単に
選曲でき、しかも誤動作をなくせるものである。As described above, the first circuit, the first memory circuit, at least two memory devices, the non-recording section detection signal generation circuit, and the first, second, and third display circuits are provided, and By providing two storage circuits, one storage device can easily select the beginning of a desired piece of music by operating a switch and a non-recording section signal, and can eliminate malfunctions.
第1図は、本発明の磁気記録再生装置の制御回路の第1
の実施例を示すための回路図、第2図は、磁気テープの
録音形態と無記録部検出信号発生回路の出力との関係を
示す図、第3図は、本発明の磁気記録再生装置の制御回
路の第2の実施例を示すための回路図、第4図は、スイ
ッチ部の他の実施例を示す回路図、第5図はその出力を
示すための波形図、第6図は実施例の説明のための回路
図、第7図は従来例の回路図である。 1……再生信号入力端子、2……無記録部検出信号発生
回路、3……ゲート回路、4……反転回路、5……第1
の記憶回路、6……第2の記憶回路、7……第3の記憶
回路、8……第4の記憶回路、9……第5の記憶回路、
10〜15……ゲート回路、16……電源回路、17……駆動回
路、18……リセット回路、800……第6の記憶回路、900
……第7の記憶回路、130,140,150……ゲート回路、20
3,206,209,305……発光ダイオード、S……スイッチ。FIG. 1 shows the first part of the control circuit of the magnetic recording / reproducing apparatus of the present invention.
2 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing the relationship between the recording mode of the magnetic tape and the output of the non-recording portion detection signal generating circuit, and FIG. 3 is a diagram of the magnetic recording / reproducing apparatus of the present invention. FIG. 4 is a circuit diagram showing a second embodiment of the control circuit, FIG. 4 is a circuit diagram showing another embodiment of the switch section, FIG. 5 is a waveform diagram showing its output, and FIG. FIG. 7 is a circuit diagram for explaining an example, and FIG. 7 is a circuit diagram of a conventional example. 1 ... Reproduction signal input terminal, 2 ... Non-recording part detection signal generating circuit, 3 ... Gate circuit, 4 ... Inversion circuit, 5 ... First
Memory circuit, 6 ... second memory circuit, 7 ... third memory circuit, 8 ... fourth memory circuit, 9 ... fifth memory circuit,
10 to 15 ... Gate circuit, 16 ... Power circuit, 17 ... Driving circuit, 18 ... Reset circuit, 800 ... Sixth memory circuit, 900
...... Seventh memory circuit, 130,140,150 …… Gate circuit, 20
3,206,209,305 …… Light emitting diode, S …… Switch.
Claims (1)
第2状態に反転するか或いは第2状態から第1状態に反
転して、次の入力信号が入力するまでこの状態を記憶保
持する第1記憶回路と第2記憶回路と第3記憶回路と第
4記憶回路と第5記憶回路と、 前記第2記憶回路と第3記憶回路とからなる第1の記憶
装置と、 前記第4記憶回路と第5記憶回路とからなる第2の記憶
装置と、 表示器を動作させる第1表示回路と第2表示回路と第3
表示回路と、 前記第1表示回路以外の表示回路が動作状態でなくなっ
たときに信号を出力するように動作する第1回路と、 磁気記録再生装置の再生信号から曲と曲の間の無記録部
分を検出して信号を発生する無記録部検出信号発生回路
と、 所望の曲までの間に存在する前記無記録部の数に対応す
る数だけ操作する毎に無記録部設定用の信号を出力する
スイッチと、 前記磁気記録再生装置の動作を制御する駆動回路とを具
備し、 前記第2記憶回路の一方の出力端から前記第3記憶回路
の一方の入力端に、また前記第2記憶回路の他方の出力
端から前記第3記憶回路の他方の入力端にそれぞれ信号
を加えるように接続され、 前記第4記憶回路の一方の出力端から前記第5記憶回路
の一方の入力端に、また前記第4記憶回路の他方の出力
端から前記第5記憶回路の他方の入力端にそれぞれ信号
を加えるように接続され、 前記第1回路の一方の出力端から前記第1記憶回路の一
方の入力端に、また前記第1回路の他方の出力端から前
記第1記憶回路の他方の入力端にそれぞれ信号を加える
ように接続され、 前記第3記憶回路の一方の出力端から前記第2記憶回路
の一方の入力端に、また前記第5記憶回路の一方の出力
端から前記第4記憶回路の一方の入力端にそれぞれ信号
を加えるように接続され、 前記第1記憶回路の一方の出力端から前記第2記憶回路
の他方の入力端に、また前記第3記憶回路の一方の出力
端から前記第4記憶回路の他方の入力端にそれぞれ信号
を加えるように接続され、 前記第3記憶回路または前記第5記憶回路が第2状態に
ある場合に、前記無記録部検出信号発生回路の出力端か
ら前記無記録部検出信号発生回路の出力信号または前記
スイッチの出力端から前記無記録部設定用の信号が前記
第2記憶回路または前記第4記憶回路の一方の入力端に
加えられるように接続され、 前記第1記憶回路または前記第3記憶回路が第2状態に
ある場合に、前記スイッチの出力端から前記無記録部設
定用の信号が前記第2記憶回路または前記第4記憶回路
の他方の入力端に加えられるように接続され、 前記第2記憶回路の出力端から前記第1回路の一方の入
力端に、また前記第4記憶回路の出力端から前記第1回
路の他方の入力端にそれぞれ信号を加えるように接続さ
れ、 前記第1回路の出力端から前記第1表示回路の入力端に
信号が加えられるように接続され、前記第2記憶回路の
出力端から前記第2表示回路の入力端に信号が加えられ
るように接続され、前記第4記憶回路の出力端から前記
第3表示回路の入力端に信号が加えられるように接続さ
れ、 前記スイッチから信号が出力される毎に前記第1表示回
路と前記第2表示回路と前記第3表示回路とを1つずつ
順に動作させて、聴取中の曲から何番目の無記録部を選
択したかを表示すると共に、前記無記録部検出信号発生
回路から信号が出力される毎に前記第3表示回路と前記
第2表示回路と前記第1表示回路とを1つずつ順に動作
させ、且つ前記第1表示回路が動作しているときに前記
無記録部検出信号発生回路から信号が更に出力されると
前記駆動回路が動作することを特徴とする磁気記憶再生
装置の制御回路。1. A first state in which an output state is inverted from a first state to a second state or an input state is inverted from a second state to a first state and the state is stored and held until the next input signal is input. A first memory circuit, a second memory circuit, a third memory circuit, a fourth memory circuit, a fifth memory circuit, a first memory device including the second memory circuit and a third memory circuit, and the fourth memory circuit And a fifth memory circuit, a second memory device, a first display circuit for operating the display device, a second display circuit, and a third memory device.
A display circuit, a first circuit which operates so as to output a signal when a display circuit other than the first display circuit is no longer in an operating state, and a non-recording interval between songs from a reproduction signal of a magnetic recording / reproducing apparatus. A non-recording portion detection signal generating circuit that detects a portion and generates a signal, and a signal for setting a non-recording portion each time a number of operations corresponding to the number of non-recording portions existing up to a desired music piece is operated. A switch for outputting and a drive circuit for controlling the operation of the magnetic recording / reproducing apparatus are provided, and one output end of the second memory circuit is connected to one input end of the third memory circuit, and the second memory is also provided. The other output terminal of the circuit is connected so as to apply a signal to the other input terminal of the third memory circuit, and the one output terminal of the fourth memory circuit is connected to the one input terminal of the fifth memory circuit. Also, from the other output end of the fourth memory circuit The fifth memory circuit is connected so as to apply a signal to the other input terminal of the fifth memory circuit, from one output terminal of the first circuit to one input terminal of the first memory circuit, and the other input terminal of the first circuit. The output terminal is connected so as to apply a signal to the other input terminal of the first memory circuit, and the one output terminal of the third memory circuit is connected to the one input terminal of the second memory circuit, and the fifth memory circuit is also connected. A signal is connected from one output terminal of the memory circuit to one input terminal of the fourth memory circuit, and from one output terminal of the first memory circuit to the other input terminal of the second memory circuit. Further, the third storage circuit or the fifth storage circuit is in a second state, which is connected so as to apply a signal from one output end of the third storage circuit to the other input end of the fourth storage circuit, respectively. In this case, the non-recording portion detection signal The output signal of the non-recording part detection signal generating circuit from the output end of the raw circuit or the signal for setting the non-recording part from the output end of the switch is input to one input end of the second storage circuit or the fourth storage circuit. When the first storage circuit or the third storage circuit is in the second state, the signal for setting the non-recording portion is output from the output end of the switch. 4 memory circuit is connected to the other input terminal so that the output terminal of the second memory circuit is connected to one input terminal of the first circuit, and the output terminal of the fourth memory circuit is connected to the first circuit. Is connected to each of the other input terminals so as to apply a signal, and is connected so that a signal is applied from the output terminal of the first circuit to the input terminal of the first display circuit, and from the output terminal of the second memory circuit. Second display time Is connected so that a signal is applied to the input end of the switch, and a signal is applied from the output end of the fourth memory circuit to the input end of the third display circuit, and each time a signal is output from the switch. The first display circuit, the second display circuit, and the third display circuit are sequentially operated one by one to display the number of the non-recording section selected from the song being listened to, and the non-recording is performed. Every time a signal is output from the unit detection signal generation circuit, the third display circuit, the second display circuit, and the first display circuit are sequentially operated one by one, and the first display circuit is operating. The control circuit of the magnetic memory reproducing apparatus, wherein the drive circuit operates when a signal is further output from the non-recording portion detection signal generating circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56007238A JPH0685238B2 (en) | 1981-01-22 | 1981-01-22 | Control circuit of magnetic recording / reproducing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56007238A JPH0685238B2 (en) | 1981-01-22 | 1981-01-22 | Control circuit of magnetic recording / reproducing apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57123542A JPS57123542A (en) | 1982-08-02 |
JPH0685238B2 true JPH0685238B2 (en) | 1994-10-26 |
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ID=11660411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP56007238A Expired - Lifetime JPH0685238B2 (en) | 1981-01-22 | 1981-01-22 | Control circuit of magnetic recording / reproducing apparatus |
Country Status (1)
Country | Link |
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-
1981
- 1981-01-22 JP JP56007238A patent/JPH0685238B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS57123542A (en) | 1982-08-02 |
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