JPH0669448A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、各種電子機器に搭載さ
れるメモリー，光電変換装置，信号処理装置等の半導体
集積回路装置およびその製造方法に関し、特に静電容量
素子が組込まれている半導体装置、およびＬＤＤトラン
ジスタの製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device such as a memory, a photoelectric conversion device, a signal processing device and the like mounted in various electronic devices and a method for manufacturing the same, and more particularly to a semiconductor device incorporating a capacitance element. The present invention relates to a device and a method for manufacturing an LDD transistor.
【０００２】[0002]
【従来の技術】（従来例Ａ）半導体集積回路には、多く
の静電容量素子が組み込まれているものがある。近年集
積回路の高密度化、高速化に伴って、容量素子の小型
化、大容量化が求められている。2. Description of the Related Art (Prior Art A) Some semiconductor integrated circuits incorporate many electrostatic capacitance elements. 2. Description of the Related Art In recent years, with the increase in density and speed of integrated circuits, there is a demand for miniaturization and increase in capacity of capacitive elements.
【０００３】図６は、従来の集積回路に一般に用いられ
ているＭＯＳキャパシタの模式的断面図であり、図７は
その等価回路である。FIG. 6 is a schematic sectional view of a MOS capacitor generally used in a conventional integrated circuit, and FIG. 7 is its equivalent circuit.
【０００４】このＭＯＳキャパシタは、ｐ型基板１０１
上に埋め込まれたｎ- 層１０２の上に形成されたｎ+ 層
１０３を下部電極層とし、誘電体層１０４を介して上部
電極１０５およびｎ+ 層からの引き出し電極１０６を設
けたものである。等価回路のＡ端子およびＢ端子がそれ
ぞれ上部電極１０５および下部引き出し電極１０６に相
当する。This MOS capacitor has a p-type substrate 101.
The n + layer 103 formed on the n − layer 102 embedded above is used as a lower electrode layer, and an upper electrode 105 and an extraction electrode 106 from the n + layer are provided via a dielectric layer 104. . The A terminal and the B terminal of the equivalent circuit correspond to the upper electrode 105 and the lower lead electrode 106, respectively.
【０００５】図７の等価回路に示すように、下部電極１
０３としてｎ+ 拡散層等の導電体を用いるため、基板に
対してダイオードＤおよび容量Ｃcs等の寄生素子を持
ち、容量Ｃ1 とＢ端子間には、ｎ+ 拡散層による抵抗成
分Ｒ1 がある。また、上部電極１０５としては、一般に
Ａｌまたはポリシリコンが使用されるが、ポリシリコン
を使用した場合は、Ａ端子と容量Ｃ1 の間にポリシリコ
ンによる抵抗成分Ｒ2 が付加される。As shown in the equivalent circuit of FIG. 7, the lower electrode 1
Since a conductor such as an n + diffusion layer is used as 03, it has a parasitic element such as a diode D and a capacitance Ccs with respect to the substrate, and a resistance component R 1 due to the n + diffusion layer is present between the capacitance C 1 and the B terminal. is there. Further, Al or polysilicon is generally used for the upper electrode 105, but when polysilicon is used, a resistance component R 2 due to polysilicon is added between the A terminal and the capacitor C 1 .
【０００６】従って、ＭＯＳコンデンサを使用した場合
には、容量Ｃ1 以外に寄生素子として抵抗および容量、
ダイオードが含まれるため、それらの寄生素子の影響に
より、ＭＯＳコンデンサの周波数特性が制限される。Therefore, when the MOS capacitor is used, in addition to the capacitance C 1 , the resistance and capacitance as parasitic elements,
Since the diode is included, the frequency characteristics of the MOS capacitor are limited by the influence of those parasitic elements.
【０００７】また、容量素子の端子の一方を高インピー
ダンスで使用する場合には、寄生素子Ｃcsのため、Ｃ1
とＣcsによる容量分割が生じる。When one of the terminals of the capacitive element is used with high impedance, the parasitic element Ccs causes C 1
And Ccs causes capacity division.
【０００８】さらに、印加電圧の極性によっては、ＭＯ
Ｓ構造のＣＶ特性により容量値が電圧により変化してし
まう。Further, depending on the polarity of the applied voltage, MO
Due to the CV characteristic of the S structure, the capacitance value changes with the voltage.
【０００９】図８は集積回路に一般に用いられているｐ
ｎ接合キャパシタの模式的断面図であり、図９はその等
価回路である。このキャパシタは、ｐ型基板１０１上に
ｎ層１０２，ｐ層１０７，ｎ+ 層１０３，１０８を形成
し、誘電体層１０４を介して電極１０９と１１０とを対
向させたものである。FIG. 8 shows p which is commonly used in integrated circuits.
FIG. 9 is a schematic cross-sectional view of an n-junction capacitor, and FIG. 9 is its equivalent circuit. In this capacitor, an n layer 102, a p layer 107, and n + layers 103 and 108 are formed on a p-type substrate 101, and electrodes 109 and 110 are opposed to each other with a dielectric layer 104 in between.
【００１０】図８の構造と図９の等価回路の端子とを図
中の符号で対応させてある。端子ＸＹ間の容量はＣ2 ＋
Ｃ3 となるが、容量としてはどのｐｎ接合を用いること
も可能である。The structure of FIG. 8 and the terminals of the equivalent circuit of FIG. 9 are associated with each other by the reference numerals in the figure. The capacitance between terminals XY is C 2 +
Although it becomes C 3 , any pn junction can be used as the capacitor.
【００１１】ｐｎ接合キャパシタは、寄生抵抗および寄
生容量を含むため、その影響により周波数特性が制限さ
れるだけでなく、容量値の電圧依存性も大きい。さら
に、ｐｎ接合が逆バイアスになる場合以外に使用できな
い。Since the pn junction capacitor includes a parasitic resistance and a parasitic capacitance, not only the frequency characteristics are limited by the influence thereof, but also the capacitance value greatly depends on the voltage. Furthermore, it cannot be used except when the pn junction is reverse biased.
【００１２】図１０は、上述したＭＯＳキャパシタある
いはｐｎ接合キャパシタの欠点を改善するために考案さ
れた金属−絶縁膜−金属構造の容量素子の模式的断面図
である。FIG. 10 is a schematic cross-sectional view of a metal-insulator-metal structure capacitive element devised in order to improve the drawbacks of the MOS capacitor or the pn junction capacitor described above.
【００１３】この容量素子は半導体基板２０１上に形成
された下地金属（下部電極）２０２，層間絶縁膜２０
３，上層金属（上部電極）２０４および容量部分となる
薄い絶縁膜（誘電体層）２０５を含んでいる。This capacitor element includes a base metal (lower electrode) 202 formed on a semiconductor substrate 201 and an interlayer insulating film 20.
3. It includes an upper layer metal (upper electrode) 204 and a thin insulating film (dielectric layer) 205 which becomes a capacitance portion.
【００１４】上層および下層の金属膜としては、例えば
マグネトロンスパッタリング法により形成されるＡｌま
たはＡｌ合金，タングステン，あるいは化学気相堆積法
（ＣＶＤ法）で形成されたタングステンが用いられてい
た。容量となる薄い絶縁層２０５としては、ＣＶＤ法で
形成されたＳｉＯ2 ，Ｓｉ3 Ｎ4 ，Ｔａ2 Ｏ5 ，陽極酸
化法で形成されたＡｌ2 Ｏ3 、またはこれらの膜を組合
せて積層したものが用いられてきた。As the upper and lower metal films, for example, Al or Al alloy formed by magnetron sputtering, tungsten, or tungsten formed by chemical vapor deposition (CVD) has been used. As the thin insulating layer 205 serving as a capacitor, SiO 2 , Si 3 N 4 , Ta 2 O 5 formed by a CVD method, Al 2 O 3 formed by an anodization method, or a combination of these films is laminated. Things have been used.
【００１５】この容量素子では、寄生容量，寄生抵抗が
生じないという利点がある。This capacitive element has an advantage that parasitic capacitance and parasitic resistance do not occur.
【００１６】一方ダイナミックＲＡＭ等に使用される静
電容量素子として、図１１に示すような、ＭＯＳＦＥＴ
のドレイン側にキャパシタを接続した回路が知られてい
る。図１２はこの回路を実現する素子構造の一つであっ
て、スタック型と称される。この構造は、ｐ型基板２１
に形成されたゲート酸化膜２２上のポリシリコンゲート
２３，ソース２４，ドレイン２５，ソース電極２６，フ
ィールド酸化膜２７，酸化膜２８および層間絶縁膜２９
を有するｐＭＯＳＦＥＴのドレイン２５に接してポリシ
リコン３０を設け、誘電膜３１を介してさらにポリシリ
コン３２を設け、キャパシタを構成したものである。図
１３に示したトレンチ型および図１４に示したフィン型
は、スタック型のキャパシタの容量の増加とサイズの減
少を目的として、それぞれポリシリコン層３０Ａ，３２
Ａおよび３０Ｂ，３２Ｂの形状を図示のように変形した
ものである。On the other hand, as an electrostatic capacitance element used in a dynamic RAM or the like, a MOSFET as shown in FIG.
A circuit in which a capacitor is connected to the drain side of is known. FIG. 12 shows one of element structures for realizing this circuit and is called a stack type. This structure has a p-type substrate 21
Formed on the gate oxide film 22, a polysilicon gate 23, a source 24, a drain 25, a source electrode 26, a field oxide film 27, an oxide film 28 and an interlayer insulating film 29.
The polysilicon 30 is provided in contact with the drain 25 of the pMOSFET having the above structure, and the polysilicon 32 is further provided via the dielectric film 31 to form a capacitor. The trench type shown in FIG. 13 and the fin type shown in FIG. 14 are formed on the polysilicon layers 30A and 32A, respectively, for the purpose of increasing the capacitance and decreasing the size of the stack type capacitor.
The shapes of A, 30B and 32B are modified as shown.
【００１７】半導体回路の中で記憶素子（以下、メモリ
セルという）は、例えば図１５に示すような回路構成の
ものが知られている。このようなメモリセルの模式的断
面図を図１６に示す。図１６に示すように、メモリセル
に組み込まれた容量素子としてのキャパシタＣは下部電
極３０と上部電極３２と両電極３０と３２間に形成され
ている誘電体膜３１とから構成されている。A memory element (hereinafter referred to as a memory cell) in a semiconductor circuit has a circuit configuration as shown in FIG. 15, for example. A schematic cross-sectional view of such a memory cell is shown in FIG. As shown in FIG. 16, a capacitor C as a capacitive element incorporated in a memory cell is composed of a lower electrode 30, an upper electrode 32, and a dielectric film 31 formed between both electrodes 30 and 32.
【００１８】このようなメモリセルに対して高集積化が
要求される場合には、各ビットにおける容量部分として
のキャパシタＣの平面積を縮小化する必要がある。メモ
リセルを正常に動作させるには、例えばＤＲＡＭのセラ
ミックパッケージから放射されるα線によるソフトエラ
ーに対する耐性を確保するために約２００ｆＣの電荷量
をキャパシタＣに蓄積する必要がある。この電荷量から
電源電圧を５Ｖとし、キャパシタＣのソース・アース間
容量をＣS で表すと、 ＣS ≧４０ｆＦ となる。誘電体膜３１が一般的なＳｉ酸化膜である場
合、Ｓｉ酸化膜に対する信頼性から誘電体膜３１に印加
可能な電界ＥはＥ＜５ＭＶ／ｃｍ程度であることが知ら
れている。このため電源電圧の半分の電圧を印加する方
法を用いた場合に誘電体膜として十分に使用できるＳｉ
酸化膜の厚さは５０Åであるとされる。Ｓｉ酸化膜の比
誘電率εｒは３．７であるからＣS ≧４０ｆＦを実現す
るためにキャパシタＣの平面積として６μｍ2 以上確保
する必要がある。このように大きな平面積を有するキャ
パシタＣを具備したメモリセルは、上述したような近年
の高集積化の要求に対応できない。そこで、積層構造の
キャパシタＣを例えば図１６に示すように下に凸の形
状、あるいは上に凸の形状として、キャパシタＣの投影
平面積を拡大させることなく、その表面積を増加させ
て、必要な容量を確保できるようにしていた。When high integration is required for such a memory cell, it is necessary to reduce the plane area of the capacitor C as a capacitance portion in each bit. In order to operate the memory cell normally, it is necessary to store a charge amount of about 200 fC in the capacitor C in order to ensure resistance to a soft error due to α-rays emitted from the ceramic package of DRAM. Assuming a 5V power supply from the charge amount, when representing the source-to-earth capacitance of the capacitor C in C S, the C S ≧ 40 fF. When the dielectric film 31 is a general Si oxide film, it is known that the electric field E that can be applied to the dielectric film 31 is about E <5 MV / cm because of the reliability of the Si oxide film. For this reason, Si that can be sufficiently used as a dielectric film when a method of applying a voltage half the power supply voltage is used.
The thickness of the oxide film is said to be 50Å. Since the relative permittivity εr of the Si oxide film is 3.7, it is necessary to secure the plane area of the capacitor C of 6 μm 2 or more in order to realize C S ≧ 40 fF. The memory cell including the capacitor C having such a large plane area cannot meet the recent demand for higher integration as described above. Therefore, the capacitor C having a laminated structure is formed to have a downward convex shape or an upward convex shape as shown in FIG. 16, for example, to increase the surface area of the capacitor C without increasing the projected plane area of the capacitor C. I was able to secure the capacity.
【００１９】（従来例Ｂ）また、従来、ＬＤＤトランジ
スタのサイドウォール（スペーサ）は、シリコンウエハ
全面にＣＶＤ法により酸化膜を形成した後、異方性ドラ
イエッチング（エッチバック）を行なうことにより形成
されている。(Conventional Example B) Conventionally, the sidewalls (spacers) of LDD transistors are formed by forming an oxide film on the entire surface of a silicon wafer by a CVD method and then performing anisotropic dry etching (etchback). Has been done.
【００２０】（従来例Ｃ）また半導体を用いた電子デバ
イスや集積回路は、微細化によって、その高性能化、高
集積化を実現してきた。最小加工寸法は現在の市販４Ｍ
ｂｉｔＤＲＡＭで０．８μｍ、試作レベルではゲート長
０．０７μｍのＭＯＳＦＥＴが報告されている。さらに
加工寸法が０．１μｍ以下になると電子波干渉やトンネ
ル現象が顕著となり、新しい物理現象に基づく電子デバ
イスが実現されると考えられる。(Conventional Example C) Further, electronic devices and integrated circuits using semiconductors have realized high performance and high integration by miniaturization. The minimum processing size is the current commercial 4M
A MOSFET having a bit DRAM of 0.8 μm and a gate length of 0.07 μm has been reported at a prototype level. Further, when the processing dimension becomes 0.1 μm or less, electron wave interference and tunnel phenomenon become remarkable, and it is considered that an electronic device based on a new physical phenomenon will be realized.
【００２１】現状の電子デバイスや集積回路の微細化、
あるいは新しい物理現象に基づく電子デバイスを可能と
するためには、０．２μｍ以下の安定した微細加工技術
を確立しなければならない。Miniaturization of current electronic devices and integrated circuits,
Alternatively, in order to enable electronic devices based on new physical phenomena, stable microfabrication technology of 0.2 μm or less must be established.
【００２２】従来の微細加工技術では有機レジスト膜を
利用し、この有機レジスト膜をエッチングマスクとして
エッチングを行なっている。図２４を用いてこの工程に
ついて概説し、微細化を目指す際の問題点を明らかにす
る。In the conventional fine processing technique, an organic resist film is used and etching is performed using this organic resist film as an etching mask. This process will be outlined with reference to FIG. 24 to clarify the problems when aiming for miniaturization.
【００２３】図２４（ａ）のように基体４０１上に薄膜
４０２が形成されているとする。基体４０１は、Ｓｉ基
板であったり、ＳｉＯ2 の形成されたＳｉウエハであ
る。薄膜４０２は、Ａｌ（アルミニウム）などの金属や
ＢＰＳＧ，ＰＳＧなどの絶縁膜である。薄膜４０２の厚
さは、０．１ないし２μｍ程度の厚さを有する。このよ
うな基体４０１，４０２上に有機レジスト４０３が塗布
されている。有機レジスト４０３としては、ＡＺ１３５
０，ＰＦＰＲ，ＴＳＭＲ，ＰＭＭＡなど良く知られてい
るものである。有機レジスト４０３の厚さは、０．１な
いし２μｍ程度の厚さである。It is assumed that the thin film 402 is formed on the substrate 401 as shown in FIG. The base 401 is a Si substrate or a Si wafer on which SiO 2 is formed. The thin film 402 is a metal such as Al (aluminum) or an insulating film such as BPSG or PSG. The thin film 402 has a thickness of about 0.1 to 2 μm. An organic resist 403 is applied on such bases 401 and 402. As the organic resist 403, AZ135
0, PFPR, TSMR, PMMA and the like are well known. The organic resist 403 has a thickness of about 0.1 to 2 μm.
【００２４】次に、図２４（ａ）に示す有機レジスト４
０３，薄膜４０２，基体４０１からなる基体に図２４
（ｂ）に示すように紫外光や電子線等のエネルギー線４
０５を照射する。これにより選択露出されたレジスト、
すなわちレジストパターン４０４となる紫外光や電子線
の照射範囲は、Ｌ1 の幅である。このように光や電子線
を照射された領域Ｌ1 の有機レジストは感光され現像液
に浸漬等すると、図２４（ｃ）に示すように照射部分の
み有機レジストが除去される。これにより現像されたレ
ジスト、すなわちレジストパターン４０６となる。これ
は、ポジ形レジストの場合である。ネガ形レジストの場
合は、光電子線の照射された部分の有機レジストが現象
後残ることになる。Next, the organic resist 4 shown in FIG.
03, a thin film 402, and a substrate 401 as shown in FIG.
As shown in (b), energy rays 4 such as ultraviolet light and electron rays
05 is irradiated. Resist selectively exposed by this,
That is, the irradiation range of the ultraviolet light or the electron beam which becomes the resist pattern 404 has a width of L 1 . When the organic resist in the region L 1 thus irradiated with light or an electron beam is exposed to light and immersed in a developing solution, the organic resist is removed only in the irradiated part as shown in FIG. 24 (c). As a result, the developed resist, that is, the resist pattern 406 is formed. This is the case for positive resist. In the case of a negative type resist, the organic resist in the portion irradiated with the photoelectron beam remains after the phenomenon.
【００２５】その後、図２４（ｄ）に示すエッチング工
程において有機レジスト４０８がマスクとなって、有機
レジスト４０８の開口された部分の薄膜がエッチングさ
れ、薄膜は４０７に示すようにパターニングされる。Then, in the etching step shown in FIG. 24D, the organic resist 408 is used as a mask to etch the thin film in the opened portion of the organic resist 408, and the thin film is patterned as shown in 407.
【００２６】[0026]
【発明が解決しようとする課題】（課題Ａ）従来例Ａに
前述したように、静電容量素子そのものの改良が望まれ
ることとは別に、メモリーセルにおいては、キャパシタ
の大容量化および素子面積の縮少が大きな技術的課題と
なっている。(Problem A) As described above in Conventional Example A, in addition to the desire to improve the capacitance element itself, in the memory cell, the capacitance of the capacitor is increased and the element area is increased. Is a major technical issue.
【００２７】しかしながら、上述したスタック型ではキ
ャパシタの大容量化および素子面積の縮少が両立せず、
トレンチ型ではキャパシタのリークの問題があり、フィ
ン型ではポリシリコンの形状が複雑なために製造工程が
複雑になるという問題があり、集積度が高くなるにつれ
てより低価格でメモリーセルを提供していくことが難し
いという問題があった。However, in the above-mentioned stack type, the large capacity of the capacitor and the reduction of the element area are not compatible,
The trench type has a problem of capacitor leakage, and the fin type has a problem that the manufacturing process is complicated due to the complicated shape of polysilicon. As the integration degree becomes higher, the memory cell can be provided at a lower cost. There was a problem that it was difficult to go.
【００２８】すなわち、従来技術ではキャパシタの構成
あるいは製造方法が十分ではないために、小占有面積で
かつ大容量のキャパシタを歩留まり良く形成することが
難しかった。That is, in the prior art, since the structure of the capacitor or the manufacturing method is not sufficient, it is difficult to form a capacitor having a small occupied area and a large capacity with a high yield.
【００２９】（目的Ａ）本発明の目的は、従来よりも高
集積化され高い信頼性を有する、キャパシタを有する半
導体装置を、歩留り良く製造できる半導体装置の製造方
法を提供することにある。(Object A) An object of the present invention is to provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device having a capacitor, which has higher integration and higher reliability than conventional ones and which has a high yield.
【００３０】（課題Ｂ）また、上記従来例Ｂでは、サイ
ドウォール（スペーサ）を形成するために、一度形成し
た酸化膜に対して異方性ドライエッチングを行う結果次
のような問題があった。(Problem B) Further, in the above-mentioned conventional example B, anisotropic dry etching is performed on the oxide film once formed in order to form the side wall (spacer). As a result, the following problems occur. .
【００３１】（１） エッチバック工程が必要。(1) An etch back process is required.
【００３２】（２） エッチバック工程によるサイドウ
ォール（スペーサ）形状の制御が難しい。(2) It is difficult to control the side wall (spacer) shape by the etch back process.
【００３３】（３） エッチバック工程における終点検
出が難しい。(3) It is difficult to detect the end point in the etch back process.
【００３４】（４） エッチバック工程におけるイオン
衝撃により、デバイスにダメージが発生する。(4) The device is damaged by the ion bombardment in the etch back process.
【００３５】（５） ＣＶＤ酸化膜のウエハ面内分布の
制御が難しい。(5) It is difficult to control the in-plane distribution of the CVD oxide film on the wafer.
【００３６】（目的Ｂ）本発明の目的は、エッチバック
工程無しでサイドウォールを形成することにより、より
簡単な工程で信頼性の高い加工の行なえる半導体装置の
製造方法を提供することにある。 （課題Ｃ）また、上記従来例Ｃでは、図２４（ａ）〜
（ｄ）に示すように、紫外光や電子線４０５の照射幅が
図２４（ｂ）のようにＬ1 であっても、現象時に（ｃ）
のＬ2 、エッチング工程時に（ｄ）のＬ3 とわずかなが
ら変化し、例えば（ｄ）の最終的な加工幅Ｌ3 として
０．２μｍ以下にすることは、非常に困難であった。(Object B) An object of the present invention is to provide a method of manufacturing a semiconductor device which can be processed with high reliability by a simpler process by forming a sidewall without an etch back process. . (Problem C) Further, in the above-mentioned conventional example C, FIG.
As shown in (d), even if the irradiation width of the ultraviolet light or the electron beam 405 is L 1 as shown in FIG.
Of L 2, slight changes in the etching process and L 3 of (d), be a 0.2μm or less as the final processing width L 3 of the example (d), it has been very difficult.
【００３７】すなわち、エッチング工程では、薄膜をエ
ッチングするばかりでなく、有機レジスト４０８もエッ
チングされるため、Ｌ3 はＬ2 と異なってしまう。That is, in the etching process, not only the thin film is etched but also the organic resist 408 is etched, so that L 3 is different from L 2 .
【００３８】また、薄膜４０２がＡｌ（アルミニウム）
などの金属の場合は、加えて光の乱反射による配線の断
線等の問題が生じ、線幅の規定が非常に困難になる。こ
れは設計上の配線寸法を狭くすることが不可能となり、
微細加工を行なう上での障害となることを意味する。The thin film 402 is made of Al (aluminum).
In the case of a metal such as the above, a problem such as disconnection of the wiring due to irregular reflection of light occurs, and it becomes very difficult to define the line width. This makes it impossible to reduce the design wiring size,
It means that it becomes an obstacle in performing fine processing.
【００３９】（目的Ｃ）本発明は、このような問題点を
解決するためになされたものであり、本発明の目的は、
例えば０．２μｍ以下の小さな幅の金属薄膜や半導体薄
膜を正確に堆積させる方法を提供することにある。(Object C) The present invention has been made to solve such problems, and the object of the present invention is to:
An object of the present invention is to provide a method for accurately depositing a metal thin film or a semiconductor thin film having a small width of 0.2 μm or less.
【００４０】[0040]
【課題を解決するための手段及び作用】（手段Ａ）本発
明は、前述した課題を解決するための手段として、キャ
パシタを有する半導体装置の製造方法において、半導体
基体表面に水素原子を付与する表面処理工程と、前記工
程の後、前記キャパシタの形状パターンを作るため、前
記半導体基体表面に選択的にエネルギー線を照射する工
程と、前記キャパシタの一方の電極として、前記基体表
面のエネルギー線の非照射領域上に、選択的に金属領域
を形成する工程と、前記キャパシタの誘電体層として、
前記金属領域表面に誘電体膜を形成する工程と、前記キ
ャパシタの他方の電極として、前記酸化膜上に金属膜を
形成する工程と、を含むことを特徴とする半導体装置の
製造方法を提供するものである。Means and Actions for Solving the Problems (Means A) As a means for solving the above-mentioned problems, the present invention is a method of manufacturing a semiconductor device having a capacitor, wherein a surface for imparting hydrogen atoms to a surface of a semiconductor substrate is provided. A treatment step, a step of selectively irradiating the surface of the semiconductor substrate with an energy ray to form a shape pattern of the capacitor after the step, and one of the electrodes of the capacitor is provided with a non-existence of energy rays on the surface of the substrate. A step of selectively forming a metal region on the irradiation region, and a dielectric layer of the capacitor,
A method of manufacturing a semiconductor device, comprising: a step of forming a dielectric film on the surface of the metal region; and a step of forming a metal film on the oxide film as the other electrode of the capacitor. It is a thing.
【００４１】また、前記金属領域は、縦長であることを
特徴とし、また、前記金属領域は、ＭＯＳＦＥＴのソー
ス、及び／又はドレイン、及び／又はゲート電極領域の
上に堆積されることを特徴とし、また、前記水素原子を
付与する表面処理工程は、フッ酸を用いて行うことを特
徴とし、また、前記エネルギー線は、電子ビームまたは
イオンビームであることを特徴とし、また、前記金属領
域の堆積は、アルキルアルミニウムハイドライト、ジメ
チルアルミニウムハイドライト等の有機金属を原料とす
る化学気相堆積法を利用して行うことを特徴とし、ま
た、前記金属領域は、Ｓｉ，Ｔｉ，Ｃｕより選択される
原子を少なくとも１種含むことを特徴とする。The metal region is vertically long, and the metal region is deposited on the source and / or drain of the MOSFET and / or the gate electrode region. The surface treatment step of applying the hydrogen atom is characterized by being carried out using hydrofluoric acid, and the energy beam is characterized by being an electron beam or an ion beam. The deposition is characterized by using a chemical vapor deposition method using an organic metal such as an alkylaluminum hydrite or a dimethylaluminum hydrite as a raw material, and the metal region is selected from Si, Ti and Cu. At least one atom is contained.
【００４２】（作用Ａ）本発明は、従来のリソグラフィ
ー工程における有限厚さの有機レジストが加工寸法の下
限を制限している点に着目し、単原子層厚さのＨ原子を
従来のレジストに相当するアトミックレジストとして利
用することと、従来の露光装置で一般に用いられる紫外
線よりもビーム径が小さな電子ビーム等のエネルギー線
を用いることにより、従来よりも微細な線幅のパターン
を形成することができる。(Function A) In the present invention, focusing on the fact that the organic resist having a finite thickness in the conventional lithography process limits the lower limit of the processing dimension, the H atom having a monoatomic layer thickness is used as a conventional resist. It is possible to form a pattern with a finer line width than before by using it as a corresponding atomic resist and by using an energy beam such as an electron beam having a smaller beam diameter than ultraviolet rays that are generally used in conventional exposure apparatuses. it can.
【００４３】これにより、０．１μｍ以下の小さな幅の
金属薄膜を堆積してキャパシタの下部電極とし、前記金
属薄膜を酸化、あるいは絶縁膜を堆積することにより誘
電体膜とし、さらに上部電極を設けることにより、従来
より微細なキャパシタを形成することができる。 （手段Ｂ）本発明は、上述した課題を解決するための手
段として、サイドウォールの形成を行なって作製される
半導体装置の製造方法において、前記サイドウォール部
分を電子供与性表面とする工程と、前記工程後、ＣＶＤ
法により金属の前記サイドウォールを形成する工程と、
前記工程後、ソース及びドレインの高濃度イオン注入領
域を形成する工程と、前記工程後、前記サイドウォール
を除去する工程と、を有することを特徴とする半導体装
置の製造方法を提供するものである。As a result, a metal thin film having a small width of 0.1 μm or less is deposited to form a lower electrode of the capacitor, the metal thin film is oxidized or an insulating film is deposited to form a dielectric film, and an upper electrode is provided. As a result, it is possible to form a finer capacitor than ever before. (Means B) As a means for solving the above problems, the present invention provides a method for manufacturing a semiconductor device manufactured by forming sidewalls, wherein the sidewall portion is an electron donating surface, After the above steps, CVD
Forming the side wall of metal by a method,
A method for manufacturing a semiconductor device comprising: after the step, a step of forming high-concentration ion implantation regions of a source and a drain; and a step of removing the sidewall after the step. .
【００４４】また、前記半導体装置はトランジスタであ
ることを特徴とし、また、前記ＣＶＤ法は、アルキルア
ルミニウムハイドライドと水素とを利用したＣＶＤ法で
あることを特徴とし、また、前記アルキルアルミニウム
ハイドライドはジメチルアルミニウムハイドライドであ
ることを特徴とする。Further, the semiconductor device is a transistor, the CVD method is a CVD method using alkylaluminum hydride and hydrogen, and the alkylaluminum hydride is dimethyl. It is characterized by being aluminum hydride.
【００４５】（作用Ｂ）本発明によれば、アルミニウム
の選択成長を用いることにより、ＬＤＤトランジスタの
サイドウォール（スペーサ）をエッチバック無し且つセ
ルファラインで形成可能とし、且つ、ソース及びドレイ
ンの高濃度イオン注入領域形成後、サイドウォールを除
去することで、その後の工程における高温熱処理（９５
０℃〜１０００℃）を可能としたものである。 （手段Ｃ）更にまた本発明は、上述した課題点を解決す
るための手段として、基体表面に選択的に不純物を導入
する工程と、前記工程後、前記不純物の導入されていな
い基体表面に水素原子を付与することにより、前記基体
表面に水素原子が付与された水素終端領域と非水素終端
領域を形成する表面処理工程と、前記工程後、前記水素
終端領域上に、選択的に薄膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法を提供するもの
である。(Operation B) According to the present invention, by using the selective growth of aluminum, the sidewall (spacer) of the LDD transistor can be formed without etching back and by self-alignment, and the high concentration of the source and drain can be obtained. After the ion implantation region is formed, the sidewalls are removed, so that high temperature heat treatment (95
0 ° C to 1000 ° C) is possible. (Means C) Furthermore, the present invention provides, as a means for solving the above-mentioned problems, a step of selectively introducing impurities into the surface of the base body, and, after the step, hydrogen is introduced into the surface of the base body into which the impurities have not been introduced. A surface treatment step of forming hydrogen-terminated regions and non-hydrogen-terminated regions in which hydrogen atoms are given to the substrate surface by giving atoms, and after the step, a thin film is selectively formed on the hydrogen-terminated regions. The present invention provides a method for manufacturing a semiconductor device, which comprises:
【００４６】また、前記表面処理はフッ酸を用いて行っ
てもよい。The surface treatment may be carried out using hydrofluoric acid.
【００４７】また、前記薄膜はＡｌであってもよい。The thin film may be Al.
【００４８】また、前記基体は半導体基体であってもよ
い。The substrate may be a semiconductor substrate.
【００４９】また、前記薄膜の形成は化学気相堆積法を
利用して行ってもよい。The thin film may be formed by using a chemical vapor deposition method.
【００５０】また、前記化学気相堆積法は有機金属を原
料としてもよい。The chemical vapor deposition method may use an organic metal as a raw material.
【００５１】また、前記有機金属はアルキルアルミニウ
ムハイドライドであってもよい。The organic metal may be alkyl aluminum hydride.
【００５２】また、前記アルキルアルミニウムハイドラ
イドはジメチルアルミニウムハイドライドであってもよ
い。The alkyl aluminum hydride may be dimethyl aluminum hydride.
【００５３】また、前記不純物は第VII 族の原子または
原子を含む化合物であってもよい。The impurity may be a Group VII atom or a compound containing an atom.
【００５４】また、前記不純物は第VI族の原子または原
子を含む化合物であってもよい。Further, the impurities may be a group VI atom or a compound containing an atom.
【００５５】また、前記不純物は第II族の原子または原
子を含む化合物であってもよい。Further, the impurities may be Group II atoms or compounds containing atoms.
【００５６】また、前記不純物は第Ｉ族の原子または原
子を含む化合物であってもよい。The impurity may be a group I atom or a compound containing an atom.
【００５７】また、前記第VII 族の原子または原子を含
む化合物はフッ素原子またはフッ素原子を含む化合物で
あってもよい。The Group VII atom or compound containing an atom may be a fluorine atom or a compound containing a fluorine atom.
【００５８】また、前記第VI族の原子または原子を含む
化合物は酸素原子または酸素原子を含む化合物であって
もよい。The group VI atom or compound containing an atom may be an oxygen atom or a compound containing an oxygen atom.
【００５９】また、前記第Ｉ族の原子または原子を含む
化合物は水素原子または水素原子を含む化合物であって
もよい。The group I atom or compound containing an atom may be a hydrogen atom or a compound containing a hydrogen atom.
【００６０】また、前記非水素終端領域は前記不純物原
子で終端していてもよい。Further, the non-hydrogen termination region may be terminated by the impurity atom.
【００６１】また、前記不純物の導入はイオン注入法を
用いてもよい。Ion implantation may be used to introduce the impurities.
【００６２】また、前記イオン注入は緩衝膜を通して行
なってもよい。The ion implantation may be performed through a buffer film.
【００６３】また、前記イオン注入後に結晶回復を目的
とする熱処理を行なってもよい。A heat treatment for the purpose of crystal recovery may be performed after the ion implantation.
【００６４】また、前記不純物はケイ素原子またはケイ
素原子を含む化合物であってもよい。The impurities may be silicon atoms or compounds containing silicon atoms.
【００６５】（作用Ｃ）本発明は、従来のパターニング
工程における有機レジストをマスクとしてエッチングす
る工程とハレーションによる線幅のマージンが、加工寸
法の下限を制限している点に着目し、特に加工寸法の極
しい配線のパターニング工程をなくすプロセスを提供す
るものである。(Operation C) The present invention focuses on the fact that the line width margin due to the process of etching using an organic resist as a mask in the conventional patterning process and the halation limit the lower limit of the processing size, and particularly the processing size. The present invention provides a process that eliminates the extreme wiring patterning step.
【００６６】[0066]
【実施例】（実施例Ａ１）図２に本発明の実施例Ａ１に
よるメモリセルの模式的平面図を示す。また、図２のＡ
−Ａ′線断面図を図３に示す。この図３のメモリセルの
回路構造は、図６に示した回路に対応するものである。Embodiment (Embodiment A1) FIG. 2 shows a schematic plan view of a memory cell according to Embodiment A1 of the present invention. Also, in FIG.
FIG. 3 shows a cross-sectional view taken along the line AA. The circuit structure of the memory cell of FIG. 3 corresponds to the circuit shown in FIG.
【００６７】図２、図３において、ｐ型基板６１１の表
面にゲート酸化膜６１２、フィールド酸化膜６１３が形
成されており、ポリシリコンゲート６１４、ｎ型のドレ
イン領域６１５、ソース領域６１６が設けられ、ポリシ
リコンゲート６１４は酸化膜６１７で覆れている。ドレ
イン領域６１５上部の酸化膜にはコンタクトホールが開
口され、ドレイン６１５上に上述した選択堆積法によっ
てＡｌ単結晶６１８が堆積される。このとき、Ａｌ単結
晶は前述の電子ビーム照射と大気暴露により選択堆積さ
れる。2 and 3, a gate oxide film 612 and a field oxide film 613 are formed on the surface of a p-type substrate 611, and a polysilicon gate 614, an n-type drain region 615 and a source region 616 are provided. The polysilicon gate 614 is covered with an oxide film 617. A contact hole is opened in the oxide film above the drain region 615, and an Al single crystal 618 is deposited on the drain 615 by the selective deposition method described above. At this time, the Al single crystal is selectively deposited by the above-mentioned electron beam irradiation and atmospheric exposure.
【００６８】さらに酸化膜Ａｌ2 Ｏ3 ６１９および上
部電極のＡｌ ６２０と共にキャパシタを構成してい
る。Further, the oxide film Al 2 O 3 619 and the upper electrode Al 620 form a capacitor.
【００６９】層間絶縁膜６２１のソース領域の上部は開
口され、Ａｌ電極６２２が設けられている。An upper portion of the source region of the interlayer insulating film 621 is opened and an Al electrode 622 is provided.
【００７０】尚、本実施例では記述していないが、Ａｌ
2 Ｏ3 膜６１９と上部電極６２０との間に他の誘電体膜
を堆積してもよい。Although not described in this embodiment, Al
Another dielectric film may be deposited between the 2 O 3 film 619 and the upper electrode 620.
【００７１】次に図１を参照して本実施例の製造方法を
説明する。Next, the manufacturing method of this embodiment will be described with reference to FIG.
【００７２】まず図１（ａ）に示すように、ｐ型基板６
１１上にゲート酸化膜６１２およびフィールド酸化膜６
１３を形成する。First, as shown in FIG. 1A, a p-type substrate 6 is formed.
On the gate oxide film 612 and the field oxide film 6
13 is formed.
【００７３】次に、ＣＶＤ法によってポリシリコンを堆
積し、パターニングしてポリシリコンゲート６１４を形
成する（図１（ｂ））。Next, polysilicon is deposited by the CVD method and patterned to form a polysilicon gate 614 (FIG. 1B).
【００７４】イオン注入法などによってｎ型のドレイン
６１５，ソース６１６を形成し、ポリシリコンゲート６
１５の表面に酸化膜６１７を形成してｎＭＯＳ構造を作
製する。ここまでの工程は従来法と同様である。ドレイ
ン６１５の上部の酸化膜６１２を除去してコンタクトホ
ールを形成する（図１（ｃ））。The n-type drain 615 and the source 616 are formed by ion implantation or the like, and the polysilicon gate 6 is formed.
An oxide film 617 is formed on the surface of 15 to produce an nMOS structure. The steps up to this point are the same as in the conventional method. The oxide film 612 on the drain 615 is removed to form a contact hole (FIG. 1C).
【００７５】次に、図１（ｄ）に示すように、電子ビー
ムを図２のＢに示した部分に照射し、大気暴露した後、
選択Ａｌ−ＣＶＤ法によりＡｌを堆積させるのである
が、本発明の特徴となる部分であるので、以下に詳述す
る。Next, as shown in FIG. 1D, after irradiating the portion shown in B of FIG. 2 with an electron beam and exposing it to the atmosphere,
Although Al is deposited by the selective Al-CVD method, this is a feature of the present invention and will be described in detail below.
【００７６】［半導体表面を水素終端する工程］まず、
基体全体を希フッ酸（ＨＦ／Ｈ2 Ｏ＝１／１００）溶液
に浸透させることにより、コンタクト開口部の、露出し
た半導体表面を全て、単原子層の水素で終端させること
ができる。１０分程度の純水リンスを施しても、この表
面の水素終端は保たれる。[Step of Terminating Semiconductor Surface with Hydrogen] First,
By infiltrating the entire substrate with a dilute hydrofluoric acid (HF / H 2 O = 1/100) solution, all exposed semiconductor surfaces in the contact openings can be terminated with a monoatomic layer of hydrogen. Even if a pure water rinse is performed for about 10 minutes, the hydrogen termination on this surface is maintained.
【００７７】［半導体表面に水素終端された表面と、酸
素終端された表面とを形成する工程］Ｓｉ−Ｈの結合エ
ネルギー（３．０８ｅＶ）より大きなエネルギーを有す
る電子ビーム、もしくはイオンビームを照射すると、Ｓ
ｉ−Ｈ結合が解離し、Ｈ原子が表面から脱離し、Ｓｉ原
子の未結合手が現れる。[Step of Forming Hydrogen-Terminated Surface and Oxygen-Terminated Surface on Semiconductor Surface] When an electron beam or an ion beam having an energy larger than the binding energy (3.08 eV) of Si—H is irradiated. , S
The i-H bond is dissociated, the H atom is desorbed from the surface, and a dangling bond of the Si atom appears.
【００７８】この状態で、基体を大気中に暴露すると、
Ｓｉ原子の未結合手の存在する部分は酸化され、酸素原
子で終端されることになる。この酸素終端させる工程は
大気中ばかりでなく、酸素あるいはオゾン中に暴露する
ことによっても可能である。水素終端を解離させる表面
改質は、エネルギー線を照射する方法があるが、これは
以下の条件で可能である。When the substrate is exposed to the atmosphere in this state,
The portion of the Si atom where a dangling bond is present is oxidized and terminated with an oxygen atom. This step of terminating oxygen can be performed not only in the atmosphere but also in oxygen or ozone. There is a method of irradiating an energy ray for surface modification to dissociate the hydrogen termination, but this is possible under the following conditions.
【００７９】電子ビームによる表面改質は、加速電圧２
５ｋＶ、ビーム電流５００ｐＡで、ビーム量１．５×１
０16（ｅｌｅｃｔｒｏｎｓ／ｃｍ2 ）を照射した。The surface modification by the electron beam requires an acceleration voltage of 2
Beam amount 1.5 × 1 at 5kV, beam current 500pA
0 16 (electrons / cm 2 ) was irradiated.
【００８０】イオンビームによる表面改質は、Ｏ2 +をイ
オン種に用い、加速電圧は３ｋＶに設定し、ビーム量は
２×１０13（ｉｏｎｓ／ｃｍ2 ）とした。For surface modification by an ion beam, O 2 + was used as an ion species, the acceleration voltage was set to 3 kV, and the beam amount was 2 × 10 13 (ions / cm 2 ).
【００８１】紫外線による表面改質は、波長４０００オ
ングストローム以下のものを用いればよく、市販のｉ線
ステッパを用いた。この場合、領域の範囲指定は、通常
のＣｒマスクを用いればよく、処理能力的に優れた方法
となる。For surface modification with ultraviolet rays, those having a wavelength of 4000 angstroms or less may be used, and a commercially available i-line stepper was used. In this case, a range of areas may be designated by using a normal Cr mask, which is a method with excellent processing capability.
【００８２】［Ａｌの選択的堆積方法］水素終端した半
導体表面と、酸素終端した半導体表面の２種類を形成し
た後、水素終端された部分にのみ、選択的にアルミニウ
ムを堆積させる。[Al Selective Deposition Method] After forming two types of a hydrogen-terminated semiconductor surface and an oxygen-terminated semiconductor surface, aluminum is selectively deposited only on the hydrogen-terminated portion.
【００８３】この方法とは、アルキルアルミニウムハイ
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。In this method, a deposited film is formed by a surface reaction on an electron-donating substrate using a gas of alkylaluminum hydride and a hydrogen gas.
【００８４】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）等のメチル基を含むアル
キルアルミニウムハイドライドを用い、反応ガスとして
Ｈ2 ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。In particular, an alkylaluminum hydride containing a methyl group such as monomethylaluminum hydride (MMAH) or dimethylaluminum hydride (DMAH) is used as a source gas, H 2 gas is used as a reaction gas, and a substrate is prepared under these mixed gases. By heating the surface, a high quality Al film can be deposited.
【００８５】［成膜の温度条件］ここで、Ａｌ選択堆積
の際には直接加熱または間接加熱により基体の表面温度
をアルキルアルミニウムハイドライドの分解温度以上４
５０℃未満に保持することが好ましく、より好ましくは
２６０℃以上４４０℃以下、最適には２６０℃以上３５
０℃以下がよい。[Temperature Conditions for Film Formation] Here, in the selective deposition of Al, the surface temperature of the substrate is directly heated or indirectly heated so that the temperature is not lower than the decomposition temperature of the alkylaluminum hydride.
It is preferable to maintain the temperature below 50 ° C., more preferably 260 ° C. or higher and 440 ° C. or lower, and most preferably 260 ° C. or higher 35
0 ° C or lower is preferable.
【００８６】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば、高堆積速度で良
質のＡｌ膜を形成することができる。例えば、Ａｌ膜形
成時の基体表面温度をより好ましい温度範囲である２６
０℃〜４４０℃とした時、３０００Å〜５０００Å／分
という抵抗加熱の場合よりも高い堆積速度で良質な膜が
得られるのである。Direct heating and indirect heating are available as methods for heating the substrate within the above temperature range. Particularly, if the substrate is maintained at the above temperature by direct heating, a high-quality Al film can be formed at a high deposition rate. You can For example, the substrate surface temperature during the formation of the Al film is in a more preferable temperature range of 26
When the temperature is set to 0 ° C. to 440 ° C., a good quality film can be obtained at a deposition rate higher than the case of resistance heating of 3000 Å to 5000 Å / min.
【００８７】このような直接加熱（加熱手段からのエネ
ルギーが直接基体に伝達されて基体自体を加熱する）の
方法としては、例えば、ハロゲンランプ、キセノンラン
プ等によるランプ加熱があげられる。As a method of such direct heating (the energy from the heating means is directly transmitted to the substrate to heat the substrate itself), for example, lamp heating by a halogen lamp, a xenon lamp or the like can be mentioned.
【００８８】また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。In addition, there is resistance heating as a method of indirect heating, and a heating element or the like provided on a substrate supporting member arranged in a space for forming a deposited film for supporting a substrate on which a deposited film is to be formed is used. Can be done using.
【００８９】また、この方法については、以下の参考文
献に詳述されている。This method is also described in detail in the following references.
【００９０】 （参考 ：特開平１−２３３９２６号 特開平１−２３３９２４号 特開平１−２３３９２７号 特開平１−２３３９２５号 特開平２−４０５１９０号 ） 原料ガスとして、有機金属のひとつである例えばジメチ
ルアルミニウムハイドライド（化学式：（ＣＨ3 ）2 Ａ
ｌＨ、以下ＤＭＡＨと称する。）と水素（Ｈ2）を用い
た場合、成膜条件としては、上述した出願，，，
および、特に、出願に詳述してあるように、基体
温度略々２００℃ないし３５０℃、全圧略々０．１ない
し５Ｔｏｒｒとすることにより、終端水素表面上のみに
単結晶Ａｌが堆積することができる。(Reference: JP-A-1-233926, JP-A-1-233924, JP-A-1-233927, JP-A-1-233925, JP-A-2-405190) As a raw material gas, for example, dimethyl aluminum Hydride (Chemical formula: (CH 3 ) 2 A
1H, hereinafter referred to as DMAH. ) And hydrogen (H 2 ) are used, the film forming conditions are as follows:
And, in particular, as described in detail in the application, by setting the substrate temperature to approximately 200 ° C. to 350 ° C. and the total pressure to approximately 0.1 to 5 Torr, single crystal Al is deposited only on the terminal hydrogen surface. be able to.
【００９１】［実施例の堆積条件］本実施例でのアルミ
ニウムの堆積条件は、基板温度２７０℃、堆積圧力１．
２Ｔｏｒｒ、水素流量５０ＳＣＣＭとした。 ［選択性の原理説明］なぜ水素終端された半導体表面に
のみアルミニウムが堆積され、酸素終端された半導体
や、絶縁膜上にアルミニウムが堆積されないかは以下の
ように考えられる。[Deposition Conditions of Example] The deposition conditions of aluminum in this example were as follows: substrate temperature 270 ° C., deposition pressure 1.
The pressure was 2 Torr and the hydrogen flow rate was 50 SCCM. [Explanation of Selectivity Principle] The reason why aluminum is deposited only on the surface of a hydrogen-terminated semiconductor and aluminum is not deposited on an oxygen-terminated semiconductor or an insulating film is considered as follows.
【００９２】坪内らが、出願に示しているように、Ｄ
ＭＡＨ及びＨ2 を用いたＣＶＤ法において、Ｓｉ上のＡ
ｌ堆積反応は、次の３つの要素によって支えられてい
る。（１）表面に存在する自由電子の表面反応への触媒
的寄与、（２）Ｓｉ表面終端水素、（３）表面の終端水
素とＤＭＡＨ分子中のＣＨ3 基（メチル基）との選択反
応によるメタン（ＣＨ4 ）の生成、である。これらの３
要素のそろっている水素終端表面では、アルミニウムが
堆積する。アルミニウムの堆積後は、ＤＭＡＨ中のＨが
表面に終端水素として残り、アルミニウムに自由電子が
存在するので、自続的に堆積が生ずる。As shown in the application, Tsubouchi et al.
In the CVD method using MAH and H 2 , A on Si
The l deposition reaction is supported by the following three elements. (1) Catalytic contribution of free electrons existing on the surface to the surface reaction, (2) Si surface-terminated hydrogen, (3) Selective reaction between surface-terminated hydrogen and CH 3 group (methyl group) in DMAH molecule The production of methane (CH 4 ). These three
Aluminum deposits on the hydrogen-terminated surface of the element. After the deposition of aluminum, H in DMAH remains as terminal hydrogen on the surface, and free electrons are present in aluminum, so that the deposition occurs continuously.
【００９３】これに対して、水素終端されていない領域
では、表面終端水素が存在しないのでアルミニウムの堆
積反応が生じない。On the other hand, in the region that is not hydrogen-terminated, the surface termination hydrogen does not exist, so that the aluminum deposition reaction does not occur.
【００９４】［Ａｌ−ＣＶＤ法による成膜の特徴］この
方法は、例えばアスペクト比が１以上の微細且つ深い開
孔（コンタクトホール、スルーホール）内への金属材料
の埋め込みに適した方法であり、また選択性に優れた堆
積方法である。[Characteristics of film formation by Al-CVD method] This method is suitable for embedding a metal material in fine and deep openings (contact holes, through holes) having an aspect ratio of 1 or more, for example. It is also a deposition method with excellent selectivity.
【００９５】そしてこの方法により形成された金属膜は
単結晶Ａｌが形成される様に極めて結晶性に優れ、炭素
等の含有もほとんどない。The metal film formed by this method has extremely excellent crystallinity such that single crystal Al is formed, and contains almost no carbon or the like.
【００９６】同様に、この金属は、０．７乃至３．４μ
Ωｃｍの低い抵抗率をもち、８５乃至９５％の高い反射
率を有し、１μｍ以上のヒロック密度が１乃至１００ｃ
ｍ-2程の表面性に優れたものとなる。Similarly, this metal has a thickness of 0.7 to 3.4 μm.
It has a low resistivity of Ωcm, a high reflectance of 85 to 95%, and a hillock density of 1 μm or more of 1 to 100c.
It has an excellent surface property of about m -2 .
【００９７】また、シリコンと界面におけるアロイスパ
イクの発生確率についても、０．１５μｍの半導体接合
の破壊確率をとってみれば、ほぼ０に等しくなる。The probability of occurrence of alloy spikes at the interface between silicon and the probability of destruction of the semiconductor junction of 0.15 μm is almost equal to 0.
【００９８】［選択的堆積方法の説明］電子供与性の表
面部分と非電子供与性の表面部分とが共存する基体にＡ
ｌ−ＣＶＤ法を適用すれば、電子供与性の基体表面部分
にのみ良好な選択性のもとにＡｌの単結晶が形成され
る。[Explanation of Selective Deposition Method] A on a substrate in which an electron donating surface portion and a non-electron donating surface portion coexist
When the l-CVD method is applied, an Al single crystal is formed only on the surface of the electron donative substrate with good selectivity.
【００９９】電子供与性の材料とは、基体中に自由電子
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。The electron-donating material is a material in which free electrons are present in the substrate or the free electrons are intentionally generated, and by electron transfer with the source gas molecules attached to the substrate surface. A material having a surface on which a chemical reaction is promoted. For example, metals and semiconductors generally correspond to this. In addition, a substance having a thin oxide film on the surface of a metal or a semiconductor may be included in the electron donating material of the present invention because a chemical reaction can occur between the substrate and the adhering material molecules by electron transfer.
【０１００】電子供与性材料の具体例としては、例え
ば、III 族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元素
としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系も
しくは三元系もしくはそれ以上の多元系の III−Ｖ族化
合物半導体、または、単結晶シリコン、非晶質シリコン
などの半導体材料。あるいは以下に示す金属、合金、シ
リサイド等であり、例えば、タングステン、モリブデ
ン、タンタル、銅、チタン、アルミニウム、チタンアル
ミニウム、チタンナイトライド、アルミニウムシリコン
銅、アルミニウムパラジウム、タングステンシリサイ
ド、チタンシリサイド、アルミニウムシリサイド、モリ
ブデンシリサイド、タンタルシリサイド等が挙げられ
る。Specific examples of the electron-donating material include, for example, binary or ternary systems formed by combining Ga, In, Al, etc. as group III elements and P, As, N, etc. as group V elements. Alternatively, a multinary III-V group compound semiconductor or a semiconductor material such as single crystal silicon or amorphous silicon. Or the following metals, alloys, silicides, and the like, for example, tungsten, molybdenum, tantalum, copper, titanium, aluminum, titanium aluminum, titanium nitride, aluminum silicon copper, aluminum palladium, tungsten silicide, titanium silicide, aluminum silicide, Examples thereof include molybdenum silicide and tantalum silicide.
【０１０１】これに対して、非電子供与性材料の表面に
は、Ａｌあるいは、Ａｌ−Ｓｉが選択的に堆積しない。On the other hand, Al or Al-Si is not selectively deposited on the surface of the non-electron-donating material.
【０１０２】非電子供与性材料の具体例としては、熱酸
化、ＣＶＤ等により形成された酸化シリコン、ＢＳＧ、
ＰＳＧ、ＢＰＳＧ等のガラスまたは酸化膜、熱窒化膜
や、プラズマＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−ＣＶＤ
法などにより形成されたシリコン窒化膜等が挙げられ
る。Specific examples of the non-electron-donating material include silicon oxide formed by thermal oxidation, CVD, etc., BSG,
Glass or oxide film of PSG, BPSG, etc., thermal nitride film, plasma CVD method, low pressure CVD method, ECR-CVD
A silicon nitride film formed by a method or the like may be used.
【０１０３】［Ａｌを主成分とする金属膜の堆積］ま
た、このＡｌ−ＣＶＤ法によれば以下のようなＡｌを主
成分とする金属膜をも選択的に堆積でき、その膜質も優
れた特性を示すのである。[Deposition of Metal Film Containing Al as Main Component] According to this Al-CVD method, the following metal film containing Al as a main component can be selectively deposited, and the film quality is excellent. It shows the characteristics.
【０１０４】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ4 、Ｓｉ2 Ｈ6 、Ｓ
ｉ3 Ｈ8 、Ｓｉ（ＣＨ3 ）4 、ＳｉＣｌ4 、ＳｉＨ2 Ｃ
ｌ2 、ＳｉＨＣｌ3 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ4 、ＴｉＢｒ4 、Ｔｉ（ＣＨ3 ）4 等のＴｉ原子を含
むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7 Ｏ
2 ）2 、ビスジピバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19
Ｏ2 ）2 、ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ5 ＨＦ6 Ｏ2 ）2 等のＣｕ原子を含むガス、を適
宜組み合わせて導入して混合ガス雰囲気として、例えば
Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔ
ｉ、Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。For example, in addition to the alkylaluminum hydride gas and hydrogen, SiH 4 , Si 2 H 6 , S
i 3 H 8 , Si (CH 3 ) 4 , SiCl 4 , SiH 2 C
gas containing Si atoms such as l 2 and SiHCl 3 , or TiC
Gases containing Ti atoms such as l 4 , TiBr 4 , and Ti (CH 3 ) 4 and bisacetylacetonato copper Cu (C 5 H 7 O
2 ) 2 , bisdipivaloylmethanite copper Cu (C 11 H 19
O 2 ) 2 , bishexafluoroacetylacetonato copper C
A gas containing Cu atoms such as u (C 5 HF 6 O 2 ) 2 is appropriately combined and introduced to form a mixed gas atmosphere, for example, Al-Si, Al-Ti, Al-Cu, Al-Si-T.
The electrodes may be formed by selectively depositing a conductive material such as i or Al-Si-Cu.
【０１０５】［選択堆積したＡｌ膜上に、更に金属膜を
形成する方法］また、上記Ａｌ−ＣＶＤ法は、選択性に
優れた成膜方法であり、且つ堆積した膜の表面性が良好
であるために、次の堆積工程に非選択性の成膜方法を適
用して、上述の選択堆積したＡｌ膜および絶縁膜として
のＳｉＯ2 等の上にもＡｌ又はＡｌを主成分とする金属
膜を形成することにより、半導体装置の配線として汎用
性の高い好適な金属膜を得ることができる。[Method of further forming metal film on selectively deposited Al film] The Al-CVD method is a film forming method having excellent selectivity, and the surface property of the deposited film is good. Therefore, a non-selective film forming method is applied to the next deposition step, and Al or a metal film containing Al as a main component is also formed on the selectively deposited Al film and SiO 2 as an insulating film. By forming, it is possible to obtain a suitable metal film having high versatility as a wiring of a semiconductor device.
【０１０６】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−
Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。Specifically, such a metal film is as follows. Selectively deposited Al, Al-Si, Al-
Ti, Al-Cu, Al-Si-Ti, Al-Si-C
u and Al, Al-Si, Al-T deposited non-selectively
i, Al-Cu, Al-Si-Ti, Al-Si-Cu
And the combination.
【０１０７】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。As a film forming method for non-selective deposition, there are a CVD method and a sputtering method other than the Al-CVD method described above.
【０１０８】又、ＣＶＤ法やスパッタリング法により導
電性の膜を形成しパターニングして所望の配線形状を有
する下引層を形成した後、Ａｌ−ＣＶＤ法を用いて選択
的にＡｌやＡｌを主成分とする金属膜を該下引層上に堆
積させて配線を形成しても良い。Further, a conductive film is formed by a CVD method or a sputtering method and patterned to form an undercoat layer having a desired wiring shape, and then Al or Al is selectively formed by an Al-CVD method. Wiring may be formed by depositing a metal film as a component on the undercoat layer.
【０１０９】このとき、堆積されたＡｌの幅は０．１μ
ｍ、Ａｌの厚さは０．５μｍである。尚、Ａｌの高さは
０．２μｍであり、所望のキャパシタンスを考慮して高
さを設定できる。即ち、高さを大きくして縦長としてと
れば表面積が大きくなり、キャパシタンスも大きくとれ
る。At this time, the width of the deposited Al is 0.1 μm.
The thickness of m and Al is 0.5 μm. The height of Al is 0.2 μm, and the height can be set in consideration of a desired capacitance. In other words, if the height is increased to be vertically long, the surface area is increased and the capacitance can be increased.
【０１１０】次にＡｌ単結晶６１８の表面を熱酸化また
は陽極酸化によって酸化してＡｌ2Ｏ3 膜６１９を形成
する（図１（ｅ））。Next, the surface of the Al single crystal 618 is oxidized by thermal oxidation or anodic oxidation to form an Al 2 O 3 film 619 (FIG. 1 (e)).
【０１１１】この酸化膜６１９は単結晶Ａｌを酸化して
形成するので薄くかつ極めて緻密なものとなる。陽極酸
化膜は特に緻密になる。This oxide film 619 is thin and extremely dense because it is formed by oxidizing single crystal Al. The anodic oxide film becomes particularly dense.
【０１１２】次にスパッタ法によってＡｌ層６２０を形
成し、キャパシタの対向電極とする（図１（ｆ））。Next, an Al layer 620 is formed by the sputtering method to form a counter electrode of the capacitor (FIG. 1 (f)).
【０１１３】その後、層間絶縁膜６２１を形成し、ソー
ス上にコンタクトホールを開孔し、ソース電極６２２と
してのＡｌをスパッタリング法によって堆積する（図１
（ｇ））。After that, an interlayer insulating film 621 is formed, a contact hole is opened on the source, and Al as the source electrode 622 is deposited by the sputtering method (FIG. 1).
(G)).
【０１１４】このようにして作製されたメモリセルのキ
ャパシタは、素子表面積ではドレインのコンタクト領域
またはそれ以下という小面積であって、高集積化に適
し、キャパシタとしての面積、すなわちＡｌ単結晶の側
面を含む酸化膜の全面積は十分に大きく、かつ酸化膜は
薄く、緻密であり、さらにＡｌ2 Ｏ3 の誘電率はＳｉＯ
2 の誘電率の約２．５倍という高い値をもっているの
で、大容量のキャパシタを構成できる。なお、本発明を
ＰＭＯＳＦＥＴに適用できること、さらにキャパシタを
ドレイン側でなく、ソース側に構成できることは言うま
でもない。The capacitor of the memory cell thus manufactured has a small area of the drain contact region or less in terms of the element surface area, is suitable for high integration, and is an area as the capacitor, that is, the side surface of the Al single crystal. The total area of the oxide film containing Al is sufficiently large, the oxide film is thin and dense, and the dielectric constant of Al 2 O 3 is SiO 2.
Since it has a high value of about 2.5 times the dielectric constant of 2 , a large capacity capacitor can be constructed. It goes without saying that the present invention can be applied to the PMOSFET and that the capacitor can be configured not on the drain side but on the source side.
【０１１５】（実施例Ａ２）次に本発明の実施例Ａ２を
示す。(Example A2) Next, Example A2 of the present invention will be described.
【０１１６】本実施例の模式的断面図を図５に示す。本
実施例では実施例Ａ１と同様にメモリセルを示してい
る。A schematic cross-sectional view of this embodiment is shown in FIG. In this embodiment, a memory cell is shown similarly to the embodiment A1.
【０１１７】図５において、ｐ型基板６１１の表面にゲ
ート酸化膜６１２、フィールド酸化膜６１３が形成され
ており、ポリシリコンゲート６１４、ｎ型のドレイン領
域６１５、ソース領域６１６が設けられポリシリコンゲ
ート６１４は酸化膜６１７で覆われている。ドレイン領
域６１５上部の酸化膜にはコンタクトホールが開口さ
れ、ドレイン上にポリシリコン７１４が堆積されてい
る。ポリシリコン７１４上に前述した方法により選択的
にＡｌ単結晶７１８が堆積される。さらに酸化膜Ａｌ2
Ｏ3 ７１９および上部電極のＡｌ ７２０と共にキャ
パシタを構成している。層間絶縁膜６２１のソース領域
の上部は開口され、Ａｌ電極６２２が設けられている。In FIG. 5, a gate oxide film 612 and a field oxide film 613 are formed on the surface of a p-type substrate 611, and a polysilicon gate 614, an n-type drain region 615, and a source region 616 are provided. 614 is covered with an oxide film 617. A contact hole is opened in the oxide film above the drain region 615, and polysilicon 714 is deposited on the drain. An Al single crystal 718 is selectively deposited on the polysilicon 714 by the method described above. Further, oxide film Al 2
A capacitor is formed with O 3 719 and Al 720 of the upper electrode. An upper portion of the source region of the interlayer insulating film 621 is opened and an Al electrode 622 is provided.
【０１１８】次に図４を参照して本実施例の製造方法を
説明する。Next, the manufacturing method of this embodiment will be described with reference to FIG.
【０１１９】まず図４（ａ）に示すように、ｐ型基板６
１１上にゲート酸化膜６１２およびフィールド酸化膜６
１３を形成する。次にＣＶＤ法によってポリシリコンを
堆積し、パターニングしてポリシリコンゲート６１４を
形成する（図４（ｂ））。イオン注入法などによってｎ
型のドレイン６１５，ソース６１６を形成し、ポリシリ
コンゲート６１５の表面に酸化膜６１７を形成してｎＭ
ＯＳ構造を作製する。ここまでの工程は従来法と同様で
ある。更に、ドレイン６１５の上部の酸化膜６１２を除
去してコンタクトホールを形成し、ＣＶＤ法によってポ
リシリコンを堆積し、パターニングしてキャパシタの下
部電極となるポリシリコン部分７１４を形成する。ここ
で電子ビームをＡｌを堆積したくない部分に照射し、大
気暴露する（図４（ｃ））。First, as shown in FIG. 4A, a p-type substrate 6 is formed.
On the gate oxide film 612 and the field oxide film 6
13 is formed. Next, polysilicon is deposited by the CVD method and patterned to form a polysilicon gate 614 (FIG. 4B). N by the ion implantation method
Form a drain 615 and a source 616, form an oxide film 617 on the surface of the polysilicon gate 615, and
Create an OS structure. The steps up to this point are the same as in the conventional method. Further, the oxide film 612 above the drain 615 is removed to form a contact hole, polysilicon is deposited by the CVD method, and patterning is performed to form a polysilicon portion 714 to be the lower electrode of the capacitor. Here, the electron beam is irradiated to a portion where Al is not desired to be deposited, and exposed to the atmosphere (FIG. 4C).
【０１２０】次に、選択Ａｌ−ＣＶＤ法によりＡｌを堆
積させる（図４（ｄ））。上記工程は、前述した実施例
と同様であるので詳しい説明は省略する。Next, Al is deposited by the selective Al-CVD method (FIG. 4 (d)). The above steps are the same as those in the above-described embodiment, and detailed description thereof will be omitted.
【０１２１】このとき、堆積されたＡｌの幅は０．１μ
ｍ、Ａｌの厚さは０．５μｍである。At this time, the width of the deposited Al is 0.1 μm.
The thickness of m and Al is 0.5 μm.
【０１２２】次にＡｌ単結晶７１８の表面を熱酸化また
は陽極酸化によって酸化してＡｌ2Ｏ3 膜７１９を形成
する（図４（ｅ））。Next, the surface of the Al single crystal 718 is oxidized by thermal oxidation or anodic oxidation to form an Al 2 O 3 film 719 (FIG. 4 (e)).
【０１２３】この酸化膜６１９は単結晶Ａｌを酸化して
形成するので薄くかつ極めて緻密なものとなる。陽極酸
化膜は特に緻密になる。This oxide film 619 is thin and extremely dense because it is formed by oxidizing single crystal Al. The anodic oxide film becomes particularly dense.
【０１２４】次にスパッタ法によってＡｌ層７２０を形
成し、キャパシタの対向電極とする（図４（ｆ））。Next, an Al layer 720 is formed by the sputtering method to form a counter electrode of the capacitor (FIG. 4 (f)).
【０１２５】その後、層間絶縁膜６２１を形成し、ソー
ス上にコンタクトホールを開孔し、ソース電極６２２と
してのＡｌをスパッタリング法によって堆積する（図４
（ｇ））。After that, an interlayer insulating film 621 is formed, a contact hole is opened on the source, and Al as the source electrode 622 is deposited by the sputtering method (FIG. 4).
(G)).
【０１２６】このようにして作製されたメモリセルのキ
ャパシタは、素子表面積ではドレイン領域とゲート領域
という小面積であって、高集積化に適し、キャパシタと
しての面積、すなわちＡｌ単結晶の側面を含む酸化膜の
全面積は十分に大きく、かつ酸化膜は薄く、緻密であ
り、さらにＡｌ2 Ｏ3 の誘電率はＳｉＯ2 の誘電率の約
２．５倍という高い値をもっているので、大容量のキャ
パシタを構成できる。なお、本発明をＰＭＯＳＦＥＴに
適用できること、さらにキャパシタをドレイン側でな
く、ソース側に構成できることは言うまでもない。The capacitor of the memory cell thus manufactured has a small area of the drain region and the gate region in the element surface area, is suitable for high integration, and includes the area of the capacitor, that is, the side surface of the Al single crystal. The total area of the oxide film is sufficiently large, the oxide film is thin and dense, and the dielectric constant of Al 2 O 3 is as high as about 2.5 times that of SiO 2 , so that Capacitor can be configured. It goes without saying that the present invention can be applied to the PMOSFET and that the capacitor can be configured not on the drain side but on the source side.
【０１２７】（実施例Ｂ１）図１７は本発明の特徴を最
もよく表わす実施例の図面であり、ＮＭＯＳトランジス
タの断面を示している。ＰＭＯＳに関しても半導体の導
電型がｎ，ｐで逆となるだけで基本的には図１７と同様
の構造となる。即ち、本発明はＮＭＯＳ，ＰＭＯＳ両方
に応用可能であり、当然、相補型ＭＯＳ（ＣＭＯＳ）に
も応用可能である。(Embodiment B1) FIG. 17 is a drawing showing an embodiment which best represents the features of the present invention, and shows a cross section of an NMOS transistor. Regarding the PMOS, basically, the structure is the same as that of FIG. 17 except that the conductivity types of the semiconductors are reversed between n and p. That is, the present invention can be applied to both NMOS and PMOS, and naturally can also be applied to complementary MOS (CMOS).
【０１２８】図１７において、１はｐ型領域であり、基
板又はウェルにより形成される。２はｎチャネルストッ
プ領域を形成するｐ+ 領域、３はフィールド酸化膜、４
はゲート酸化膜、５はドレイン電界を緩和するｎ- 領域
（ＬＤＤ領域）、６はソース及びドレインを形成するｎ
+ 領域、７はゲート電極を形成する燐を含んだ多結晶シ
リコン、８は７のゲート電極上に形成された熱酸化膜、
９は選択ＣＶＤ法により形成されたアルミニウムサイド
ウォールであり、６のソース及びドレインのｎ+ 領域形
成のイオン注入後に酸洗浄により除去される。この状態
は図１７の下図（ｂ）に示される。In FIG. 17, 1 is a p-type region, which is formed by a substrate or a well. 2 is a p + region forming an n channel stop region, 3 is a field oxide film, 4
Is a gate oxide film, 5 is an n − region (LDD region) that relaxes the drain electric field, and 6 is an n − region that forms a source and a drain.
+ Region, 7 is polycrystalline silicon containing phosphorus forming a gate electrode, 8 is a thermal oxide film formed on the gate electrode of 7,
Reference numeral 9 is an aluminum sidewall formed by the selective CVD method, and is removed by acid cleaning after ion implantation for forming the n + regions of the source and drain of 6. This state is shown in the lower diagram (b) of FIG.
【０１２９】次に、図１７の構造を形成するまでの工
程、及び図１７以降の工程を図１８に示す。Next, FIG. 18 shows a process up to forming the structure of FIG. 17 and processes after FIG.
【０１３０】以下、図１８について順を追って説明す
る。Hereinafter, FIG. 18 will be described step by step.
【０１３１】図１８において７の燐を含む多結晶シリコ
ンの形成までは従来の方法と同様である。In FIG. 18, up to the formation of polycrystalline silicon containing phosphorus 7 is the same as the conventional method.
【０１３２】その後、７の多結晶シリコンの表面に熱酸
化膜８を約２００Å形成する。引続き、１０のフォトレ
ジストを塗布し、露光、現像を行う。この状態を示した
ものが図１８の左上の図（図１８（ａ））である。Thereafter, a thermal oxide film 8 is formed on the surface of the polycrystalline silicon 7 of about 200 Å. Subsequently, 10 photoresists are applied, exposed and developed. This state is shown in the upper left part of FIG. 18 (FIG. 18A).
【０１３３】続いて、反応性イオンエッチング（ＲＩ
Ｅ）により７の多結晶シリコンをエッチングし、１０の
フォトレジストを除去する（図１８（ｃ））。Then, reactive ion etching (RI
The polycrystalline silicon 7 is etched by E), and the photoresist 10 is removed (FIG. 18C).
【０１３４】続いて、通常のＬＤＤ工程により５のｎ-
領域を燐のイオン注入により形成する（ＰＭＯＳの場合
にはｐ- 領域をボロン、またはボロン化合物のイオン注
入により形成する（図１８（ｄ））。このとき、７の多
結晶シリコンよりなるゲート電極の側面には熱酸化膜は
存在せず、わずかに自然酸化膜が存在するのみである。
即ち、７のゲート電極側面以外のウエハ表面は熱酸化膜
８により保護されている。Then, by an ordinary LDD process, n − of 5 is obtained.
The region is formed by ion implantation of phosphorus (in the case of PMOS, the p − region is formed by ion implantation of boron or a boron compound (FIG. 18D). At this time, gate electrode 7 made of polycrystalline silicon) The thermal oxide film does not exist on the side surface of, and only a slight natural oxide film exists.
That is, the surface of the wafer other than the side surface of the gate electrode 7 is protected by the thermal oxide film 8.
【０１３５】ゲート電極７側面の自然酸化膜は希フッ酸
（ＨＦ：Ｈ2 Ｏ＝１：１００）処理により容易に除去可
能である。この状態で７のゲート電極側面のみ選択ＣＶ
Ｄ法により９のアルミニウムのサイドウォールを形成す
る（図１８（ｅ））。このときの成膜方法について以下
に詳しく述べる。The natural oxide film on the side surface of the gate electrode 7 can be easily removed by the treatment with dilute hydrofluoric acid (HF: H 2 O = 1: 100). In this state, only the side surface of gate electrode 7 is selected CV
A sidewall of aluminum 9 is formed by the D method (FIG. 18E). The film forming method at this time will be described in detail below.
【０１３６】ＡＬ ＣＶＤの説明 （成膜方法）本発明に好適なＡｌを主成分とする金属膜
（純Ａｌも含む）の成膜方法（Ａｌ−ＣＶＤ法）につい
て以下に説明する。 Description of AL CVD (Film Forming Method) A film forming method (Al-CVD method) of a metal film containing Al as a main component (including pure Al) suitable for the present invention will be described below.
【０１３７】この方法は、例えばアスペクト比が１以上
の微細且つ深い開孔（コンタクトホール、スルーホー
ル）内への金属材料の埋め込みに適した方法であり、ま
た選択性に優れた堆積方法である。This method is suitable for embedding a metal material in a fine and deep opening (contact hole, through hole) having an aspect ratio of 1 or more, and is a deposition method excellent in selectivity. .
【０１３８】そしてこの方法により形成された金属膜は
単結晶Ａｌが形成される様に極めて結晶性に優れ、炭素
等の含有もほとんどない。The metal film formed by this method has extremely excellent crystallinity such that single crystal Al is formed, and contains almost no carbon or the like.
【０１３９】同様に、この金属は、０．７乃至３．４μ
Ωｃｍの低い抵抗率をもち、８５乃至９５％の高い反射
率を有し、１μｍ以上のヒロック密度が１乃至１００ｃ
ｍ-2程の表面性に優れたものとなる。Similarly, this metal has a thickness of 0.7 to 3.4 μm.
It has a low resistivity of Ωcm, a high reflectance of 85 to 95%, and a hillock density of 1 μm or more of 1 to 100c.
It has an excellent surface property of about m -2 .
【０１４０】また、シリコンとの界面におけるアロイス
パイクの発生確率についても、０．１５μｍの半導体接
合の破壊確率をとってみれば、ほぼ０に等しくなる。The probability of occurrence of alloy spikes at the interface with silicon is almost equal to 0 when the probability of breaking the semiconductor junction of 0.15 μm is taken.
【０１４１】この方法とは、アルキルアルミニウムハイ
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。特
に、原料ガスとしてモノメチルアルミニウムハイドライ
ド（ＭＭＡＨ）またはジメチルアルミニウムハイドライ
ド（ＤＭＡＨ）等のメチル基を含むアルキルアルミニウ
ムハイドライドを用い、反応ガスとしてＨ2 ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することが出来る。In this method, a deposited film is formed by a surface reaction on an electron-donating substrate using a gas of alkylaluminum hydride and hydrogen gas. In particular, an alkylaluminum hydride containing a methyl group such as monomethylaluminum hydride (MMAH) or dimethylaluminum hydride (DMAH) is used as a source gas, H 2 gas is used as a reaction gas, and the substrate surface is heated under these mixed gases. By doing so, a good quality Al film can be deposited.
【０１４２】ここで、Ａｌ選択堆積の際には直接加熱ま
たは間接加熱により基体の表面温度をアルキルアルミニ
ウムハイドライドの分解温度以上４５０℃未満に保持す
ることが好ましく、より好ましくは２６０℃以上４４０
℃以下、最適には２６０℃以上３５０℃以下がよい。Here, in the selective Al deposition, it is preferable to maintain the surface temperature of the substrate at a temperature not lower than the decomposition temperature of the alkylaluminum hydride and lower than 450 ° C., more preferably 260 ° C. or higher and 440 by direct heating or indirect heating.
C. or lower, optimally 260 to 350.degree.
【０１４３】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３０００Å〜５０００Å／分と
いう抵抗加熱の場合よりも高い堆積速度で良質な膜が得
られるのである。このような直接加熱（加熱手段からの
エネルギーが直接基体に伝達されて基体自体を加熱す
る）の方法としては、例えば、ハロゲンランプ、キセノ
ンランプ等によるランプ加熱があげられる。また、間接
加熱の方法としては抵抗加熱があり、堆積膜を形成すべ
き基体を支持するための堆積膜形成用の空間に配設され
た基体支持部材に設けられた発熱体等を用いて行うこと
が出来る。Direct heating and indirect heating are available as methods for heating the substrate within the above temperature range. Particularly, if the substrate is maintained at the above temperature by direct heating, a high-quality Al film can be formed at a high deposition rate. it can. For example, the substrate surface temperature at the time of forming the Al film is 260 which is a more preferable temperature range.
When the temperature is set at ℃ to 440 ℃, a good quality film can be obtained at a deposition rate higher than that of resistance heating of 3000 Å to 5000 Å / min. As a method of such direct heating (the energy from the heating means is directly transferred to the substrate to heat the substrate itself), for example, a lamp heating by a halogen lamp, a xenon lamp or the like can be mentioned. In addition, there is resistance heating as a method of indirect heating, which is performed by using a heating element or the like provided on a substrate supporting member arranged in a space for forming a deposited film for supporting a substrate on which a deposited film is to be formed. You can
【０１４４】このＣＶＤ法を、電子供与性の表面部分と
非電子供与性の表面部分とが共存する基体に適用すれ
ば、電子供与性の基体表面部分にのみ良好な選択性のも
とにＡｌの単結晶が形成される。When this CVD method is applied to a substrate in which an electron-donating surface portion and a non-electron-donating surface portion coexist, Al is formed with good selectivity only on the electron-donating substrate surface portion. A single crystal is formed.
【０１４５】電子供与性の材料とは、基体中に自由電子
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。The electron-donating material is a material in which free electrons are present in the substrate or the free electrons are intentionally generated, and by electron transfer with the source gas molecules attached to the substrate surface. A material having a surface on which a chemical reaction is promoted. For example, metals and semiconductors generally correspond to this. In addition, a substance having a thin oxide film on the surface of a metal or a semiconductor may be included in the electron donating material of the present invention because a chemical reaction can occur between the substrate and the adhering material molecules by electron transfer.
【０１４６】電子供与性材料の具体例としては、例え
ば、III 族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元素
としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系も
しくは三元系もしくはそれ以上の多元系の III−Ｖ族化
合物半導体、または、単結晶シリコン、非晶質シリコン
などの半導体材料。あるいは以下に示す金属、合金、シ
リサイド等であり、例えば、タングステン、モリブデ
ン、タンタル、銅、チタン、アルミニウム、チタンアル
ミニウム、チタンナイトライド、アルミニウムシリコン
銅、アルミニウムパラジウム、タングステンシリサイ
ド、チタンシリサイド、アルミニウムシリサイド、モリ
ブデンシリサイド、タンタルシリサイド等が挙げられ
る。Specific examples of the electron-donating material include, for example, binary or ternary systems formed by combining Ga, In, Al, etc. as group III elements and P, As, N etc. as group V elements. Alternatively, a multinary III-V group compound semiconductor or a semiconductor material such as single crystal silicon or amorphous silicon. Or the following metals, alloys, silicides, and the like, for example, tungsten, molybdenum, tantalum, copper, titanium, aluminum, titanium aluminum, titanium nitride, aluminum silicon copper, aluminum palladium, tungsten silicide, titanium silicide, aluminum silicide, Examples thereof include molybdenum silicide and tantalum silicide.
【０１４７】これに対して、Ａｌあるいは、Ａｌ−Ｓｉ
が選択的に堆積しない表面を形成する材料、即ち非電子
供与性材料としては、熱酸化、ＣＶＤ等により形成され
た酸化シリコン、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等のガラス
または酸化膜、熱窒化膜や、プラズマＣＶＤ法、減圧Ｃ
ＶＤ法、ＥＣＲ−ＣＶＤ法などにより形成されたシリコ
ン窒化膜等が挙げられる。On the other hand, Al or Al--Si
As a material for forming a surface that does not selectively deposit, that is, a non-electron-donating material, silicon oxide formed by thermal oxidation, CVD, etc., glass or oxide film such as BSG, PSG, BPSG, thermal nitride film, Plasma CVD method, reduced pressure C
Examples thereof include a silicon nitride film formed by the VD method, the ECR-CVD method, and the like.
【０１４８】このＡｌ−ＣＶＤ法によれば以下のような
Ａｌを主成分とする金属膜をも選択的に堆積でき、その
膜質も優れた特性を示すのである。According to this Al-CVD method, the following metal film containing Al as a main component can be selectively deposited, and the film quality also exhibits excellent characteristics.
【０１４９】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ4 、Ｓｉ2 Ｈ6 、Ｓ
ｉ3 Ｈ8 、Ｓｉ（ＣＨ3 ）4 、ＳｉＣｌ4 、ＳｉＨ 2 Ｃ
ｌ2 、ＳｉＨＣｌ3 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ4 、ＴｉＢｒ4 、Ｔｉ（ＣＨ3 ）4 等のＴｉ原子を含
むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7 Ｏ
2 ）2 、ビスジピバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19
Ｏ2 ）2 、ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ5 ＨＦ6 Ｏ2 ）2 等のＣｕ原子を含むガス、を適
宜組み合わせて導入して混合ガス雰囲気として、例えば
Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔ
ｉ、Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。For example, alkyl aluminum hydra
SiH in addition to the id gas and hydrogenFour, Si2H6, S
i3H8, Si (CH3)Four, SiClFour, SiH 2C
l2, SiHCl3Gas containing Si atoms, such as TiC
lFour, TiBrFour, Ti (CH3)FourIncluding Ti atoms such as
Gas, bisacetylacetonato copper Cu (CFiveH7O
2)2, Bisdipivaloylmethanite copper Cu (C11H19
O2)2, Bishexafluoroacetylacetonato copper C
u (CFiveHF6O2)2Suitable for gas containing Cu atom
Introduced in combination as a mixed gas atmosphere, for example,
Al-Si, Al-Ti, Al-Cu, Al-Si-T
i, Al-Si-Cu or other conductive material is selectively deposited.
You may form an electrode.
【０１５０】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり、且つ堆積した膜の表面性が良好で
あるために、次の堆積工程に非選択性の成膜方法を適用
して、上述の選択堆積したＡｌ膜および絶縁膜としての
ＳｉＯ2 等の上にもＡｌ又はＡｌを主成分とする金属膜
を形成することにより、半導体装置の配線として汎用性
の高い好適な金属膜を得ることができる。Further, the Al-CVD method is a film forming method having excellent selectivity, and since the surface property of the deposited film is good, a non-selective film forming method is used in the next deposition step. By applying and forming a metal film containing Al or Al as a main component also on the above-mentioned selectively deposited Al film and SiO 2 as an insulating film, it is suitable as a wiring for a semiconductor device. A metal film can be obtained.
【０１５１】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−
Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。Specifically, such a metal film is as follows. Selectively deposited Al, Al-Si, Al-
Ti, Al-Cu, Al-Si-Ti, Al-Si-C
u and Al, Al-Si, Al-T deposited non-selectively
i, Al-Cu, Al-Si-Ti, Al-Si-Cu
And the combination.
【０１５２】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。As a film forming method for non-selective deposition, there are a CVD method other than the Al-CVD method described above, a sputtering method, and the like.
【０１５３】又、ＣＶＤ法やスパッタリング法により導
電性の膜を形成しパターニングして所望の配線形状を有
する下引層を形成した後、Ａｌ−ＣＶＤ法を用いて選択
的にＡｌやＡｌを主成分とする金属膜を該下引層上に堆
積させて配線を形成しても良い。Further, a conductive film is formed by a CVD method or a sputtering method and patterned to form an undercoat layer having a desired wiring shape, and then Al or Al is selectively formed by an Al-CVD method. Wiring may be formed by depositing a metal film as a component on the undercoat layer.
【０１５４】さらには、Ａｌ−ＣＶＤ法を利用して絶縁
膜上に形成することも出来る。そのためには、絶縁膜に
表面改質工程を施し実質的に電子供与性の表面部分を形
成することである。このような表面改質工程としては、
プラズマによるダメージを絶縁膜に付与することや、電
子、イオン等のエネルギービームを照射することであ
る。この時に所望の配線形状にビームによる描画を行え
ば、選択堆積によりその描画された配線形状の電子供与
性部分にのみ堆積するので、パターニングなしで自己整
合的に配線を形成することが可能となる。Further, it can be formed on the insulating film by using the Al-CVD method. For that purpose, a surface modification process is performed on the insulating film to form a substantially electron donating surface portion. As such a surface modification step,
The purpose is to give damage to the insulating film by plasma, or to irradiate energy beams such as electrons and ions. At this time, if a beam is drawn in a desired wiring shape, the wiring is deposited only on the electron-donating portion of the drawn wiring shape by selective deposition, so that the wiring can be formed in a self-aligned manner without patterning. .
【０１５５】（成膜装置）次に、Ａｌ−ＣＶＤ法により
電極を形成するに好適な成膜装置について、図１９を参
照しながら説明する。(Film Forming Apparatus) Next, a film forming apparatus suitable for forming electrodes by the Al-CVD method will be described with reference to FIG.
【０１５６】図１９は上述した成膜方法を適用するに好
適なＣＶＤ装置を有する金属膜連続形成装置の例を模式
的に示す図である。FIG. 19 is a diagram schematically showing an example of a metal film continuous forming apparatus having a CVD apparatus suitable for applying the above-described film forming method.
【０１５７】この金属膜連続形成装置は、図１９に示す
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１、第１の成膜室としてのＣＶＤ反応室３１２、
Ｒｆエッチング室３１３、第２の成膜室としてのスパッ
タ室３１４、ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。As shown in FIG. 19, this continuous metal film forming apparatus has a load lock chamber 311 and a CVD film as a first film forming chamber, which are connected by gate valves 310a to 310f so that they can communicate with each other while shutting off the outside air. Reaction chamber 312,
It is composed of an Rf etching chamber 313, a sputtering chamber 314 as a second film forming chamber, and a load lock chamber 315. Each chamber is exhausted by exhaust systems 316a to 316e so that the pressure can be reduced.
【０１５８】ここで前記ロードロック室３１１は、スル
ープット性を向上させるために堆積処理前の基体雰囲気
を排気後にＨ2 雰囲気に置き換える為の室である。Here, the load lock chamber 311 is a chamber for replacing the substrate atmosphere before the deposition process with the H 2 atmosphere after exhausting in order to improve the throughput.
【０１５９】次のＣＶＤ反応室３１２は基体上に常圧ま
たは減圧下で上述したＡｌ−ＣＶＤ法による選択堆積を
行う室であり、成膜すべき基体表面を少なくとも２００
℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１７を有
する基体ホルダ３１８が内部に設けられるとともに、Ｃ
ＶＤ用原料ガス導入ライン３１９によって室内にバブラ
ー３１９−１で水素によりバブリングされ気化されたア
ルキルアルミニウムハイドライド等の原料ガスが導入さ
れ、またガスライン３１９’より反応ガスとしての水素
ガスが導入されるように構成されている。The next CVD reaction chamber 312 is a chamber in which selective deposition by the above-mentioned Al-CVD method is carried out on a substrate under normal pressure or reduced pressure, and at least 200 substrate surfaces on which a film is to be formed are formed.
A base holder 318 having a heating resistor 317 capable of heating in the range of ℃ to 450 ℃ is provided inside and C
A raw material gas such as alkylaluminum hydride vaporized by bubbling with hydrogen in the bubbler 319-1 is introduced into the room through the VD raw material gas introduction line 319, and hydrogen gas as a reaction gas is introduced through the gas line 319 '. Is configured.
【０１６０】次のＲｆエッチング室３１３は選択堆積後
の基体表面のクリーニング（エッチング）をＡｒ雰囲気
下で行う為の室であり、内部には基体を少なくとも１０
０℃〜２５０℃の範囲で加熱可能な基体ホルダ３２０と
Ｒｆエッチング用電極ライン３２１とが設けられるとと
もに、Ａｒガス供給ライン３２２が接続されている。The next Rf etching chamber 313 is a chamber for cleaning (etching) the surface of the substrate after selective deposition in an Ar atmosphere, and at least 10 substrates are provided inside.
A substrate holder 320 that can be heated in the range of 0 ° C. to 250 ° C. and an Rf etching electrode line 321 are provided, and an Ar gas supply line 322 is connected.
【０１６１】次のスパッタ室３１４は基体表面にＡｒ雰
囲気下でスパッタリングにより金属膜を非選択的に堆積
する室であり、内部に少なくとも２００℃〜２５０℃の
範囲で加熱される基体ホルダ３２３とスパッタターゲッ
ト材３２４ａを取りつけるターゲット電極３２４とが設
けられるとともに、Ａｒガス供給ライン３２５が接続さ
れている。最後のロードロック室３１５は金属膜堆積完
了後の基体を外気中に出す前の調整室であり、雰囲気を
Ｎ2 に置換するように構成されている。The next sputtering chamber 314 is a chamber for non-selectively depositing a metal film on the surface of the substrate by sputtering in an Ar atmosphere, and inside the substrate holder 323 heated at least in the range of 200 to 250 ° C. and the sputtering. A target electrode 324 to which the target material 324a is attached is provided, and an Ar gas supply line 325 is connected. The final load-lock chamber 315 is an adjustment chamber before the substrate after the completion of metal film deposition is exposed to the outside air, and is configured to replace the atmosphere with N 2 .
【０１６２】以上のようにして９のサイドウォール形成
後、ソース及びドレインのｎ+ 領域６をヒ素のイオン注
入により形成する（ＰＭＯＳの場合はボロンまたはボロ
ン化合物のイオン注入によりｐ+ 領域を形成する（図１
８（ｆ））。After forming the sidewalls 9 as described above, the source and drain n + regions 6 are formed by ion implantation of arsenic (in the case of PMOS, the p + region is formed by ion implantation of boron or a boron compound). (Fig. 1
8 (f)).
【０１６３】続いて、酸洗浄、例えば硫酸：過酸化水素
水４：１、温度１２０℃の溶液に１０分間浸漬すること
により、９のアルミニウムサイドウォールのみを選択的
に除去する（図１８（ｇ））。Subsequently, by acid cleaning, for example, by immersing in a solution of sulfuric acid: hydrogen peroxide solution 4: 1, and a temperature of 120 ° C. for 10 minutes, only the aluminum side wall 9 is selectively removed (FIG. 18 (g )).
【０１６４】以後の工程は従来の方法と同様であり、ア
ニール、ＣＶＤ酸化膜１１形成へと続く（図１８
（ｈ））。The subsequent steps are the same as in the conventional method, and are followed by annealing and formation of the CVD oxide film 11 (FIG. 18).
(H)).
【０１６５】また、図１８において、５のｎ- 領域と６
のｎ+ 領域を形成する順序を入れ換ることも可能であ
る。即ち、ゲート電極７、熱酸化膜８のパターニング
後、９のアルミニウムサイドウォールを形成し、６のｎ
+ 領域を形成する。酸洗浄による９のサイドウォール除
去後、５のｎ- 領域の形成を行う。In FIG. 18, the n − region of 5 and the n − region of 6
It is also possible to switch the order of forming the n + regions of. That is, after patterning the gate electrode 7 and the thermal oxide film 8, an aluminum sidewall 9 is formed and n 6 is formed.
+ Form a region. After removing the sidewall of 9 by acid cleaning, the n − region of 5 is formed.
【０１６６】また、酸洗浄に関しては、硫酸＋過酸化水
素水溶液の他に塩酸＋過酸化水素水溶液等も可能であ
る。For acid cleaning, an aqueous solution of hydrochloric acid + hydrogen peroxide may be used instead of an aqueous solution of sulfuric acid + hydrogen peroxide.
【０１６７】また、実施例Ｂ１において、アルミニウム
成長は減圧で行なっているが、常圧で成長させることも
可能である。In Example B1, aluminum is grown under reduced pressure, but it may be grown under normal pressure.
【０１６８】また、実施例Ｂ１において、ゲート電極は
燐を含む多結晶シリコンであったが、ヒ素またはボロン
を含む多結晶シリコンも可能（燐、ヒ素、ボロンの濃度
を変えても同様）である。Further, in Example B1, the gate electrode was polycrystalline silicon containing phosphorus, but polycrystalline silicon containing arsenic or boron is also possible (the same applies even if the concentrations of phosphorus, arsenic and boron are changed). .
【０１６９】また、ゲート電極は、各種メタルシリサイ
ド（Ｐ＋Ｓｉ2 、ＷＳｉ2 ，ＭｏＳｉ2 ，…）でも可能
である。Further, the gate electrode can be made of various metal silicides (P + Si 2 , WSi 2 , MoSi 2 , ...).
【０１７０】また、ゲート電極は、高融点金属（Ｗ，Ｍ
ｏ，Ｔｉ，Ｔａ，…）でも可能である。The gate electrode is made of a refractory metal (W, M
o, Ti, Ta, ...) Is also possible.
【０１７１】また、実施例Ｂ１において、ゲート電極上
面の熱酸化膜除去後、アルミニウムをゲート電極表面全
面に形成することも可能である。In Example B1, aluminum can be formed on the entire surface of the gate electrode after the thermal oxide film on the upper surface of the gate electrode is removed.
【０１７２】（実施例Ｃ１）図２０は、本発明の一実施
例を示す製造工程の模式的断面図であり、選択的に不純
物を導入し、Ｓｉ基体表面の限られた領域のみに加工寸
法幅０．２μｍのＡｌ（アルミニウム）薄膜を形成する
例である。(Embodiment C1) FIG. 20 is a schematic cross-sectional view of a manufacturing process showing an embodiment of the present invention, in which impurities are selectively introduced, and processing dimensions are applied only to a limited region of the Si substrate surface. This is an example of forming an Al (aluminum) thin film having a width of 0.2 μm.
【０１７３】まず図２０（ａ）に示すように、Ｓｉ基体
５０１表面上に有機レジスト膜５２０を塗布し、０．２
μｍ寸法のマスクにより有機レジスト膜をパターニング
し、図２０（ｂ）の５２１を得る。これは従来リソグラ
フィー工程で用いられている露光技術で０．２μｍ程度
の幅で加工することは可能とされている。First, as shown in FIG. 20A, an organic resist film 520 is applied on the surface of a Si substrate 501, and then 0.2
The organic resist film is patterned with a mask having a dimension of μm to obtain 521 in FIG. It is possible to process this with a width of about 0.2 μm by an exposure technique used in a conventional lithography process.
【０１７４】次に図２０（ｂ）に示すようにパターニン
グされた有機レジスト膜をマスクとしてＦ（フッ素）を
導入する。この導入の方法としてはイオン注入法が最も
簡易に行える。その場合、注入量は１×１０10〜１×１
０20ａｔｏｍ／ｃｍ2 程度で、好ましくは１×１０14〜
１×１０16ａｔｏｍ／ｃｍ2 である。このときのエネル
ギーは１〜１００ｋｅＶ程度であり、また有機レジスト
膜の厚さは０．１〜２．０μｍ程度で、これはＦを注入
する際のマスクとして十分な厚さである。またこのイオ
ン注入法で導入する場合は衝突をやわらげる緩衝膜を設
けても何ら問題ない。Next, F (fluorine) is introduced using the patterned organic resist film as a mask as shown in FIG. The ion implantation method is the simplest method of introduction. In that case, the injection amount is 1 × 10 10 to 1 × 1.
0 20 atom / cm 2 , preferably 1 × 10 14 ~
It is 1 × 10 16 atom / cm 2 . The energy at this time is about 1 to 100 keV, and the thickness of the organic resist film is about 0.1 to 2.0 μm, which is a sufficient thickness as a mask when F is implanted. Further, in the case of introducing by this ion implantation method, there is no problem even if a buffer film for softening the collision is provided.
【０１７５】次に図２０（ｂ）の工程後有機レジスト膜
を除去し、Ｓｉ基体５０１表面を図２０（ｃ）に示すよ
うに、化学処理などによって処理し、Ｓｉ表面が単原子
層の水素で終端するようにする。化学処理としては、例
えば希フッ酸（ＨＦ／Ｈ2 Ｏ＝１／１００）溶液に浸漬
後、超純水中で略々１０分間リンスする。図２０（ｃ）
に示すようにこのような化学処理を行なうとＦイオンを
注入した領域では水素で終端せず、フッ素で終端し、水
素で終端する領域とフッ素で終端する領域に分けられ
る。Next, after the step of FIG. 20B, the organic resist film is removed, the surface of the Si substrate 501 is treated by chemical treatment or the like as shown in FIG. 20C, and the Si surface is a monoatomic layer of hydrogen. End with. As the chemical treatment, for example, after immersing in a dilute hydrofluoric acid (HF / H 2 O = 1/100) solution, rinsing in ultrapure water for about 10 minutes. FIG. 20 (c)
As shown in FIG. 4, when such a chemical treatment is performed, the region in which the F ions are implanted is not terminated with hydrogen but is terminated with fluorine, and is divided into a region terminated with hydrogen and a region terminated with fluorine.
【０１７６】このフッ素で終端する領域は注入エネルギ
ーに依存する部分があり、その他に注入する質量数によ
るものと、化学処理の条件によるものと、緩衝膜の厚さ
によるものがある。This fluorine-terminated region has a portion that depends on the implantation energy, and there are other regions depending on the mass number of implantation, the conditions of chemical treatment, and the thickness of the buffer film.
【０１７７】図２２は化学処理を上記希フッ酸（ＨＦ／
Ｈ2 Ｏ＝１／１００）溶液に浸漬後、超純水中で略々１
０分間リンスした条件で、緩衝膜を設けなかった場合の
注入エネルギーによるフッ素で終端する領域の完成率で
ある。FIG. 22 shows a chemical treatment in which the above-mentioned diluted hydrofluoric acid (HF /
H 2 O = 1/100) solution and then approximately 1 in ultrapure water
It is the completion rate of the region terminated with fluorine by the implantation energy when the buffer film is not provided under the condition of rinsing for 0 minutes.
【０１７８】次に図２０（ｄ），（ｅ）の工程でＳｉ基
体表面の水素終端された部分のみにＡｌ薄膜を堆積させ
る。Next, in the steps of FIGS. 20D and 20E, an Al thin film is deposited only on the hydrogen-terminated portion of the Si substrate surface.
【０１７９】このとき好ましく用いることのできるＡｌ
堆積手段は化学的気相成長法であり、例えば下記出願
，，，およびに記載の方法を使用することが
できる。Al which can be preferably used at this time
The deposition means is a chemical vapor deposition method, and the method described in the following applications ,, and can be used, for example.
【０１８０】 特願平１−２３３９２６号 特願平１−２３３９２４号 特願平１−２３３９２７号 特願平１−２３３９２５号 特願平２−４０５１９０号 原料ガスには、有機金属のひとつである例えばジメチル
アルミニウムハイドライド（化学式：（ＣＨ3 ）2 Ａｌ
Ｈ、以下ＤＭＡＨと称する。）と水素（Ｈ2 ）を用い
る。上述した出願，，，および、特に、出願
に詳述したように、ＤＭＡＨとＨ2 を用い、基体温度
略々２００℃ないし３５０℃、全圧略々０．１ないし５
Ｔｏｒｒにおいて、終端水素表面上のみに単結晶Ａｌが
堆積する。Japanese Patent Application No. 1-233926, Japanese Patent Application No. 1-233924, Japanese Patent Application No. 1-233927, Japanese Patent Application No. 1-233925, Japanese Patent Application No. 2-405190 The source gas is one of organic metals, for example. Dimethyl aluminum hydride (chemical formula: (CH 3 ) 2 Al
H, hereinafter referred to as DMAH. ) And hydrogen (H 2 ) are used. As mentioned above, and in particular as detailed in the application, DMAH and H 2 are used, the substrate temperature is approximately 200 ° C. to 350 ° C., the total pressure is approximately 0.1 to 5
At Torr, single crystal Al is deposited only on the terminal hydrogen surface.
【０１８１】［選択性の原理説明］なぜ水素終端された
半導体表面にのみアルミニウムが堆積され、酸素終端さ
れた半導体や、絶縁膜上にアルミニウムが堆積されない
かは以下のように考えられる。[Description of Principle of Selectivity] The reason why aluminum is deposited only on the hydrogen-terminated semiconductor surface and aluminum is not deposited on the oxygen-terminated semiconductor or the insulating film is considered as follows.
【０１８２】坪内らが、出願に示しているように、Ｄ
ＭＡＨ及びＨ2 を用いたＣＶＤ法において、Ｓｉ上のＡ
ｌ堆積反応は、次の３つの要素によって支えられてい
る。（１）表面に存在する自由電子の表面反応への触媒
的寄与、（２）Ｓｉ表面終端水素、（３）表面の終端水
素とＤＭＡＨ分子中のＣＨ3 基（メチル基）との選択反
応によるメタン（ＣＨ4 ）の生成、である。これらの３
要素のそろっている水素終端表面では、アルミニウムが
堆積する。アルミニウムの堆積後は、ＤＭＡＨ中のＨが
表面に終端水素として残り、アルミニウムに自由電子が
存在するので、自続的に堆積が生ずる。As shown in the application by Tsubouchi et al., D
In the CVD method using MAH and H 2 , A on Si
The l deposition reaction is supported by the following three elements. (1) Catalytic contribution of free electrons existing on the surface to the surface reaction, (2) Si surface-terminated hydrogen, (3) Selective reaction between surface-terminated hydrogen and CH 3 group (methyl group) in DMAH molecule The production of methane (CH 4 ). These three
Aluminum deposits on the hydrogen-terminated surface of the element. After the deposition of aluminum, H in DMAH remains as terminal hydrogen on the surface, and free electrons are present in aluminum, so that the deposition occurs continuously.
【０１８３】これに対して、水素終端されていない領域
では、表面終端水素が存在しないのでアルミニウムの堆
積反応が生じない。On the other hand, in the region which is not hydrogen-terminated, the surface termination hydrogen does not exist, so that the aluminum deposition reaction does not occur.
【０１８４】図２０（ｄ），（ｅ）はこの反応を説明し
た図である。 （実施例Ｃ２）本発明による他の実施例を図２０及び図
２１を参照して以下に示す。FIGS. 20D and 20E are views for explaining this reaction. (Embodiment C2) Another embodiment according to the present invention will be described below with reference to FIGS.
【０１８５】本実施例では、Ｏ2 （酸素）をＳｉ基体表
面に導入することによりＳｉ基体表面上に選択的にＡｌ
を堆積するものである。In this example, by introducing O 2 (oxygen) into the surface of the Si substrate, Al was selectively deposited on the surface of the Si substrate.
Is to be deposited.
【０１８６】まず実施例Ｃ１で示した図２０（ａ）のよ
うに、Ｓｉ基体表面上に有機レジスト膜５２０を塗布
し、これをパターニングし図２１（ａ）のようにレジス
ト５２１を得る。First, as shown in FIG. 20 (a) shown in Example C1, an organic resist film 520 is applied on the surface of a Si substrate and patterned to obtain a resist 521 as shown in FIG. 21 (a).
【０１８７】次に図２１（ａ）に示される有機レジスト
膜５２１をマスクとしてＯ2 （酸素）を導入する。この
導入にはイオン注入法や選択酸化等が可能であるが、従
来の技術ではイオン注入法が最も制御よく行なえる。ま
た、その場合の注入量は１×１０10〜１×１０20ａｔｏ
ｍ／ｃｍ2 程度で好ましくは１×１０16〜１×１０19ａ
ｔｏｍ／ｃｍ2 である。Next, O 2 (oxygen) is introduced using the organic resist film 521 shown in FIG. 21A as a mask. Ion implantation or selective oxidation can be used for this introduction, but the ion implantation is most controllable in the prior art. Further, the injection amount in that case is 1 × 10 10 to 1 × 10 20 atom.
m / cm 2 and preferably 1 × 10 16 to 1 × 10 19 a
tom / cm 2 .
【０１８８】この後実施例Ｃ１と同様に有機レジスト膜
５２１を除去し、Ｓｉ基体５０１表面が単原子層の水素
で終端する化学処理を行い、図２１（ｂ）を得る。好ま
しくはこのＳｉ基体表面が単原子層の水素で終端する化
学処理の前に熱処理を行なうとよい。この熱処理は２０
０〜１２００℃の窒素雰囲気中で行なうが、水素雰囲気
中もしくは低圧雰囲気中等で行なうことも可能である。
この熱処理を行なうか否かにより、化学処理を行なった
後の水素で終端する領域とフッ素で終端する領域との完
成度は図２３に示すように異なってくる。After that, as in Example C1, the organic resist film 521 is removed, and a chemical treatment is performed to terminate the surface of the Si substrate 501 with a monoatomic layer of hydrogen to obtain FIG. 21 (b). Preferably, the heat treatment is performed before the chemical treatment in which the surface of the Si substrate is terminated with monoatomic layer hydrogen. This heat treatment is 20
Although it is carried out in a nitrogen atmosphere at 0 to 1200 ° C., it may be carried out in a hydrogen atmosphere or a low pressure atmosphere.
Depending on whether or not this heat treatment is performed, the degree of perfection between the hydrogen-terminated region and the fluorine-terminated region after the chemical treatment differs as shown in FIG.
【０１８９】次に実施例Ｃ１と同様にＳｉ基体５０１表
面の水素終端された部分のみにＡｌ薄膜５１４を堆積
（図２１（ｃ））させる。Next, as in Example C1, the Al thin film 514 is deposited only on the hydrogen-terminated portion of the surface of the Si substrate 501 (FIG. 21C).
【０１９０】（実施例Ｃ３）本発明による別の実施例の
断面図によるプロセスフローを図２５に示す。同図にお
いて８０１は半導体基体、８０２は絶縁膜であり、８０
３は前記絶縁膜８０２に開孔した配線金属埋込用溝、８
０４は前記開孔部８０３に埋込んだ配線用金属で、８０
５はレジスト等のマスクであり、８０６は前記絶縁膜上
にイオン注入されたＳｉ領域、８０７は前記Ｓｉ領域８
０６の界面を水素終端させた領域で、８０８は前記８０
７の水素終端された領域にさらに電子を供与した領域
で、８０９は前記８０４の配線用金属及び前記８０８の
領域上に選択成長させた配線金属である。(Embodiment C3) FIG. 25 shows a process flow of another embodiment according to the present invention, which is a sectional view. In the figure, 801 is a semiconductor substrate, 802 is an insulating film,
Reference numeral 3 denotes a wiring metal burying groove formed in the insulating film 802, 8
Reference numeral 04 is a wiring metal embedded in the opening 803.
5 is a mask such as a resist, 806 is a Si region ion-implanted on the insulating film, and 807 is a Si region 8
In the region where the interface of 06 is hydrogen-terminated, 808 is the above-mentioned 80
7 is a region in which electrons are further donated to the hydrogen-terminated region, and 809 is a wiring metal of 804 and a wiring metal selectively grown on the region of 808.
【０１９１】次に図２５のプロセスフローについて説明
する。Next, the process flow of FIG. 25 will be described.
【０１９２】まず、半導体基体８０１上に絶縁膜８０２
を堆積させ、その後、フォトリソグラフィ工程で前記絶
縁膜８０２に配線金属埋込用溝８０３を形成する（図２
５（ａ）〜（ｂ））。この時用いる絶縁膜８０２は、Ｃ
ＶＤ法を用いたＮＳＧ，ＰＳＧ，ＢＰＳＧ膜及びこれら
を組合わせた絶縁膜で、この膜厚は２０００〜１０００
０Åで、堆積後、９００℃〜１１００℃の高温、Ｎ2 雰
囲気中で熱処理を行う。その後フォトリソグラフィ工程
のドライエッチング法等を用いてアスペクト比が０．５
〜２の配線金属埋込用溝８０３を設ける。First, the insulating film 802 is formed on the semiconductor substrate 801.
And then a wiring metal burying groove 803 is formed in the insulating film 802 by a photolithography process (FIG. 2).
5 (a)-(b)). The insulating film 802 used at this time is C
An NSG, PSG, BPSG film using the VD method and an insulating film in which these films are combined, and the film thickness is 2000 to 1000.
After deposition at 0Å, heat treatment is performed in a N 2 atmosphere at a high temperature of 900 ° C to 1100 ° C. After that, using a dry etching method or the like in the photolithography process, the aspect ratio is 0.5.
The wiring metal embedding groove 803 of 2 to 2 is provided.
【０１９３】次に同図（ｂ）で開孔した前記配線金属埋
込用溝８０３に配線用金属８０４を埋込む。ここで配線
用金属８０４を埋め込む方法として、選択ＡｌＣＶＤ法
を用いる。選択成長させる金属としては、Ａｌ，Ａｌ−
Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ等で、バリアメタ
ルであるＴｉ，ＴｉＮ，Ｗ，Ｍｏ，Ｔａといった金属と
組合わせて選択成長させても良い（同図（ｃ））。Next, a wiring metal 804 is buried in the wiring metal burying groove 803 opened in FIG. Here, the selective AlCVD method is used as a method of embedding the wiring metal 804. As the metal to be selectively grown, Al, Al-
Si, Al-Si-Cu, Al-Cu, or the like may be selectively grown in combination with a barrier metal such as Ti, TiN, W, Mo, or Ta (FIG. 7C).
【０１９４】前記配線用金属８０４を前記開孔部８０３
に埋込んだ後、フォトリソグラフィ工程にて配線形成領
域をパターニングするが、ここでは前記配線形成領域以
外の部分を、レジスト８０５で被覆する（同図
（ｄ））。The wiring metal 804 is formed in the opening 803.
Then, the wiring forming region is patterned by a photolithography process. Here, a portion other than the wiring forming region is covered with a resist 805 (FIG. 3D).
【０１９５】前記レジスト８０５をマスクとして前記配
線形成領域となる前記絶縁膜８０２の表面にＳｉ原子を
導入し、前記絶縁膜８０２の表層をＳｉ層８０６に改質
する。前記Ｓｉ原子の導入方法として、イオン注入法を
用いる。注入条件としては、加速エネルギーを１ｋｅＶ
〜８０ｋｅＶ、注入量を１×１０11〜１×１０15ｉｏｎ
ｓ／ｃｍ2 とする。この条件は形成しようとする金属配
線の線幅等で決定される（同図（ｅ））。Using the resist 805 as a mask, Si atoms are introduced into the surface of the insulating film 802, which will be the wiring formation region, and the surface layer of the insulating film 802 is modified into a Si layer 806. An ion implantation method is used as a method of introducing the Si atoms. The implantation conditions are acceleration energy of 1 keV.
˜80 keV, injection amount 1 × 10 11 -1 × 10 15 ion
s / cm 2 . This condition is determined by the line width and the like of the metal wiring to be formed ((e) in the same figure).
【０１９６】この後再びフォトリソグラフィ工程にて前
記レジスト８０５を除去する。After that, the resist 805 is removed again in the photolithography process.
【０１９７】次に前記Ｓｉ原子導入層８０６の界面にお
けるＳｉ層に水素終端層８０７を形成させる。水素終端
させる方法としては、水素雰囲気中で３５０〜４５０℃
の熱処理を１０〜６０分加えるか、同図（ｅ）において
前記レジスト８０５の除去後、希弗酸による洗浄を行い
前記Ｓｉ原子導入層８０６の界面を水素終端させてもよ
い（同図（ｆ））。Next, a hydrogen termination layer 807 is formed on the Si layer at the interface of the Si atom introduction layer 806. As a method of terminating with hydrogen, 350 to 450 ° C. in a hydrogen atmosphere
The heat treatment of 10 is applied for 10 to 60 minutes, or after the resist 805 is removed in the same figure (e), the interface of the Si atom introduction layer 806 may be terminated with hydrogen by washing with dilute hydrofluoric acid (the same figure (f) )).
【０１９８】その後、前記水素終端領域８０７を含む前
記絶縁膜８０２表面全体に電子線を照射し、前記水素終
端領域８０７上に電子供与領域８０８を形成する。Thereafter, the entire surface of the insulating film 802 including the hydrogen terminating region 807 is irradiated with an electron beam to form an electron donating region 808 on the hydrogen terminating region 807.
【０１９９】この時の電子線照射は前記水素終端領域８
０７上の水素を解離させない程度の弱いエネルギーを選
択する必要がある（同図（ｇ））。Electron beam irradiation at this time is performed in the hydrogen termination region 8
It is necessary to select a weak energy that does not dissociate hydrogen on 07 (FIG. 7 (g)).
【０２００】以上の領域を形成した後、金属配線８０９
を選択成長させる（同図（ｈ））。ここで前記金属配線
８０９を選択成長させる方法としては選択Ａｌ−ＣＶＤ
法を用いる。この選択Ａｌ−ＣＶＤ法は原料ガスとして
もモノメチルアルミニウムハイドライド（ＭＭＡＨ）、
又はジメチルアルミニウムハイドライド（ＤＭＡＨ）等
のメチル基を含むアルキルアルミニウムハイドライドを
用い、反応ガスとしてＨ2 ガスを用い、これらの混合ガ
スの下で基体表面を加熱すれば良質のＡｌ膜を堆積する
ことが出来る。After forming the above area, the metal wiring 809 is formed.
Are selectively grown ((h) in the figure). Here, as a method for selectively growing the metal wiring 809, selective Al-CVD is used.
Use the method. This selective Al-CVD method uses monomethylaluminum hydride (MMAH) as a source gas,
Alternatively, an alkyl aluminum hydride containing a methyl group such as dimethyl aluminum hydride (DMAH) may be used, H 2 gas may be used as a reaction gas, and a substrate surface may be heated under a mixed gas thereof to deposit a high-quality Al film. I can.
【０２０１】ここでＡｌ選択成長の際には直接加熱又は
間接加熱により基体の表面温度をアルキルアルミニウム
ハイドライドの分解温度以上４５０℃未満に保持するこ
とが好ましく、最適には２６０℃以上３５０℃以下がよ
い。In the Al selective growth, it is preferable to maintain the surface temperature of the substrate at a temperature not lower than the decomposition temperature of alkylaluminum hydride and lower than 450 ° C. by direct heating or indirect heating, and optimally 260 ° C. or higher and 350 ° C. or lower. Good.
【０２０２】以上に述べた選択ＡｌＣＶＤ法にてＡｌ，
Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｓｉ−Ｔｉ等の金属配線を選択成長させる。By the selective AlCVD method described above, Al,
Al-Si, Al-Si-Cu, Al-Cu, Al-T
Metal wiring of i, Al-Si-Ti, etc. is selectively grown.
【０２０３】[0203]
【発明の効果】（効果Ａ）このようにして作製された、
本発明のキャパシタは、素子表面積ではドレインのコン
タクト領域またはそれ以下という小面積であって、高集
積化に適し、キャパシタとしての面積、すなわちＡｌ単
結晶の側面を含む酸化膜の全面積は十分に大きく、かつ
酸化膜は薄く、緻密であり、さらにＡｌ2 Ｏ3 の誘電率
はＳｉＯ2の誘電率の約２．５倍という高い値をもって
いるので、大容量のキャパシタを構成できるという効果
が得られる。(Effect of the Invention) (Effect A)
The capacitor of the present invention has a small contact area of the drain or a smaller area than the device surface area, and is suitable for high integration. The area of the capacitor, that is, the total area of the oxide film including the side surface of the Al single crystal is sufficiently large. It is large, the oxide film is thin and dense, and the dielectric constant of Al 2 O 3 is as high as about 2.5 times that of SiO 2. To be
【０２０４】（効果Ｂ）また、本発明によれば、アルミ
ニウムの選択成長を用いることにより、ＬＤＤトランジ
スタのサイドウォール（スペーサ）を１工程で形成可能
であり、従来のエッチバック工程は不要となる。(Effect B) Further, according to the present invention, the side wall (spacer) of the LDD transistor can be formed in one step by using the selective growth of aluminum, and the conventional etch back step is unnecessary. .
【０２０５】また、アルミニウムの選択ＣＶＤ法を用い
ることで、サイドウォール（スペーサ）の形状制御が容
易となる。Further, by using the aluminum selective CVD method, it becomes easy to control the shape of the side wall (spacer).
【０２０６】また、ソース及びドレインの高濃度領域の
イオン注入後、アルミニウムのスペーサを除去すること
で、以後の工程で高温熱処理（９５０〜１０００℃）が
可能となる。即ち、イオン注入に伴うアルミニウムのノ
ックオン現象は、ＭＯＳトランジスタの特性には影響を
与えない程度である（１〜１０×１０12ａｔｍ／ｃ
ｍ2 ）。Further, by removing the aluminum spacer after ion implantation of the high concentration regions of the source and drain, high temperature heat treatment (950 to 1000 ° C.) can be performed in the subsequent steps. That is, the aluminum knock-on phenomenon associated with ion implantation does not affect the characteristics of the MOS transistor (1 to 10 × 10 12 atm / c).
m 2 ).
【０２０７】（効果Ｃ）以上説明したように本発明の薄
膜形成方法に従えば基体表面に選択的に不純物を導入
し、前記基体表面に水素原子を付与する表面処理を行な
い、前記基体表面に水素原子が付与された水素終端領域
と非水素終端領域を形成し、前記水素終端領域上に選択
的に薄膜を形成することにより、例えば０．２μｍ程度
の小さな幅の金属薄膜や半導体薄膜を堆積させることが
できる。(Effect C) As described above, according to the thin film forming method of the present invention, impurities are selectively introduced into the surface of the substrate, and the surface of the substrate is subjected to surface treatment to give hydrogen atoms to the surface of the substrate. By forming a hydrogen-terminated region and a non-hydrogen-terminated region to which hydrogen atoms are added and selectively forming a thin film on the hydrogen-terminated region, a metal thin film or a semiconductor thin film having a small width of, for example, about 0.2 μm is deposited. Can be made.
【０２０８】また、表面処理はフッ酸を用いると簡便に
処理が行なえる。Further, the surface treatment can be easily performed by using hydrofluoric acid.
【０２０９】また、不純物としてフッ素を用いると、表
面処理を行なった際に水素終端領域とフッ素終端領域と
に簡便に領域分けが行なえる。Further, when fluorine is used as the impurity, the hydrogen-terminated region and the fluorine-terminated region can be easily divided into regions when the surface treatment is performed.
【０２１０】また、以上説明した様に、配線溝を形成し
その中に金属を埋込む為、高アスペクト比の配線溝にも
効率良く配線金属の埋込みが可能となると同時に、絶縁
膜上の配線金属形成領域となる部分にＳｉ原子を高精度
に注入し、その後この領域を水素終端させ、電子を供与
することにより、配線金属の選択成長も高精度に形成可
能になるだけでなく、配線金属の線幅や間隔も精度良く
制御出来る効果がある。Further, as described above, since the wiring groove is formed and the metal is embedded therein, the wiring metal can be efficiently embedded also in the wiring groove having a high aspect ratio, and at the same time, the wiring on the insulating film is formed. By implanting Si atoms with high precision into the metal forming region, and then terminating this region with hydrogen and donating electrons, not only the selective growth of the wiring metal can be formed with high precision, but also the wiring metal can be formed. The effect is that the line width and spacing of can be controlled accurately.
【図１】実施例Ａ１の製造方法を示す模式的断面図であ
る。FIG. 1 is a schematic cross-sectional view showing the manufacturing method of Example A1.
【図２】本発明の実施例Ａ１を示す模式的平面図であ
る。FIG. 2 is a schematic plan view showing Example A1 of the present invention.
【図３】図２のＡ−Ａ′線模式的断面図である。FIG. 3 is a schematic cross-sectional view taken along the line AA ′ of FIG.
【図４】実施例Ａ２の製造方法を示す模式的断面図であ
る。FIG. 4 is a schematic cross-sectional view showing the manufacturing method of Example A2.
【図５】本発明の実施例Ａ２を示す模式的断面図であ
る。FIG. 5 is a schematic cross-sectional view showing Example A2 of the present invention.
【図６】従来のＭＯＳ型キャパシタの模式的断面図であ
る。FIG. 6 is a schematic sectional view of a conventional MOS capacitor.
【図７】図６に示したキャパシタの等価回路図である。7 is an equivalent circuit diagram of the capacitor shown in FIG.
【図８】従来のｐｎ接合型キャパシタの模式的断面図で
ある。FIG. 8 is a schematic cross-sectional view of a conventional pn junction type capacitor.
【図９】図８に示したキャパシタの等価回路図である。9 is an equivalent circuit diagram of the capacitor shown in FIG.
【図１０】従来の他の型のキャパシタの模式的断面図で
ある。FIG. 10 is a schematic cross-sectional view of another type of conventional capacitor.
【図１１】従来のメモリセル回路図である。FIG. 11 is a circuit diagram of a conventional memory cell.
【図１２】従来の半導体メモリのセルの模式的断面図で
ある。FIG. 12 is a schematic cross-sectional view of a cell of a conventional semiconductor memory.
【図１３】従来の半導体メモリのセルの模式的断面図で
ある。FIG. 13 is a schematic sectional view of a cell of a conventional semiconductor memory.
【図１４】従来の半導体メモリのセルの模式的断面図で
ある。FIG. 14 is a schematic cross-sectional view of a cell of a conventional semiconductor memory.
【図１５】従来のメモリセルの等価回路図である。FIG. 15 is an equivalent circuit diagram of a conventional memory cell.
【図１６】従来の他の半導体メモリの模式的断面図であ
る。FIG. 16 is a schematic cross-sectional view of another conventional semiconductor memory.
【図１７】本発明を実施したＮＭＯＳの断面図であり、
アルミニウムのサイドウォール除去前後を示したもので
ある。FIG. 17 is a sectional view of an NMOS embodying the present invention,
It shows before and after removing the side wall of aluminum.
【図１８】図１７の構造を形成するまでの工程を示した
ものである。FIG. 18 shows a process for forming the structure of FIG.
【図１９】アルミニウムの成膜装置の一例である。FIG. 19 is an example of an aluminum film forming apparatus.
【図２０】本発明の実施例の薄膜形成方法の工程を示す
基体の模式的断面図である。FIG. 20 is a schematic cross-sectional view of a substrate showing a process of a thin film forming method according to an example of the present invention.
【図２１】本発明の他の実施例の薄膜形成方法の工程を
示す模式的断面図である。FIG. 21 is a schematic cross-sectional view showing a step in a thin film forming method according to another embodiment of the present invention.
【図２２】フッ素をイオン注入法でＳｉ基体に導入した
際の、注入した領域がフッ素で終端する完成度を、注入
エネルギー依存性として示した図。FIG. 22 is a diagram showing, as implantation energy dependence, the degree of completion when the implanted region is terminated by fluorine when fluorine is introduced into a Si substrate by an ion implantation method.
【図２３】酸素をイオン注入法でＳｉ基体に導入した際
の、注入した領域が酸素で終端する完成度を、注入後の
熱処理を行なうか否かで差が表われることを示した図。FIG. 23 is a diagram showing that the degree of completion of terminating the implanted region with oxygen when oxygen is introduced into the Si substrate by the ion implantation method is different depending on whether the post-implantation heat treatment is performed.
【図２４】従来の有機レジストを用いたリソグラフィー
工程を説明するための基体の模式的断面図である。FIG. 24 is a schematic cross-sectional view of a substrate for explaining a lithography process using a conventional organic resist.
【図２５】本発明の他の実施例に基づいた基体の製造工
程を示す模式的断面図。FIG. 25 is a schematic cross-sectional view showing the manufacturing process of the base body according to another embodiment of the present invention.
１ 基板 ２ ｎチャネルストップ層（ｐ+ 領域） ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ｎ領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅ領域） ６ ｎ+ 領域 ７ ポリシリコンゲート電極 ８ 熱酸化膜 ９ アルミニウムのサイドウォール １０ フォトレジスト １１ ＣＶＤ酸化膜 ４０１ 基体 ４０２ 薄膜 ４０３ 有機レジスト ４０４ レジストパターン ４０５ エネルギー線 ４０６ レジストパターン ４０７ 薄膜パターン ４０８ 有機レジストマスク ５０１ Ｓｉ基体 ５０２ Ｓｉ基体中のＳｉ原子 ５０３ Ｓｉ基体中の自由電子 ５０４ Ｓｉ基体表面の終端水素原子 ５０６ Ｓｉ基体に導入されるＦイオン ５０７ Ｓｉ基体表面の終端フッ素原子 ５０８ 水素分子 ５０９ ＤＭＡＨ分子 ５１０ Ｓｉ基体中の自由電子 ５１１ 反応を示す領域 ５１２ メタン分子 ５１３ 堆積Ａｌ膜中の自由電子 ５１４ 堆積したＡｌ膜 ５１５ 堆積したＡｌ膜表面の終端水素原子 ５１６ Ｓｉ基体に導入されるＯイオン ５１７ Ｓｉ基体表面の終端酸素原子 ５２１ 有機レジスト ６１１ ｐ型基板 ６１２ ゲート酸化膜 ６１３ フィールド酸化膜 ６１４ ポリシリコンゲート ６１５ ｎ型のドレイン領域 ６１６ ソース領域 ６１７ 酸化膜 ６１８ Ａｌ単結晶 ６１９ 酸化膜Ａｌ2 Ｏ3 ６２０ 上部電極のＡｌ ６２１ 層間絶縁膜 ６２２ Ａｌ電極 ７１４ ポリシリコン ７１８ Ａｌ単結晶 ７１９ 酸化膜Ａｌ2 Ｏ3 ７２０ 上部電極のＡｌ ８０１ 半導体基体 ８０２ 絶縁膜 ８０３ 配線金属用埋込溝 ８０４ 配線金属 ８０５ レジスト ８０６ イオン注入によるＳｉ層 ８０７ 水素終端領域 ８０８ 電子供与領域 ８０９ 配線金属1 substrate 2 n channel stop layer (p + region) 3 field oxide film 4 gate oxide film 5 n region (Lightly Dope region) 6 n + region 7 polysilicon gate electrode 8 thermal oxide film 9 aluminum sidewall 10 photoresist 11 CVD oxide film 401 Substrate 402 Thin film 403 Organic resist 404 Resist pattern 405 Energy ray 406 Resist pattern 407 Thin film pattern 408 Organic resist mask 501 Si substrate 502 Si atoms in Si substrate 503 Free electrons in Si substrate 504 Termination hydrogen on Si substrate surface Atoms 506 F ions introduced into the Si substrate 507 Terminal fluorine atoms on the Si substrate surface 508 Hydrogen molecules 509 DMAH molecules 510 Free electrons in the Si substrate 511 Region showing reaction 512 Methane molecules 513 Free electrons in the product Al film 514 Deposited Al film 515 Terminated hydrogen atoms on the surface of the deposited Al film 516 O ions introduced into the Si substrate 517 Terminated oxygen atoms on the surface of the Si substrate 521 Organic resist 611 p-type substrate 612 Gate oxide film 613 field oxide film 614 polysilicon gate 615 n-type drain region 616 source region 617 oxide film 618 Al single crystal 619 oxide film Al 2 O 3 620 upper electrode Al 621 interlayer insulating film 622 Al electrode 714 polysilicon 718 Al single crystal 719 Oxide film Al 2 O 3 720 Upper electrode Al 801 Semiconductor substrate 802 Insulating film 803 Wiring metal buried groove 804 Wiring metal 805 Resist 806 Si layer by ion implantation 807 Hydrogen termination region 808 Electron donation region 809 Wiring metal
フロントページの続き (72)発明者 下津佐 峰生 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 亀井 誠司 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内Front Page Continuation (72) Inventor Mineo Shimotsuma 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (72) Inventor Seiji Kamei 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. In the company
Claims (32)
法において、 半導体基体表面に水素原子を付与する表面処理工程と、 前記工程の後、前記キャパシタの形状パターンを作るた
め、前記半導体基体表面に選択的にエネルギー線を照射
する工程と、 前記キャパシタの一方の電極として、前記基体表面のエ
ネルギー線の非照射領域上に、選択的に金属領域を形成
する工程と、 前記キャパシタの誘電体層として、前記金属領域表面に
誘電体膜を形成する工程と、 前記キャパシタの他方の電極として、前記酸化膜上に金
属膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device having a capacitor, comprising: a surface treatment step of imparting hydrogen atoms to the surface of the semiconductor substrate; and, after the step, a pattern of the capacitor is formed to selectively form a surface pattern of the semiconductor substrate. A step of selectively irradiating an energy beam on the surface of the substrate as an electrode of the capacitor on a non-irradiation area of the substrate with the energy beam, and as a dielectric layer of the capacitor, A method of manufacturing a semiconductor device, comprising: a step of forming a dielectric film on a surface of a metal region; and a step of forming a metal film on the oxide film as the other electrode of the capacitor.
とする請求項１記載の半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the metal region is vertically long.
ス、及び／又はドレイン、及び／又はゲート電極領域の
上に堆積されることを特徴とする請求項１記載の半導体
装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the metal region is deposited on the source and / or drain of the MOSFET and / or the gate electrode region.
は、フッ酸を用いて行うことを特徴とする請求項１記載
の半導体装置製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the surface treatment step of imparting hydrogen atoms is performed using hydrofluoric acid.
イオンビームであることを特徴とする請求項１記載の半
導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the energy beam is an electron beam or an ion beam.
とする化学気相堆積法を利用して行うことを特徴とする
請求項１記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the metal region is deposited by a chemical vapor deposition method using an organic metal as a raw material.
ハイドライドであることを特徴とする請求項６記載の半
導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein the organic metal is alkylaluminum hydride.
は、ジメチルアルミニウムハイドライドであることを特
徴とする請求項７記載の半導体装置の製造方法。8. The method for manufacturing a semiconductor device according to claim 7, wherein the alkyl aluminum hydride is dimethyl aluminum hydride.
選択される原子を少なくとも１種含むことを特徴とする
請求項１記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 1, wherein the metal region contains at least one atom selected from Si, Ti, and Cu.
される半導体装置の製造方法において、 前記サイドウォール部分を電子供与性表面とする工程
と、 前記工程後、ＣＶＤ法により金属の前記サイドウォール
を形成する工程と、 前記工程後、ソース及びドレインの高濃度イオン注入領
域を形成する工程と、 前記工程後、前記サイドウォールを除去する工程と、 を有することを特徴とする半導体装置の製造方法。10. A method of manufacturing a semiconductor device manufactured by forming a side wall, the step of forming the side wall portion as an electron-donating surface, and after the step, the side wall of metal is formed by a CVD method. And a step of forming high-concentration ion implantation regions of a source and a drain after the step, and a step of removing the sidewall after the step.
ことを特徴とする請求項１０に記載の半導体装置の製造
方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the semiconductor device is a transistor.
ムハイドライドと水素とを利用したＣＶＤ法であること
を特徴とする請求項１０に記載の半導体装置の製造方
法。12. The method of manufacturing a semiconductor device according to claim 10, wherein the CVD method is a CVD method using alkyl aluminum hydride and hydrogen.
ドはジメチルアルミニウムハイドライドであることを特
徴とする請求項１２に記載の半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, wherein the alkyl aluminum hydride is dimethyl aluminum hydride.
ジスタのドレイン領域を形成しておくことを特徴とする
請求項１０に記載の半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 10, wherein a drain region of a transistor is formed before forming the sidewall.
工程と、 前記工程後、前記不純物の導入されていない基体表面に
水素原子を付与することにより、前記基体表面に水素原
子が付与された水素終端領域と非水素終端領域を形成す
る表面処理工程と、 前記工程後、前記水素終端領域上に、選択的に薄膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。15. A step of selectively introducing impurities to the surface of a substrate, and after the step, hydrogen atoms are added to the surface of the substrate not introduced with impurities to thereby add hydrogen atoms to the surface of the substrate. A method of manufacturing a semiconductor device, comprising: a surface treatment step of forming a hydrogen termination region and a non-hydrogen termination region; and a step of selectively forming a thin film on the hydrogen termination region after the step.
行うことを特徴とする請求項１５記載の半導体装置の製
造方法。16. The method of manufacturing a semiconductor device according to claim 15, wherein the surface treatment step is performed using hydrofluoric acid.
する請求項１５記載の半導体措置の製造方法。17. The method of manufacturing a semiconductor device according to claim 15, wherein the thin film is Al.
特徴とする請求項１５記載の半導体装置の製造方法。18. The method of manufacturing a semiconductor device according to claim 15, wherein the base is a semiconductor base.
利用して行うことを特徴とする請求項１５記載の半導体
装置の製造方法。19. The method of manufacturing a semiconductor device according to claim 15, wherein the thin film is formed by using a chemical vapor deposition method.
料とすることを特徴とする請求項１９記載の半導体装置
の製造方法。20. The method of manufacturing a semiconductor device according to claim 19, wherein the chemical vapor deposition method uses an organic metal as a raw material.
ムハイドライドであることを特徴とする請求項２０記載
の半導体装置の製造方法。21. The method of manufacturing a semiconductor device according to claim 20, wherein the organic metal is alkylaluminum hydride.
ドは、ジメチルアルミニウムハイドライドであることを
特徴とする請求項２１記載の半導体装置の製造方法。22. The method of manufacturing a semiconductor device according to claim 21, wherein the alkyl aluminum hydride is dimethyl aluminum hydride.
族、第VII 族のいずれかの原子であることを特徴とする
請求項１５に記載の半導体装置の製造方法。23. The impurities are Group I, Group II, or VI.
16. The method of manufacturing a semiconductor device according to claim 15, wherein the atom is any one of Group III and Group VII atoms.
族、第VII 族のいずれかの原子を含む化合物であること
を特徴とする請求項１５に記載の半導体装置の製造方
法。24. The impurities are group I, group II, or VI.
16. The method of manufacturing a semiconductor device according to claim 15, wherein the compound is a compound containing an atom of Group I or Group VII.
化合物は、フッ素原子またはフッ素原子を含む化合物で
あることを特徴とする請求項２３又は２４記載の半導体
装置の製造方法。25. The method for manufacturing a semiconductor device according to claim 23, wherein the Group VII atom or compound containing an atom is a fluorine atom or a compound containing a fluorine atom.
合物は、酸素原子または酸素原子を含む化合物であるこ
とを特徴とする請求項２３又は２４記載の半導体装置の
製造方法。26. The method of manufacturing a semiconductor device according to claim 23, wherein the group VI atom or compound containing an atom is an oxygen atom or a compound containing an oxygen atom.
合物は、水素原子または水素原子を含む化合物であるこ
とを特徴とする請求項２３又は２４記載の半導体装置の
製造方法。27. The method of manufacturing a semiconductor device according to claim 23, wherein the group I atom or compound containing an atom is a hydrogen atom or a compound containing a hydrogen atom.
子で終端していることを特徴とする請求項１５記載の半
導体装置の製造方法。28. The method of manufacturing a semiconductor device according to claim 15, wherein the non-hydrogen termination region is terminated by the impurity atom.
用いることを特徴とする請求項１５記載の半導体装置の
製造方法。29. The method of manufacturing a semiconductor device according to claim 15, wherein an ion implantation method is used to introduce the impurities.
なうことを特徴とする請求項２９記載の半導体装置の製
造方法。30. The method of manufacturing a semiconductor device according to claim 29, wherein the ion implantation is performed through a buffer film.
とする熱処理を行なうことを特徴とする請求項２９記載
の半導体装置の製造方法。31. The method of manufacturing a semiconductor device according to claim 29, wherein a heat treatment for the purpose of crystal recovery is performed after the ion implantation.
イ素原子を含む化合物であることを特徴とする請求項１
５記載の半導体装置の製造方法。32. The impurity is a silicon atom or a compound containing a silicon atom.
5. The method for manufacturing a semiconductor device according to 5.
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| US08/425,081 US5527730A (en) | 1992-07-30 | 1995-04-19 | Method of forming a capacitor having contact hole treated with hydrogen atoms and energy beam |
| US08/435,834 US5569614A (en) | 1992-07-30 | 1995-05-05 | Method of forming metal pattern including a schottky diode |
| US08/814,016 US5963812A (en) | 1992-07-30 | 1997-03-10 | Manufacturing method of a semiconductor apparatus having an electron donative surface in a side wall portion |
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