JPH0667882A

JPH0667882A - データ処理装置

Info

Publication number: JPH0667882A
Application number: JP22250192A
Authority: JP
Inventors: Aruberuto Parashiosu; パラシオス・アルベルト; Makoto Hanawa; 誠花輪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-08-21
Filing date: 1992-08-21
Publication date: 1994-03-11

Abstract

(57)【要約】【目的】分岐に起因する遅延スロットの発生を防止す
る。【構成】メモリ７００から読み出された第１及び第２の
命令は命令解読器６１０、６２０に保持されている期間
に対応する実行サイクル中、命令の符号及び演算ユニッ
ト６５０、６６０の結果を表す信号が分岐制御器５３０
に印加され、５３１及び５３２の信号が生成される。第
１及び第２の命令の何れが分岐の時その分岐先がレジス
タファイル６８０から読み出され、プログラムカウンタ
６７０に入力される。５３１及び５３２の信号によっ
て、プログラムカウンタ６７０の出力レジスタ６７４に
格納される値が通常のインクリメントされた値と分岐先
アドレスの中から選択され、第１及び第２の命令が次の
実行サイクルに入る前にこれらの命令直後に実行される
命令対が読み出され、分岐に起因する遅延スロットの発
生を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
特に分岐に起因する遅延スロットを必要としない縮小命
令セット処理装置に関する。

【０００２】

【従来の技術】命令を高速に実行可能な所謂、縮小命令
セット処理装置(Reduced InstructionSet Computer、以
下RISCという)は1986年8月18日の米国特許出願第896,15
6号を優先権主張とした特開昭63-49843号公報に詳細に
説明されている。一方、処理性能向上を目的として二つ
の演算命令を同時に実行できる処理装置は、平成2年8月
15日出願の特開平4-95825号公報に詳細に説明されてい
る。一方、分岐に起因する遅延スロットの利用を向上す
る手段としては、1986年の文献Proceedings of the 13t
h. Annual International Symposium on ComputerArchi
tecture,pp.396-403に、コンパイラ或はハードウェアに
基づく分岐命令の条件の真偽を予想する幾つかのアプロ
ーチが提案されている。しかし、この文献及び前記何れ
か特許では、遅延スロットそのものを削減する手段が示
されていない。

【０００３】

【発明が解決しようとする課題】上記文献及び特開平4-
95825号公報には、分岐に起因する遅延スロットの処理
に対する影響を減少するため、コンパイラによる過度の
命令スケジューリング処理が要求され、コンパイラ設計
の複雑さなどの問題がある。さらに、ハードウェアに基
づく手段は、実現上、膨大な回路面積を強要するなどの
問題がある。本発明の目的は、分岐に起因する遅延スロ
ットに対応するコンパイラの命令スケジューリング処理
の負担を軽減し、遅延スロット自身を削減し、しかも、
このために小規模のハードウェアしか必要としないデー
タ処理装置を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の代表的な実施例によるデータ処理装置は、
(１)メモリ(700)から読み出された所定の固定ビット幅
の命令長の第１及び第２の命令の内、前記第１の命令を
解読する第１の命令解読器(610)と、(２)前記第２の命
令を解読する第２の命令解読器(620)と、(３)前記第１
の命令解読器(610)の出力を保持し、命令の実行に必要
な信号を生成する第１の命令実行制御器(630)と、(４)
前記第２の命令解読器(620)の出力を保持し、命令の実
行に必要な信号を生成する第２の命令実行制御器と、
(５)前記第１の命令実行制御器(630)の出力によって制
御される第１の演算ユニット(650)と、(６)前記)び第２
の命令実行制御器(640)の出力によって制御される第２
の演算ユニット(660)と、(７)上記第１及び第２の命令
解読器(610,620)に保持される情報と上記第１及び第２
の演算ユニット(650,660)の結果の情報とを用いて、次
に実行される命令のアドレスの計算を制御する分岐制御
器(530)と、(８)前記の分岐制御器(530)によって制御さ
れ、上記メモリ(700)から読み出される命令のアドレス
を計算するプログラムカウンタ(670)と、(９)複数のレ
ジスタからなるレジスタファイル(680)とを具備してな
り、上記メモリ(700)は主記憶装置もしくはキャッシュ
メモリの少なくとも何れかにより構成されてなる縮小命
令セット処理装置として構成され、次の三つの実行サイ
クルからなるデータ処理方式を採用することによって達
成される。

【０００５】[第１実行サイクル]上記プログラムカウン
タ(670)の指定によりメモリ(700)から読み出された第１
及び第２の命令がそれぞれ第１及び第２の命令解読器(6
10,620)に格納される。また、前記第１及び第２の命令
解読器(610,620)の出力に保持される前記第１及び第２
の命令の情報が用いられることにより、上記の分岐制御
器(530)によってプログラムカウンタ(670)が設定され
る。前記第１及び第２の命令によって、指定されたレジ
スタファイル(680)内のレジスタの内容が読み出され
る。また、メモリ(700)の読み出し及び書き込みを行う
際、このサイクルでメモリ(700)にその操作に対応する
情報(格納されるデータや制御信号等)が渡される。この
サイクルの後半に、前記第１の命令及び第２の命令によ
って指定されたレジスタファイル(680)内のレジスタの
内容が、上記の第１及び第２の演算ユニット(650,670)
に渡され、その計算が行われる。

【０００６】[第２実行サイクル]前記第１及び第２の命
令の解読結果がそれぞれ上記の第１及び第２の命令実行
制御器(630,640)に格納される。これと同時に、第１実
行サイクルに開始された計算の結果が前記の演算ユニッ
ト(650,660)の出力に保持される。また、このサイクル
で、演算ユニット(650,660)の結果とこの時点に第１及
び第２の命令解読器(610,620)に保持されている命令対
の情報が上記の分岐制御器(530)に与えられる。さら
に、前記分岐制御器(530)によって、前記命令対の内何
れかが分岐のとき、分岐(条件の真偽及び分岐先のアド
レス)が評価され、前記命令対の次に実行される命令の
アドレスが決定される。決定されたアドレスがプログラ
ムカウンタ(670)に設定され、メモリ(700)から次の命令
対が読み出される。

【０００７】[第３実行サイクル]第２実行サイクルの演
算の結果は、前記実行サイクルに第１及び第２の命令実
行制御器(630,640)に保持されていた第１及び第２の命
令によって指定されたレジスタファイル(680)のアドレ
スに格納される。また、メモリ(700)の読み出し及び書
き込みする際、このサイクルでこの操作が完了される。
ただし、読み出しのとき、メモリ(700)から読み出され
た内容が前記第１或は第２の命令によって指定されたレ
ジスタファイル(680)のアドレスに格納される。

【０００８】

【作用】上記の三つの実行サイクルの説明で解かるよう
に、本発明は従来のスーパスカラ方式に用いられるプリ
フェッチ操作に対応する実行サイクルを用意していない
ため、通常分岐の条件の真偽によりプリフェッチサイク
ルで予め探索された命令の無効化に起因する遅延スロッ
トの発生を防止することができる。プリフェッチに対応
する操作は、上記の三つの実行サイクル内の第２実行サ
イクル中の命令に対応する演算の結果及び第１実行サイ
クル中の命令対の情報を用いる分岐制御器(530)によっ
て制御され、前記第１サイクルの命令対の次に実行され
る命令のアドレスが前記の分岐制御器(530)によって決
定される。第１実行サイクル中の命令対の内何れかが分
岐のとき、その分岐先がプログラムカウンタ(670)に設
定され、これで指定されたメモリ(700)のアドレスから
次の命令対が読み出される。このように、プリフェッチ
サイクルを無くすこと及び上記の実行サイクル並びに上
記の構成を用いることによって、分岐に起因する遅延ス
ロットの処理が減少することができ、しかも、これを上
記の小規模の分岐制御回路の採用で実現することができ
る。尚、命令対内の第１命令が分岐命令で、第２命令が
その他の種の命令の場合は、この対は遅延スロットを利
用していると仮定する。つまり、前記の第２命令は常に
分岐命令と並列に実行される。この場合以外、分岐命令
を処理する必要がない。

【０００９】

【実施例】以下、本発明の実施例を、図面に沿って詳細
に説明する。データ処理システムの概要図１は本発明の一実施例であるデータ処理システムの構
成を示す。このデータ処理システムは、データプロセッ
サユニットである処理部６００と、命令記憶装置(Instr
uction Memory)７００とデータ記憶装置(Data Memory)
８００との三つのブロックから構成されている。命令記
憶装置７００は命令キャッシュとして、また、データ記
憶装置８００はデータキャッシュとして、処理部６００
が形成されるチップ上に集積化されることが可能であ
る。命令記憶装置７００は、命令アドレスバス６０１及
び命令データバス７０１によって、処理部６００と接続
されている。命令アドレスバス６０１は４ギガバイトま
で可能なアドレシングをもち、３２ビット幅である。命
令データバス７０１は６４ビット幅で、一回の読み出し
で二つの命令を処理部６００に転送できる。データ記憶
装置８００は、オペランドアドレスバス６０２及びオペ
ランドデータバス８０１によって、処理部６００と接続
されている。オペランドアドレスバス６０２は、４ギガ
バイトまで可能なアドレシングをもち、３２ビット幅で
ある。オペランドデータバス８０１は、一回の読み出し
で３２ビットの１ワードを処理部６００に転送できる。

【００１０】処理部６００の内部の構成この処理部６００は、命令記憶装置７００から読み出さ
れた第１及び第２の命令をそれぞれ第１実行サイクルに
保持して解読する第１の命令解読器６１０及び第２の命
令解読器６２０と、前記の第１及び第２の命令をそれぞ
れ第２実行サイクルに保持して命令によって指定された
演算を制御する第１の命令実行制御器６３０及び第２の
命令実行制御器６４０と、第１の演算ユニット６５０及
び第２の演算ユニット６６０と、命令のアドレスを計算
するプログラムカウンタ６７０と、複数のレジスタを有
するレジスタファイル(Register File)６８０と、メモ
リアドレスレジスタ(MAR)４００と、メモリデータレジ
スタ(MDR)４１０と、命令記憶装置７００から読み出さ
れた第１の命令の実行結果の格納先アドレス情報と命令
記憶装置７００から読み出された第２の命令の実行に用
いられるオペランドの格納元アドレス情報とを比較する
比較器(DDPI)５００と、前記第１の命令の実行結果の格
納先アドレス情報と前記第２の命令の実行結果の格納先
アドレス情報とを比較する比較器(SD)５１０と、第１の
命令解読器６１０及び第２の命令解読器６２０に保持さ
れる命令の実行に用いられるオペランドの格納元アドレ
ス情報と第１の命令実行制御器６３０及び第２の命令実
行制御器６４０に保持される命令の実行結果の格納先ア
ドレス情報とを比較する比較器(DDPPI)５２０と、第１
の命令解読器６１０及び第２の命令解読器６２０に保持
される情報と第１の演算ユニット６５０及び第２の演算
ユニット６６０の結果の情報とを用いて、命令のアドレ
スの計算を制御する分岐制御器(BC)５３０とから構成さ
れている。

【００１１】第１の命令解読器６１０及び第２の命令解
読器６２０第１の命令解読器６１０及び第２の命令解読器６２０
は、命令記憶装置７００から読み出された第１及び第２
の命令を第１実行サイクルに保持する３２ビット幅のレ
ジスタを２個含み、これらのレジスタに保持された命令
を解読するとともに、分岐の評価を行うために分岐制御
器５３０に信号を供給する。

【００１２】第１の命令実行制御器６３０及び第２の命
令実行制御器６４０前記の第１の命令解読器６１０及び第２の命令解読６２
０によって解読された第１及び第２の命令の解読結果を
それぞれ第２実行サイクルに保持し、前記命令の解読結
果によって指定された演算を制御する３２ビット幅のレ
ジスタから構成されている。

【００１３】第１の演算ユニット６５０及び第２の演算
ユニット６６０これらのユニットは、それぞれ、３２ビットの３入力１
出力のＡ側のマルチプレクサ(MUX)６５１及び６６１と
Ｂ側のマルチプレクサ(MUX)６５２及び６６２と、３２
ビットＡ側の入力レジスタ６５３及び６６３とＢ側の入
力レジスタ６５４及び６６４と、３２ビットの２入力の
数値演算(算術論理演算)を行う算術論理演算器(ＡＬＵ)
６５５及び６６５と、出力レジスタ６５６及び出力レジ
スタ６６６とから構成されている。

【００１４】プログラムカウンタ６７０プログラムカウンタ６７０は、命令のアドレスを保持す
る出力レジスタ６７４と、このレジスタ６７４の内容と
「８」(２つの命令対間のアドレス差)との加算を行うア
ドレス演算器６７１と、分岐先のアドレス及びアドレス
演算器６７１を入力する２入力１出力のマルチプレクサ
６７３と、命令対のうち、第１の命令もしくは第２の命
令によって指定された分岐先のアドレスをマルチプレク
サ６７３に入力するための２入力１出力のマルチプレク
サ６７２から構成されている。尚、マルチプレクサ６７
２および６７３はそれぞれ入力及び出力が３２ビット幅
である。

【００１５】レジスタファイル(Register File)６８０レジスタファイル６８０は、３２ビット幅のレジスタ３
２本Ｒ₀,Ｒ₁,..,Ｒ₃₁からなり、五つの読み出し及び三
つの書き込みが同時に可能なものである。

【００１６】メモリアドレスレジスタ(MAR)４００データ記憶装置８００の読み出し及び書き込みに用いら
れ、第１実行サイクルに命令によって指定されたレジス
タファイル内のレジスタの内容を保持する。このレジス
タの内容を、実効アドレスとしてデータ記憶装置８００
のアクセスに用いられる。

【００１７】メモリデータレジスタ(MDR)４１０データ記憶装置８００の読み出し及び書き込みに用いら
れ、読み出しのとき、第２実行サイクルに読み出された
データを保持し、書き込みのときは、データ記憶装置８
００に格納されるデータを保持する。

【００１８】比較器(DDPI)５００命令記憶装置７００から読み出された第１の命令の実行
結果の格納先（ディスティネーション）アドレス情報
(D)と命令記憶装置７００から読み出された第２の命令
の実行に用いられるオペランドのソースアドレス情報
(S,R)とを比較して、読み出された命令対間のデータの
依存性(Data Dependency on the Previous Instructio
n)を調べる。この両アドレス情報が一致する際には、こ
の第１及び第２の命令の並列実行を停止する信号を生成
する。それ以外は二つの命令の並列実行が可能となる。

【００１９】比較器(SD)５１０命令記憶装置７００から読み出された第１の命令の実行
結果の格納先アドレス情報(D)と命令記憶装置７００か
ら読み出された第２の命令の実行結果の格納先アドレス
情報(D)とを比較して、アドレスのアクセスに衝突があ
るか否(Same Distination)を調べ、これらのアドレス情
報が一致する際には、この第１及び第２の命令の並列実
行を停止する信号を生成する。それ以外は二つの命令の
並列実行が可能となる。

【００２０】比較器(DDPPI)５２０第１の命令解読器６１０又は第２の命令解読器６２０に
保持される命令の実行に用いられるオペランドのソース
・アドレス情報(S,R)と第１の命令実行制御器６３０又
は第２の命令実行制御器６４０に保持される命令の実行
結果の格納先アドレス情報(D)とを比較し、これによっ
てオペランドのアドレスは以前の命令によって書き込ま
れるか否か(Data Dependency on the Previous Pair of
Instructions)を調べる。このアドレスの情報が一致す
る際、演算ユニット６５０もしくは６６０の出力が、前
記比較結果によって、Ａ側のマルチプレクサ６５１もし
くは６６１或はＢ側のマルチプレクサ６５２もしくは６
６２を通して、Ａ側の入力レジスタ６５３もしくは６６
３或はＢ側の入力レジスタ６５４もしくは６６４にフィ
ードバックされる。

【００２１】分岐制御器(BC)５３０第１の命令解読器６１０及び第２の命令解読器６２０に
保持される情報と第１の演算ユニット６５０もしくは第
２の演算ユニット６６０の結果の情報とを用いて、命令
のアドレスの計算を制御する。分岐のとき、マルチプレ
クサ６７２及びマルチプレクサ６７３を制御して分岐先
のアドレスをプログラムカウンタの出力レジスタ６７４
に格納させる信号を生成し、分岐以外のときは、マルチ
プレクサ６７３を制御してプログラムカウンタに保持さ
れている値に８を足した結果を出力レジスタ６７４に格
納されるための信号を生成する。なお、比較器５００及
び比較器５１０の出力によって、前記の信号が無効さ
れ、プログラムカウンタの動作が一時的に停止される。

【００２２】命令セット図２は、図１の実施例の縮小命令セット処理装置のため
の固定ビット幅の命令長を有する命令セットを示す。図
３、図４、図５及び図６は、それぞれＡＤＤとＳＵＢと
ＸＯＲの命令、ＢＲＡとＢＲＺの命令、ＬＤとＳＴの命
令及びＳＥＴＬとＳＥＴＨの命令のフォーマットを示
す。

【００２３】これらの図３乃至図６に示すように、一つ
の命令の命令長は３２ビット長で、左端より８ビットの
フィールド２１０は命令の種類を示す命令符号(Code)で
あり、次の５ビットのフィールド２２０は命令の実行結
果を格納するレジスタのアドレスを指定するディスティ
ネイション(Ｄ)フィールドであり、さらに次の５ビット
のフィールド２３０は命令の実行に用いられるソースデ
ータの格納レジスタのアドレスを指定する第１ソース
(Ｓ)フィールドであり、さらに最後の５ビットのフィー
ルド２４０は命令の実行に用いられるソースデータの格
納レジスタのアドレスを指定する第２ソース(Ｒ)フィー
ルドである。尚、１６ビットのフィールド２５０はイミ
ディエイト(Immediate)データフィールドである。

【００２４】ＡＤＤ命令３０１は、第１ソースフィール
ド２３０で指定されたレジスタの内容と第２ソースフィ
ールド２４０で指定されたレジスタの内容と加算し、そ
の結果をデスティネイションフィールド２２０で指定さ
れたレジスタに格納する命令である。ＳＵＢ命令３０２
は、第１ソースフィールド２３０で指定されたレジスタ
の内容から第２ソースフィールド２４０で指定されたレ
ジスタの内容を引算し、その結果をデスティネイション
フィールド２２０で指定されたレジスタに格納する命令
である。ＸＯＲ命令３０３は、第１ソースフィールド２
３０で指定されたレジスタの内容と第２ソースフィール
ド２４０で指定されたレジスタの内容との間の排他的論
理和を求め、その結果をディスティネイションフィール
ド２２０で指定されたレジスタに格納する命令である。

【００２５】ＢＲＡ命令３０４は、無条件分岐で、第２
ソースフィールド２４０で指定されたレジスタの内容を
分岐先のアドレスとし、このアドレスをプログラムカウ
ンタ６７０に設定する命令である。ＢＲＺ命令３０５
は、条件付分岐で、第２ソースフィールド２４０で指定
されたレジスタの内容を分岐先のアドレスとし、第１の
演算ユニット６５０或は第２の演算ユニット６６０の演
算の結果はゼロ「０」のとき、またこのときのみ、前記
分岐先アドレスをプログラムカウンタ６７０に設定する
命令である。

【００２６】ＬＤ命令３０６は、第１ソースフィールド
２３０で指定されたレジスタの内容をアドレスとし、こ
のアドレスで指定されたデータ記憶装置８００の内容を
ディスティネイションフィールド２２０で指定されたレ
ジスタに格納する命令である。ＳＴ命令３０７は、デス
ティネイションフィールド２２０で指定されたレジスタ
の内容をデータ記憶装置８００のアドレスとし、このア
ドレスに第１ソースフィールド２３０で指定されたレジ
スタの内容を格納する命令である。

【００２７】ＳＥＴＬ命令３０８は、イミディエイトデ
ータフィールド２５０の左側に１６ビット分の「０」を
連結して、これをデスティネイションフィールド２２０
で指定されたレジスタに格納し、最低位のビットを設定
する命令である。ＳＥＴＨ命令３０９は、イミディエイ
トデータフィールド２５０の右側に１６ビット分の
「０」を連結して、これをデスティネイションフィール
ド２２０で指定されたレジスタに格納し、最上位のビッ
トを設定する命令である。

【００２８】尚、パイプライン処理方式については、技
術文献「The Architecture of Pipelined Computers;P.
M.Kogge;Hemisphere Pub.Co.,1981」に詳細説明され、
また２つ以上の命令の並列処理のスーパスカラ方式につ
いて技術文献「SuperscalarMicroprocessor Design;M.J
ohnson;Prentice-Hall,1991」に詳細に説明されている
ため、以下では、本発明が解決する課題だけを例示す
る。

【００２９】図７は、本実施例で、幾つかの命令対の実
行に対応するタイムダイアグラムを示す。上から順番
に、クロックサイクル、処理装置６００のクロック(Clo
ck)、第１の命令に対応する命令アドレスバス６０１の
内容(PC、PC'及びPC"はプログラムカウンタの内容を表
す)、第１の命令に対応する命令データバス７０１の内
容((Ｘ)はアドレスＸのレジスタの内容を表す)、第１の
命令解読器６１０の内容、第１の演算ユニット６５０の
内容([Ｙ]はアドレスＹの命令に対応する演算の結果を
表す)、分岐制御器５３０から第１或は第２の命令が分
岐のとき生成される５３１の信号(Branch)及び５３２の
信号((R1)/(R2))が示されている。図７のBranch及び(R
1)/(R2)の信号は、命令対内の分岐命令の存在及びその
条件を表す。Branchは「０」及び(R1)/(R2)は「０」の
時、この信号で命令対内何れの命令も分岐ではないこと
が表示される。Branchは「１」及び(R1)/(R2)は「１」
の時、この信号で命令対内の第１の命令は分岐であり、
しかも無条件か或はその条件が真であることが表され
る。この場合は、第２の命令が何れの種類で良い。但
し、第２の命令が分岐以外の命令の場合、その前の第１
の命令が分岐命令である。Branchは「１」及び(R1)/(R
2)は「０」の時、この信号で命令対内の第２の命令が分
岐であり、しかも無条件か或はその条件が真であること
が表される。この場合は、第１の命令が無条件分岐及び
条件付の時その条件が真であること以外、何れの種類で
良い。Branchは「０」及び(R1)/(R2)は「１」のは、例
外状態と見なされ、本実施例の処理装置の動作に影響を
与えない。

【００３０】図７のタイムダイアグラムをクロックサイ
クル毎に沿って前記Branch及び(R1)/(R2)の幾つのケー
スを説明する。まず、左からの第１クロックサイクル
に、命令アドレスバス６０１の「ＰＣ」というアドレスか
ら読み出された命令データバス７０１の命令対を、クロ
ック信号が「０」から「１」への変化によって、命令解
読器６１０及び６２０に格納される。またこの変化によ
って、命令解読器６１０及び６２０に格納された命令が
分岐である時は、その条件の評価が開始される。図７
は、この第１クロックサイクルの前記の命令対何れも分
岐ではないケースを図示している。このため、第１クロ
ックサイクルのクロック信号の「１」から「０」への変
化によって、プログラムカウンタ６７０の内容(出力レ
ジスタ６７４の内容)と「８」と加算した結果が出力レ
ジスタ６７４に格納される。この内容が命令アドレスバ
ス６０１を通して命令記憶装置７００から読み出される
次の命令対を指定する。指定された命令対は命令データ
バス７０１に載せられ、第２クロックサイクルのクロッ
ク信号の「０」から「１」への変化によって命令解読器
６１０及び６２０に格納される。この時、命令対の第１
の命令は条件付分岐(ＢＲＺ(305))であるとし、しかも
その条件が真であるとする。また、第１の演算ユニット
６５０の結果は「０」であるとする。図７に示すように
この場合は、分岐制御器５３０が生成する５３１のBran
ch信号及び５３２の(R1)/(R2)信号が「１」になってい
る。これらの信号で、プログラムカウンタ６７０の内容
と「８」と加算した結果が閉塞されて解読器６１０の第
１命令の第２ソースフィールド２４０で指定されたレジ
スタの内容がクロックの「１」から「０」への変化によ
って、マルチプレクサ６７２及び６７３を通して出力レ
ジスタ６７４に格納され、命令アドレスバス６０１の内
容となる。これは、図７に(Ｒ１)及びＰＣ’で表されて
いる。ＰＣ’で指定された命令対は、第３ロックサイク
ルのクロック信号の「０」から「１」への変化によっ
て、命令解読器６１０及び６２０に格納される。この場
合は、第１クロックサイクルと同様に命令対は何れも分
岐ではないケースとする。このため、プログラムカウン
タ６７０の内容「ＰＣ’」と「８」と加算した結果が、
クロック信号の「０」への変化によって、出力レジスタ
６７４に格納される。前記の結果をアドレスとする命令
対は、第４クロックサイクルにクロック信号の立上りで
命令解読器６１０及び６２０に格納される。この時、命
令対の第２の命令は条件付分岐で、しかもその条件が真
であるとする。また、第２の演算ユニット６６０の結果
は「０」であるとする。図７に示すようにこの場合は、
分岐制御器５３０が生成する５３１のBranch信号及び５
３２の(R1)/(R2)信号がそれぞれ「１」及び「０」にな
っている。これらの信号で、プログラムカウンタ６７０
の内容と「８」と加算した結果が閉塞され、解読器６２
０の第２命令の第２ソースフィールド２４０で指定され
たレジスタの内容がクロックの「１」から「０」への変
化によって、マルチプレクサ６７２及び６７３を通して
出力レジスタ６７４に格納され、命令アドレスバス６０
１の内容となる。これは、図７に(Ｒ２)及びＰＣ”で表
されている。ＰＣ”をアドレスとする命令対は、第５ク
ロックサイクルにクロック信号の立上りで命令解読器６
１０及び６２０に格納される。この命令対及び第６クロ
ックサイクルの命令対はが分岐以外の命令であるとした
処理は図７に示されている。

【００３１】上記の第１及び第２の命令の並列実行処理
が、命令データバス７０１の第１の命令のデスティネイ
ションフィールド２２０と第２の命令の第１もしくは第
２のソースフィールド２３０もしくは２４０とが一致す
る際、比較器(DDPI)５００で、或は、命令データバス７
０１の第１の命令のディスティネイションフィールド２
２０と第２の命令のディスティネイションフィールド２
２０とが一致する際、比較器(SD)５１０で、停止され
る。この時、第１の命令が実行されてから、第２の命令
が実行される。この場合、第１の命令の第１実行サイク
ル期間中ではプログラムカウンタ６７０へ分岐制御器５
３０の制御入力信号５３１及び５３２が無効され、プロ
グラムカウンタの内容が変化しない。

【００３２】図８は、分岐制御器５３０を実現する回路
の一つを示す。そこでは、iD1(X)P及びiD1(X)Nが命令解
読器６１０の第１の命令のＸ番目のビット及びその否定
の値を表し、iD2(Y)P及びiD2(Y)Nが命令解読器６２０の
第２の命令のＹ番目のビット及びその否定の値を表す。
ALU1ZERO及びALU2ZEROが第１演算ユニット６５０及び第
２演算ユニット６６０の結果がゼロであるか否を表す信
号である。

【００３３】

【発明の効果】以上述べたように、本発明によれば、分
岐に起因する遅延スロットを防止することができ、従来
のコンパイラの分岐処理(分岐の予想や処理順序の調
整、遅延スロットの使用等)が減少し、処理性能を向上
させることができる。

【００３４】また、実施例に示したように、本発明を実
現するために小規模の回路しか必要ではない。

【００３５】さらに、パイプラインの最初の実行サイク
ル(第１実行サイクル)に分岐に対応する処理が行われて
いるため、その他のパイプラインステージ(実行サイク
ル)のスーパパイプライン化等の改善が可能である。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理装置の構成
を示す図である。

【図２】図１の実施例に対応する命令セット及びそのビ
ットの割り当てを示す図である。

【図３】図２のADD、SUB及びXOR命令のビット構成を示
す図である。

【図４】図２のBRA及びBRZ命令のビット構成を示す図で
ある。

【図５】図２のLD及びST命令のビット構成を示す図であ
る。

【図６】図２のSETL及びSETH命令のビット構成を示す図
である。

【図７】図１の実施例の幾つかの処理ケースを例示する
タイム代がグラムを示す図である。

【図８】図１の分岐制御器(BC)５３０を実現する一つの
回路を示す図である。

【符号の説明】

400…メモリアドレスレジスタ、410…メモリデータレジ
スタ、500…第１の命令のディスティネイションフィー
ルドと第２の命令の第１のソースフィールド及び第２の
ソースフィールドとを比較する比較器、510…第１の命
令のデスティネイションフィールドと第２の命令のデス
ティネイションフィールドとを比較する比較器、520…
第１の命令及び第２の命令の第１のソースフィールド及
び第２のソースフィールドと第１の命令実行制御器６３
０及び第２の命令実行制御器６４０に保持される命令の
ディスティネイションフィールド２２０とを比較する比
較器、530…第１の命令解読器６１０及び第２の命令解
読器６２０に保持される命令符号の情報と第１の演算ユ
ニット６５０及び第２の演算ユニット６６０の結果の情
報とを用いて、命令のアドレスの計算を制御する分岐制
御器、531…分岐制御器５３０により生成されるBranch
信号、532…分岐制御器５３０により生成される(R1)/(R
2)信号、600…処理部、601…命令アドレスバス、602…
オペランドアドレスバス、610…第１の命令解読器、620
…第２の命令解読器、630…第１の命令実行制御器、640
…第２の命令実行制御器、650…第１の演算ユニット、6
60…第２の演算ユニット、670…プログラムカウンタ、6
80…レジスタファイル、700…命令記憶装置、701…命令
データバス、800…データ記憶装置、801…オペランドデ
ータバス。

Claims

【特許請求の範囲】

【請求項１】(１)メモリから読み出された所定の固定ビ
ット幅の命令長の第１及び第２の命令の内、前記第１の
命令を解読する第１の命令解読器と、 (２)前記第２の命令を解読する第２の命令解読器と、 (３)前記第１の命令解読器の出力を保持し、命令の実行
に必要な信号を生成する第１の命令実行制御器と、 (４)前記第２の命令解読器の出力を保持し、命令の実行
に必要な信号を生成する第２の命令実行制御器と、 (５)前記第１の命令実行制御器の出力によって制御され
る第１の演算ユニットと、 (６)前記)び第２の命令実行制御器の出力によって制御
される第２の演算ユニットと、 (７)上記第１及び第２の命令解読器に保持される情報と
上記第１及び第２の演算ユニットの結果の情報とを用い
て、次に実行される命令のアドレスの計算を制御する分
岐制御器と、 (８)前記の分岐制御器によって制御され、上記メモリか
ら読み出される命令のアドレスを計算するプログラムカ
ウンタと、 (９)複数のレジスタからなるレジスタファイルとを具備
してなることを特徴とするデータ処理装置。
【請求項２】上記第１及び第２の命令の上記所定のビッ
ト幅の命令長は固定長であり、縮小命令セット処理装置
として構成されたことを特徴とする請求項１記載のデー
タ処理装置。
【請求項３】上記メモリは主記憶装置もしくはキャッシ
ュメモリの少なくとも何れかにより構成されてなること
を特徴とする請求項１または請求項２のいずれかに記載
のデータ処理装置。
【請求項４】縮小命令セット処理装置による処理におけ
る分岐命令に続く命令を無効化しないため分岐命令の以
前の命令を遅延させて先に分岐命令を実行し、遅延され
た命令の実行と並行して分岐先のアドレスを計算する遅
延スロット手段の用いる件数を減少することを特徴とす
る請求項１乃至３のいずれかに記載のデータ処理装置。