JPH0661807A - Digital duty factor adjustment circuit - Google Patents

Digital duty factor adjustment circuit

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JPH0661807A
JPH0661807A JP21188592A JP21188592A JPH0661807A JP H0661807 A JPH0661807 A JP H0661807A JP 21188592 A JP21188592 A JP 21188592A JP 21188592 A JP21188592 A JP 21188592A JP H0661807 A JPH0661807 A JP H0661807A
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JP
Japan
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circuit
duty factor
reference clock
clock
phase
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JP21188592A
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Japanese (ja)
Inventor
Masashi Tanaka
雅志 田中
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To attain a stable operation of the circuit against power supply fluctuation and temperature fluctuation by setting a duty factor through the use of a reference clock and one of N-sets of pulses for duty factor setting purpose. CONSTITUTION:A reference clock CK1 is subject to 1/N frequency-division by a 1/N frequency divider circuit 10 resulting in obtaining an output clock CK2. In this case, an N-phase pulse generating circuit 20 generates N-phase pulses whose phases differ from each other by 1/N each. A toggle circuit 50 is set by a leading edge of the reference clock CK1 and reset one of outputs of the N-phase pulse generating circuit 20 selected by a pulse selection circuit 30 to adjust the duty factor of the output clock CK2 to an optional value through digital setting. Thus, the digital duty factor adjustment circuit operated stably against power supply fluctuation and temperature.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は基準クロックを1/N分
周して所定の周波数の出力クロックを発生するときのデ
ューティファクタをディジタル調整する回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for digitally adjusting a duty factor when an output clock having a predetermined frequency is generated by dividing a reference clock by 1 / N.

【0002】各種の電子装置、通信装置において、一般
的に使用する信号のデューティファクタは指定されてい
る。しかし、デューティファクタが50%に指定されて
おり、入力信号のデューティファクタが50%であって
も、信号線上の遅延、ゲート回路のセットアップタイム
/ホールドタイムの影響、電源変動等の原因によりデュ
ーティファクタが変化する場合がある。
In various electronic devices and communication devices, duty factors of signals generally used are specified. However, the duty factor is specified as 50%, and even if the duty factor of the input signal is 50%, the duty factor may be affected by the delay on the signal line, the influence of the setup time / hold time of the gate circuit, the fluctuation of the power supply, etc. May change.

【0003】このような、デューティファクタが一定し
ない信号を入力として、任意のデューティファクタの信
号を安定に発生するデューティ調整回路が要求されてい
る。
There is a demand for a duty adjusting circuit which stably receives a signal having an arbitrary duty factor and receives such a signal whose duty factor is not constant.

【0004】[0004]

【従来の技術】図6は従来例を説明するブロック図を示
す。図は従来例の1/2n 分周回路の例であり、n個の
1/2分周回路111〜11nを用いて構成している。
2. Description of the Related Art FIG. 6 is a block diagram for explaining a conventional example. The figure is an example of a 1/2 n divider circuit of a conventional example, which is configured by using n 1/2 divider circuits 111 to 11n.

【0005】図の構成において、基準クロックCK1を
1/2分周回路111〜11nにより、順次1/2の分
周を行い、1/2分周をn回行うことにより、基準クロ
ックCK1の1/2n の周波数の出力クロックCK2を
得ている。このときの出力クロックCK2のデューティ
ファクタは約50%である。
In the configuration shown in the figure, the reference clock CK1 is divided by ½ by the ½ divider circuits 111 to 11n in sequence, and ½ division is performed n times to obtain 1 of the reference clock CK1. An output clock CK2 having a frequency of / 2 n is obtained. The duty factor of the output clock CK2 at this time is about 50%.

【0006】図7は従来例のデューティファクタ調整回
路を説明する図を示す。図6に示すように、1/2分周
回路をn個接続し、所要の出力クロックCK2を得る場
合には、デューティファクタの調整を行うことはでき
ず、そのデューティファクタは約50%となる。
FIG. 7 shows a diagram for explaining a conventional duty factor adjusting circuit. As shown in FIG. 6, when n half divider circuits are connected and the required output clock CK2 is obtained, the duty factor cannot be adjusted, and the duty factor becomes about 50%. .

【0007】そこで、50%以外のデューティファクタ
が必要とされる場合には、図7の回路により調整を行
う。71、72はFF回路、73、74はOR回路、7
5はアナログユニポーラ/バイポーラ(Unipolar/Bipol
ar以下U/Bと称する)回路であり、76は抵抗であ
る。
Therefore, when a duty factor other than 50% is required, adjustment is performed by the circuit of FIG. 71 and 72 are FF circuits, 73 and 74 are OR circuits, 7
5 is analog unipolar / bipolar
ar hereinafter referred to as U / B) circuit, and 76 is a resistor.

【0008】図において、FF回路71、72で+側の
NRZ信号、−側のNRZ信号とクロックとの位相を合
わせ、OR回路73、74でNRZ信号からRZ信号に
変換して出力し、アナログU/B回路75でユニポーラ
信号をバイポーラ信号に変換して出力する。
In the figure, the FF circuits 71 and 72 match the phases of the + side NRZ signal and the-side NRZ signal with the clock, and the OR circuits 73 and 74 convert the NRZ signal into an RZ signal and output it. The U / B circuit 75 converts the unipolar signal into a bipolar signal and outputs it.

【0009】このとき、抵抗76がない場合には出力さ
れるパルスは略クロックの幅で出力される。このパルス
幅を変更したいときは、抵抗76をとおして、OR回路
73、74に印加する電圧を変化させることにより、出
力のデューティファクタを調整することができる。
At this time, if the resistor 76 is not provided, the output pulse is output with a width of approximately a clock. When it is desired to change the pulse width, the output duty factor can be adjusted by changing the voltage applied to the OR circuits 73 and 74 through the resistor 76.

【0010】図8は従来例による多重化装置の例を説明
する図である。図は多重化装置の分離部を示す。61は
高次群信号を分離する分離回路、62は位相比較器を備
えたクロック乗り換えを行うためのメモリ、63は位相
比較結果を電圧制御発振器(図中VCXOと示す)の制
御電圧に変換するフィルタ、64は位相比較を行うN倍
の周波数の発振をする電圧制御発振器、65Aは電圧制
御発振器の周波数を位相比較を行う周波数に変換する1
/N分周回路、66は伝送路の定められた符号則、例え
ば、北米系の一次群信号ではB8ZS信号、に変換する
コーダ、67Aはユニポーラ信号からバイポーラ信号に
変換するU/B変換回路である。
FIG. 8 is a diagram for explaining an example of a conventional multiplexing device. The figure shows the demultiplexer of the multiplexer. Reference numeral 61 is a separation circuit for separating high-order group signals, 62 is a memory for changing clocks with a phase comparator, 63 is a filter for converting the phase comparison result into a control voltage of a voltage controlled oscillator (shown as VCXO in the figure), Reference numeral 64 denotes a voltage controlled oscillator that oscillates at N times the frequency for phase comparison, and 65A converts the frequency of the voltage controlled oscillator to a frequency for phase comparison 1
/ N frequency divider circuit, 66 is a code rule that defines the transmission path, for example, a coder that converts into a B8ZS signal for the primary group signal of North America, 67A is a U / B conversion circuit that converts from a unipolar signal to a bipolar signal. is there.

【0011】図8に示すU/B変換回路67Aは、図7
で説明した構成をとっており、ユニポーラ信号からバイ
ポーラ信号に変換すると同時に、デューティファクタの
調整も行っている。
The U / B conversion circuit 67A shown in FIG.
In the configuration described in Section 1, the unipolar signal is converted into a bipolar signal and the duty factor is adjusted at the same time.

【0012】[0012]

【発明が解決しようとする課題】上述の従来例におい
て、デューティファクタを調整する場合、OR回路7
3、74に印加される電圧を抵抗76で調整することに
より任意のデューティファクタに設定している。
In the above-mentioned conventional example, when adjusting the duty factor, the OR circuit 7 is used.
An arbitrary duty factor is set by adjusting the voltage applied to 3, 74 with the resistor 76.

【0013】しかし、この調整はOR回路73、74の
スレッショルド電圧近傍で微妙な調整を行うことが必要
であり、調整には熟練した作業者の長時間の作業が必要
となる。さらに、デューティファクタはアナログ回路で
設定されているので、電源変動や温度変動により、設定
したデューティファクタから変動する場合がある。
However, this adjustment requires delicate adjustment in the vicinity of the threshold voltages of the OR circuits 73 and 74, and requires a long time work by a skilled worker. Furthermore, since the duty factor is set in the analog circuit, it may fluctuate from the set duty factor due to power supply fluctuations and temperature fluctuations.

【0014】本発明はデューティファクタをディジタル
設定できるディジタルデューティファクタ調整回路を実
現しようとする。
The present invention is intended to realize a digital duty factor adjusting circuit capable of digitally setting a duty factor.

【0015】[0015]

【課題を解決するための手段】図1は本発明の原理を説
明するブロック図である。図中の10は基準クロックC
K1を1/Nに分周する1/N分周回路であり、20は
基準クロックCK1を基準として、周波数が基準クロッ
クCK1の1/Nで、位相が1/Nずつ異なるN相パル
スを発生するN相パルス発生回路であり、30はN相パ
ルス発生回路20の発生するN相パルスの中の1つを選
択するパルス選択回路である。
FIG. 1 is a block diagram for explaining the principle of the present invention. 10 in the figure is a reference clock C
Reference numeral 20 denotes a 1 / N frequency dividing circuit that divides K1 into 1 / N, and 20 generates an N-phase pulse whose frequency is 1 / N of the reference clock CK1 and whose phase is 1 / N different with respect to the reference clock CK1. The N-phase pulse generating circuit 30 is a pulse selecting circuit for selecting one of the N-phase pulses generated by the N-phase pulse generating circuit 20.

【0016】また、40は基準クロックCK1とパルス
選択手段30の出力の論理和をとる論理和回路であり、
50は論理和回路40の出力により、反転動作を行うト
グル回路であり、基準クロックCK1をN分周した出力
クロックCK2は基準クロックCK1の立ち上がりで立
ち上がり、選択されたN相パルスで立ち上がりで立ち下
がる。
Reference numeral 40 is an OR circuit for ORing the reference clock CK1 and the output of the pulse selecting means 30.
Reference numeral 50 is a toggle circuit that performs an inverting operation by the output of the OR circuit 40. An output clock CK2 obtained by dividing the reference clock CK1 by N rises at the rising edge of the reference clock CK1 and falls at the rising edge of the selected N-phase pulse. .

【0017】[0017]

【作用】基準クロックCK1を1/N分周回路10で1
/Nに分周して出力クロックCK2を発生するとき、N
相パルス発生回路20で、位相が1/Nずつ異なるN相
パルスを発生させる。
The reference clock CK1 is set to 1 by the 1 / N frequency dividing circuit 10.
/ N to generate output clock CK2
The phase pulse generation circuit 20 generates N-phase pulses whose phases differ by 1 / N.

【0018】ここで、トグル回路50を基準クロックC
K1の立ち上がりで「オン」とし、パルス選択回路30
で選択したN相パルス発生回路20の出力の一つで「オ
フ」とすることにより、出力クロックCK2のデューテ
ィファクタをディジタル設定で任意の値に調整すること
ができる。
Here, the toggle circuit 50 is set to the reference clock C.
At the rising edge of K1, the pulse selection circuit 30 is turned on.
By turning off one of the outputs of the N-phase pulse generation circuit 20 selected in step 1, the duty factor of the output clock CK2 can be adjusted to an arbitrary value by digital setting.

【0019】[0019]

【実施例】図2は本発明の実施例を説明する図である。
図は49、408MHzの基準クロックから1.544
MHzの出力クロックを発生する例である。
FIG. 2 is a diagram for explaining an embodiment of the present invention.
The figure shows 1.544 from the reference clock of 49, 408 MHz.
This is an example of generating an output clock of MHz.

【0020】原理図で説明した1/N分周回路10をこ
こでは32分周回路を使用し、インバータ(以下INV
と称する)110と1/2分周回路111〜115から
構成し、N相パルス発生回路20をOR回路ORとAN
D回路Aから構成し、論理和回路としてOR回路41、
トグル回路として1/2分周回路51とから構成してい
る。
The 1 / N frequency dividing circuit 10 described in the principle diagram is a 32 frequency dividing circuit here, and an inverter (hereinafter referred to as INV) is used.
110) and 1/2 frequency dividing circuits 111 to 115, and the N-phase pulse generating circuit 20 is composed of OR circuits OR and AN.
An OR circuit 41, which is composed of a D circuit A and serves as an OR circuit,
The toggle circuit is composed of a 1/2 divider circuit 51.

【0021】図3は本発明の実施例のタイムチャートで
ある。図3のタイムチャートにより図2の実施例の動作
を説明する。 A 基準クロックである。
FIG. 3 is a time chart of the embodiment of the present invention. The operation of the embodiment of FIG. 2 will be described with reference to the time chart of FIG. A Reference clock.

【0022】B INV110で基準クロックAを反転
したクロックである。 C〜G 1/2分周回路111〜115の出力を示す。 F1〜F32 OR回路ORから発生する32本のデュ
ーティファクタ設定用のパルスである。例えば、図に示
す、1番上のOR回路ORからは1/2分周回路111
〜115の出力の総てが「0」とき「1」を出力し、2
番目のOR回路ORからは1/2分周回路111の出力
が「1」で、1/2分周回路112〜115の出力が
「0」のときに「1」を出力する。このような動作によ
り5個の1/2分周回路111〜115の出力から32
本のパルスを発生させる。
This is a clock obtained by inverting the reference clock A in B INV 110. The outputs of the C to G 1/2 frequency dividing circuits 111 to 115 are shown. F1 to F32 are 32 duty factor setting pulses generated from the OR circuit OR. For example, from the first OR circuit OR shown in the figure, the ½ frequency divider circuit 111
Outputs "1" when all the outputs of ~ 115 are "0", and outputs 2
The first OR circuit OR outputs "1" when the output of the 1/2 divider circuit 111 is "1" and the outputs of the 1/2 divider circuits 112 to 115 are "0". By such an operation, 32 outputs from the outputs of the five 1/2 divider circuits 111 to 115 are obtained.
Generate a book pulse.

【0023】この出力と基準クロックの論理積をAND
回路Aでとり、パルス幅を基準クロックの幅に合わせて
出力する。(A)はデューティファクタ50%の場合を
示す。
AND the logical product of this output and the reference clock
The circuit A takes the pulse width and outputs it according to the width of the reference clock. (A) shows the case where the duty factor is 50%.

【0024】パルス選択回路30で16番目のパルスF
16を選択し、基準クロックF1との論理和をとり、F
16′を得る。この信号により、1/2分周回路51を
動作させることにより、デューティファクタ50%のD
50が出力される。
The 16th pulse F in the pulse selection circuit 30
16 is selected and the logical sum of the reference clock F1 and F
You get 16 '. By operating the 1/2 divider circuit 51 with this signal, a D of 50% duty factor is obtained.
50 is output.

【0025】(B)はデューティファクタ最低の場合を
示す。選択回路30で2番目のパルスF2を選択し、基
準クロックF1との論理和をとり、F2′を得る。この
信号により、1/2分周回路51を動作させることによ
り、デューティファクタ最低のクロックDminが出力さ
れる。
(B) shows the case where the duty factor is the lowest. The selection circuit 30 selects the second pulse F2 and takes the logical sum with the reference clock F1 to obtain F2 '. By operating the 1/2 divider circuit 51 with this signal, the clock Dmin having the lowest duty factor is output.

【0026】図4は本発明のその他の実施例を説明する
図である。図は原理図の1/N分周回路10として32
進カウンタ10Aとロード値設定回路10Bから構成
し、N相パルス発生回路20を32進のカウンタ20A
とロード値設定回路20Bから構成しており、さらに、
インバータINVと、NOR回路42、43と、OR回
路41と、トグル回路51から構成している。
FIG. 4 is a diagram for explaining another embodiment of the present invention. The figure shows 32 as the 1 / N frequency dividing circuit 10 of the principle diagram.
It is composed of a binary counter 10A and a load value setting circuit 10B.
And a load value setting circuit 20B, and
It is composed of an inverter INV, NOR circuits 42 and 43, an OR circuit 41, and a toggle circuit 51.

【0027】動作は図2と同じく32分周する場合、カ
ウンタ10Aのロード値をロード値設定回路で「0」に
設定すると、カウンタ10Aは32カウントするごとに
キャリィアウトを出力し、このキャリィアウトが32分
周した基準クロックとなる。
In the case where the operation is divided by 32 as in the case of FIG. 2, if the load value of the counter 10A is set to "0" by the load value setting circuit, the counter 10A outputs a carry out every 32 counts, and this carry out Becomes a reference clock divided by 32.

【0028】次いで、カウンタ20Aにはカウンタ10
Aの出力するキャリィアウトをロード信号として入力
し、ロード値設定回路20Bの出力するロード値をロー
ドした後、ロード値を初期値としてカウントを開始す
る。。例えば、カウンタ20Aは32進カウンタである
ので、「31」をロードすると、図3のF2が、「0」
をロードすると図3のF32を得ることができる。
Next, the counter 20A has a counter 10
The carry out output from A is input as a load signal, the load value output from the load value setting circuit 20B is loaded, and then counting is started with the load value as an initial value. . For example, since the counter 20A is a 32-ary counter, loading "31" causes F2 in FIG. 3 to change to "0".
Can be loaded to obtain F32 in FIG.

【0029】そして、カウンタ10Aの出力する基準ク
ロックとカウンタ20Aの出力するデューティファクタ
設定用のパルスをそれぞれNOR回路42、43に入力
して1クロック幅とした後、OR回路41に入力し、そ
の出力でトグル回路51を動作させることにより、任意
のデューティファクタの出力クロックを発生することが
できる。
Then, the reference clock output from the counter 10A and the duty factor setting pulse output from the counter 20A are input to the NOR circuits 42 and 43, respectively, to have a width of one clock, and then input to the OR circuit 41. By operating the toggle circuit 51 with the output, an output clock with an arbitrary duty factor can be generated.

【0030】図2においては、32本のデューティファ
クタ設定用のパルスを発生させておき、パルス選択回路
30でその中の1本を選択しているが、図4においては
カウンタ20Aにより、必要とするデューティファクタ
設定用のパルス1本のみを発生させているので、パルス
選択回路30を削除することができる。
In FIG. 2, 32 pulses for duty factor setting are generated and one of them is selected by the pulse selection circuit 30, but in FIG. 4, it is necessary by the counter 20A. Since only one pulse for setting the duty factor is generated, the pulse selection circuit 30 can be eliminated.

【0031】図5は本発明の実施例による多重化装置の
例を説明する図である。図に示す分離回路61、メモリ
62、フィルタ63、電圧制御発振器64、コーダ66
は図8で説明したものと同一物である。図5においては
1/N分周回路65に、図2で説明したデューティファ
クタ調整回路を内蔵させ、U/B変換回路67にはデュ
ーティファクタ調整機能はもたせていない。このような
構成をとることにより、多重化装置の出力信号のデュー
ティファクタの調整を容易に行うことが可能となる。
FIG. 5 is a diagram for explaining an example of the multiplexer according to the embodiment of the present invention. Separation circuit 61, memory 62, filter 63, voltage controlled oscillator 64, coder 66 shown in the figure.
Is the same as that described in FIG. In FIG. 5, the 1 / N frequency dividing circuit 65 has the duty factor adjusting circuit described in FIG. 2 built therein, and the U / B converting circuit 67 does not have a duty factor adjusting function. With such a configuration, it becomes possible to easily adjust the duty factor of the output signal of the multiplexer.

【0032】[0032]

【発明の効果】本発明によれば、デューティファクタを
基準クロックとデューティファクタ設定用のN本のパル
スの中の1本から設定することにより、デューティファ
クタの設定をディジタル回路で行うことが可能となり、
電源電圧変動、温度変動等の外部条件の変動に対する安
定度が高くなるとともに、デューティファクタの調整作
業、試験作業も短時間が行うことが可能となる。
According to the present invention, the duty factor can be set by a digital circuit by setting the duty factor from one of N pulses for setting the duty factor and the reference clock. ,
The stability with respect to fluctuations in external conditions such as power supply voltage fluctuations and temperature fluctuations becomes high, and it becomes possible to perform duty factor adjustment work and test work in a short time.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の原理を説明するブロック図FIG. 1 is a block diagram illustrating the principle of the present invention.

【図2】 本発明の実施例を説明する図FIG. 2 is a diagram illustrating an embodiment of the present invention.

【図3】 本発明の実施例のタイムチャートFIG. 3 is a time chart of an example of the present invention.

【図4】 本発明のその他の実施例を説明する図FIG. 4 is a diagram for explaining another embodiment of the present invention.

【図5】 本発明の実施例による多重化装置の例を説明
する図
FIG. 5 is a diagram illustrating an example of a multiplexer according to an embodiment of the present invention.

【図6】 従来例を説明するブロック図FIG. 6 is a block diagram illustrating a conventional example.

【図7】 従来例のデューティファクタ調整回路を説明
する図
FIG. 7 is a diagram illustrating a conventional duty factor adjustment circuit.

【図8】 従来例による多重化装置の例を説明する図FIG. 8 is a diagram illustrating an example of a multiplexing device according to a conventional example.

【符号の説明】[Explanation of symbols]

10 1/N分周回路 10A、20A カウンタ 10B、20B
ロード値設定回路 20 N相パルス発生回路 30 パルス選択回路 40 論理和回路 42、43 NOR回路 50 トグル回路 61 分離回路 62 メモリ 63 フィルタ 64 電圧制御
発振器 65、65A 1/N分周回路 66 コーダ 67、67A U/B変換回路 71、72 FF回路 75 アナログ
U/B回路 76 抵抗 110、INV インバータ 111〜11n、51 1/2分周回路 OR、41、73、74 OR回路 A AND回路
10 1 / N frequency divider circuit 10A, 20A counter 10B, 20B
Load value setting circuit 20 N-phase pulse generation circuit 30 Pulse selection circuit 40 OR circuit 42, 43 NOR circuit 50 Toggle circuit 61 Separation circuit 62 Memory 63 Filter 64 Voltage controlled oscillator 65, 65A 1 / N frequency divider circuit 66 Coder 67, 67A U / B conversion circuit 71, 72 FF circuit 75 Analog U / B circuit 76 Resistor 110, INV inverters 111 to 11n, 51 1/2 divider circuit OR, 41, 73, 74 OR circuit A AND circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 基準クロック(CK1)を1/Nに分周
して所定の周波数の出力クロック(CK2)を発生する
クロック発生回路のデューティファクタをディジタル調
整する回路であって、 前記基準クロック(CK1)を1/N分周する1/N分
周回路(10)と、 前記基準クロック(CK1)を基準として、周波数が基
準クロック(CK1)の1/Nで、位相が1/Nずつ異
なるN相パルスを発生するN相パルス発生回路(20)
と、 前記N相パルス発生回路(20)の発生するN相パルス
の中の1つを選択するパルス選択回路(30)と、 前記基準クロック(CK1)と前記パルス選択手段(3
0)の出力の論理和をとる論理和回路(40)と、 前記論理和回路(40)の出力により、反転動作を行う
トグル回路(50)とを備え、 前記基準クロック(CK1)を1/Nに分周した出力ク
ロック(CK2)は前記基準クロック(CK1)の立ち
上がりで立ち上がり、選択されたN相パルスで立ち上が
りで立ち下がることを特徴とするディジタルデューティ
ファクタ調整回路。
1. A circuit for digitally adjusting a duty factor of a clock generation circuit for generating an output clock (CK2) having a predetermined frequency by dividing a reference clock (CK1) into 1 / N. CK1) is divided by 1 / N, and the frequency is 1 / N of the reference clock (CK1) and the phase is different by 1 / N with reference to the reference clock (CK1). N-phase pulse generation circuit for generating N-phase pulse (20)
A pulse selection circuit (30) for selecting one of the N-phase pulses generated by the N-phase pulse generation circuit (20); the reference clock (CK1) and the pulse selection means (3).
0) is provided with a logical sum circuit (40) for taking the logical sum of outputs, and a toggle circuit (50) that performs an inverting operation by the output of the logical sum circuit (40), and the reference clock (CK1) is 1 / An output clock (CK2) divided into N rises at the rising edge of the reference clock (CK1) and falls at the rising edge of a selected N-phase pulse.
【請求項2】 前項記載のディジタルデューティファク
タ調整回路(100)において、 前記1/N分周回路(10)をカウンタ(10A)とロ
ード値設定回路(10B)から構成し、 前記N相パルス発生回路をカウンタ(20A)とロード
値制御回路(20B)から構成し、 前記基準クロック(CK1)を1/Nに分周した出力ク
ロック(CK2)は前記カウンタ(10A)のキャリィ
アウトで立ち上がり、前記カウンタ(20A)のキャリ
ィアウトで立ち下がることを特徴とするディジタルデュ
ーティファクタ調整回路。
2. The digital duty factor adjusting circuit (100) according to the preceding paragraph, wherein the 1 / N frequency dividing circuit (10) comprises a counter (10A) and a load value setting circuit (10B), and the N-phase pulse generation is performed. The circuit is composed of a counter (20A) and a load value control circuit (20B), and an output clock (CK2) obtained by dividing the reference clock (CK1) by 1 / N rises at a carry-out of the counter (10A), A digital duty factor adjusting circuit characterized in that it falls by a carry-out of a counter (20A).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028461A (en) * 1997-06-30 2000-02-22 Nec Corporation Clock adjusting circuit and method to adjust a delay value of a clock input signal

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028461A (en) * 1997-06-30 2000-02-22 Nec Corporation Clock adjusting circuit and method to adjust a delay value of a clock input signal

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